一种带有高效信息交换电路的半导体设备

技术领域：

本发明总体上涉及一种半导体设备，更确切地说，涉及一种半导体设 备的接口方法。

背景技术：

在某些情况下，有必要在半导体设备之间进行数据传输。下面将举例 说明从一个半导体设备A向另一个半导体设备B顺次传输两个16位数据 D1和D2。

D1为：1100110011001100

D2为：1100110011001101

在这个例子中，D1和D2只有最后一位是不同的，其余位都是相同 的。一般，例如在移动图片的顺序数据中，前一数据与后一数据几乎相 同，只有一部分互异。于是，未压缩的数据量很大，且传输未压缩的数 据效率不高。因此数据通常要经过压缩之后再传输或存储在存储介质中。

然而在某些情况下，有必要在半导体设备之间传输未压缩的数据。例 如当处理图象数据时，未压缩的或解压缩的数据可能需要在半导体设备 之间传输。

然而当传输未经数据压缩的原始数据时，数据中包含大量的无用信 息，并因此耗费了不必要的电能。

发明内容：

据此，本发明的一个总目的是设计一种新颖、有用的半导体设备，利 用该设备可消除上述问题中的一个或更多问题。

本发明另一个更具体的目的是提供一种能够进行高效数据传输并降低 不必要的电能消耗的半导体设备，以及达到同样目的的一种方法。

根据本发明，为了达到上述目的，提供一种可与外部设备交换数据序 列的半导体设备，该设备包括一个储存所述数据序列第一数据项的寄存 器，该第一数据项紧接所述数据序列的第二数据项，该设备还包括一个 可与外部设备进行信号交换的交换电路，该信号可表明所述第一数据项 的哪一位或哪些位要被取反以把第一数据项变换成第二数据项，通过所 述信号的交换可以有效地实现所述数据序列的交换。

所述信号表明了第一数据项的哪一位或哪些位要被取反以把该第一数 据项变换成第二数据项。通过交换该信号，所述第二数据项可在一个半 导体设备和另一个半导体设备之间进行交换。所述信号的冗余度比第二 数据项的要小，并且该信号的交换要比第二信息的交换所消耗的电能少。

本发明的其它目的、特征和优越性可通过下文结合附图的详细说明更 加明显地看到。

附图说明：

图1A是一方框图，示出了本发明的第一原理；

图1B是一框图，示出了一个数据序列示例是如何交换的；

图2是一方框图，示出了本发明的一个实施例；

图3是一方框图，示出了一个存储器中的数据输入电路的第一实施 例；

图4是一时序图，示出了图3中所示电路的工作；

图5是一方框图，示出了一个存储器中的地址输入电路；

图6是一方框图，示出了所述存储器中的数据输入电路的第二实施 例；

图7是一时序图，示出了图6所示电路的工作；

图8是一电路图，示出了图6所示的输入锁存单元的一个实施例；

图9是一方框图，示出了一个存储器中的数据输入单元的第三实施 例；

图10是一时序图，示出了图9所示电路的工作；

图11是一方框图，示出了一个存储器中的数据输入单元的第四实施 例；

图12是一时序图，示出了图11所示电路的工作；

图13是一方框图，示出了一个存储器中的数据输入单元的第五实施 例；

图14是一时序图，示出了图13所示电路的工作；

图15是一方框图，示出了一个存储器中的数据输入单元的第五实施 例；

图16是一时序图，示出了图15所示电路的工作；

图17A是一方框图，示出了一个存储器中的数据输入单元的一个实 施例；

图17B是一时序图，示出了图17A所示电路的工作；

图18是一方框图，示出了一个″/CS″输出单元和一个控制器中的数 据输出单元的第一实施例；

图19是一方框图，示出了一个控制器中的数据输入单元的一个实施 例；

图20是一方框图，示出了一个存储器中的数据输入/输出单元的一个 实施例；

图21是一电路图，举例说明了图20所示的一个寄存器和一个获取 门电路(acquisition gate)；

图22是一方框图，示出了一个″/CS″输出单元和一个控制器中的数 据输出单元的第二实施例；

图23是一电路框图，举例说明了图20所示的一个寄存器和一个获 取门电路；

图24A是一方框图，示出了本发明的第二原理；

图24B是一框图，示出了一个数据序列示例是如何根据本发明的第 二原理交换的；

图25是一方框图，示出了根据本发明的第二原理的一个存储器中的 数据输入/输出单元的一个实施例；

图26是一方框图，示出了根据本发明的第二原理的一个存储器中的 数据输入/输出单元的又一个实施例；

图27是一方框图，示出了根据本发明的第一和第二原理的一个存储 器中的数据输入/输出单元的一个实施例；

具体实施方式：

现在将参照图1A讲述本发明的第一原理。

图1A示出了由两个通过数据总线16连接的半导体设备10和13所 组成的系统。在本例中，半导体设备10是一个控制器，半导体设备13 是一个受控制器10控制的半导体存储设备(一片存储芯片，以下称为″ 存储器″)。

所述控制器10配置一个包含寄存器12的接口单元11。同样，存储 器13也配置一个包含寄存器15的接口单元14。

下面将利用前文所述的数据传输的例子解释本发明的第一原理。在相 关技术中，当两个数据D1：1100110011001100和D2：1100110011001101 从控制器10向存储器13传输时，D1和D2被原样传输，即没有经过任 何数据处理。相反，根据本发明的第一原理，D1首先被传输，但是当D2 被传输时，只有D1和D2之间不同的或相反的比特被传输。换句话讲， 传输的是D2′：0000000000000001而非D2。存储器13利用数据D2′和 在D2′之前刚刚传输的数据D1复制数据D2。从存储器13到控制器10 的数据传输与此类似。

换句话讲，控制器10和存储器13将最后交换的数据分别储存在各 自的寄存器12和15中。传输设备只传输已储存的数据和接着将要传输 的数据之间互异的比特。接收设备利用接收到的数据和已储存的数据复 制原始数据。向该接收设备发送一个脉冲信号以通知其哪一位比特要取 反。以下将这种脉冲信号称为″数据取反脉冲信号″。

下面将参照图1B详细描述这一过程。图中按顺序说明了控制器10 将数据写入存储器13的过程。

步骤1：控制器10发出一个刷新命令使得控制器10和存储器13各 自的寄存器12和15分别复位，其值例如为0000。该复位值并不必需限 制为0000，它可以是除0000以外的任何值，只要寄存器12和15被复位 为同一值即可。

步骤2：在这一步，控制器10将数据1011写入存储器13。控制器10 计算出待传输数据1011和储存在寄存器12中的数据0000的异或值，然 后将计算结果通过数据总线16传给存储器13。存储器13接收到结果数 据1011，然后将寄存器15中数据位置对应于已接收数据1011各位为″1″ 的各比特取反。在本例中，因为寄存器12和15的值都为0000，所以传 输的数据和复制的数据相同。控制器10和存储器13分别用1011覆盖寄 存器12和15。复制数据1011被传输到存储器13的存储内核并储存在此。

步骤3：在这一步控制器10将数据1010写入存储器13。然后控制 器10计算出数据1010和储存在寄存器12中的数据1011的异或值，之 后将计算出的结果0001传输到存储器13。在接收到结果0001后，存储 器13将寄存器15中数据位置对应于已接收到的数据各位为″1″的各比特 取反以复制数据1010。控制器10和存储器13通过将数据1010分别储存 在寄存器12和15中来刷新这两个寄存器。

在步骤4和5重复同样的过程。

因为相互通讯的最后数据分别储存在控制器10和存储器13各自的 寄存器12和15中，而且只有待发送数据和存储数据间互异的各比特被 传输，又因为接收设备利用储存数据和传输数据来复制实际数据，所以 数据″1″的传输频率被大大降低，结果就降低了传输设备和接收设备所消 耗的电能。在上述步骤3中，数据0001而不是数据1010被传输，这样 传输过程所消耗的电能比传输″1″所需电能要少。这种方法应用到电影数 据传输时效果尤其显著，因为在图片数据传输过程中，连续的数据除了 一小部分之外大部分是相同的。

图1B示出了当控制器10将数据写入存储器13时的执行顺序。当存 储器13将数据传输到控制器10时所执行的顺序是相同的。

简言之，控制器10和存储器13都是包含一个寄存器(12，15)的 半导体设备，该寄存器用来储存第一信息(刚刚刷新之后的第一数据或 交换之后的最后数据)。控制器10和存储器13还包括一个例如可以利 用信号生成第二信息的信息生成电路，该电路是控制器10和存储器13 的内部电路并被设置在接口模块里。所述信号是异或计算的结果并经由 数据总线16传输。所述信号规定第一信息的哪些比特将被取反。换句话 说，该信号是一个异或运算的结果。例如，通过执行一个异或运算，信 息生成电路例如可以利用第一信息和所述信号生成第二信息。

本发明还包括一种由两个步骤组成的信息处理方法。在第一步骤，第 一信息，即刚刷新后的第一数据或已完成彼此通讯的最后数据，被储存 在寄存器(12，15)中。在第二步骤，利用一个信号和第一信息生成第 二信息，该信号是将要通过数据总线16被传输的一个异或运算的结果。 在第二步骤中第二信息被送至一个特定的电路。所述信号通知第一信息 的哪些比特将要被取反。

另外，控制器10和存储器13都是包括寄存器(12，15)和信息复 制电路的半导体设备。寄存器(12，15)储存第一信息，即刚复位后的 第一数据或已交换的最后数据。信息复制电路接收第二信息，例如将由 控制器10写入的数据，并发送一个信号给外部设备，例如图1A所示的 存储器13。信息复制电路分别是控制器10和存储器13的内部电路，而 且可以包含在接口单元10和13内。所述信号是基于储存在寄存器中的 第一信息以及由信息复制电路所接收的第二信息，通过一种逻辑运算例 如异或运算获得。

此外，本发明还包含一种信息处理方法，该方法包括步骤：在寄存器 (12，15)中储存第一信息；和，利用第二信息和第一信息通过一种逻 辑运算例如异或运算复制一个信号，接着将该信号传送到外部设备。第 一信息既可以是刚刷新后的第一数据，也可以是已交换的最后数据。第 一信息是通知外部设备哪个比特被取反了的信号。

上述说明中，假设不断发出一个″刷新″命令以复位寄存器12和15。 当存储器13是一种要求周期性刷新操作的DRAM时，控制器10就需要 周期性地向DRAM发出一个″刷新″命令。这个″刷新″命令也可以用以周 期性地复位寄存器12和15。即使当储存在寄存器12中的或15中数据发 生意外变化，或者两者皆发生意外改变从而彼此互异时，所述周期性的″ 刷新″过程也可将出错率降至最低，因为两个寄存器的数据经周期性的″ 刷新″命令后被等化。

一个″刷新″命令可以不必用来复位寄存器12和15。例如，一个上电 复位信号，它在半导体设备例如控制器10和存储器13加电时由内部产 生，可以用来代替″刷新″命令对寄存器复位。一种用来控制半导体设备 待机模式的信号，如同步DRAM的时钟使能信号，简称CKE也可用来 复位寄存器。

还有，像数据信号，地址信号地可依据本发明的第一原理来传输。此 实施例将稍后讨论。

下面将介绍优选实施方式及实例。使用术语″读数据″和″写数据″是 因为数据是假设在例如控制器和存储器之间传输的。对控制器和存储器 来说，这些术语具有下述意义。

写数据：数据从控制器传输到存储器

读数据：数据从存储器传输到控制器

换句话说，“写数据”的意思是控制器发送数据而存储器接收数据。

<第一实施例>

图2是一方框图，示出了本发明的一个实施例。在如图所示的系统中， 控制器控制4个存储器13a，13b，13c和13d。前述的本发明的第一原 理被应用到地址的传输以及在控制器10和4个存储器13a，13b，13c 和13d之间的写数据和读数据。

控制器10和4个存储器13a，13b，13c和13d之间是通过数据总 线16D、地址总线16A、命令总线16C、时钟线21和芯片选择信号线(片 选信号线)22相互连接的。数据总线16D通过电阻24与一个预置电压 VR连接。该电压VR对应于逻辑电路的″0″或高电位。当传输数据″1″ 时将通过地址总线16A和数据总线16D发送一个低电位数据取反脉冲信 号。紧随刷新之后，原始写数据通过数据总线16D被发送。

控制器10的寄存器是17a，17b，17c和17d，与存储器13a，13b， 13c和13d相对应。控制器10还包含一个接口单元18。每个寄存器17a， 17b，17c和17d与图1A中的寄存器12是等同的。存储器13a，13b， 13c和13d分别具有存储内核20a，20b，20c和20d以及接口单元19a， 19b，19c和19d。每个接口单元19a-19d的内部寄存器与图1A中的寄存 器15是等同的。控制器10的接口单元18以及接口单元19a-19d分别与 数据总线16D、地址总线16A、命令线16C、时钟线21和片选信号线22 连接。

寄存器17a-17d包括一个地址寄存器RegADD-C，一个写数据寄存 器RegDW-C和一个读数据寄存器RegDR-C。地址寄存器RegADD-C 储存一个复位地址值或已交换的最后地址值。读数据寄存器RegDR-C储 存一个复位读数据值或已交换的最后读数据值。接口单元18可以被切换 以连接从多个半导体设备，例如如图2所示的存储器13a-13d中选定的 一个。参照图1A描述的接口单元18有两个功能。第一，它基于寄存器 值和将要被传输的数据执行异或运算来计算数据或地址，然后将这些数 据或地址传输到相应的总线上。第二，它从相应的总线上接收数据，并 通过对寄存器值和从相应总线上接收到的数据执行异或运算来复制原始 数据。接口18的配置将在后文更详细地讨论。

存储器13a-13d的接口单元19a-19d分别带有地址寄存器RegADD、 写数据寄存器RegDW和读数据寄存器RegDR。接口单元19a-19d的地 址寄存器RegADD分别对应于控制器10的寄存器17a-17d的地址寄存器 RegADD-C，并存储了一个复位地址值或已交换的最后地址值。接口单 元19a-19d的写寄存器RegDW分别对应于控制器10的寄存器17a-17d 的写数据寄存器RegDW-C，并存储了一个复位写数据值或已交换的最后 写数据值。接口单元19a-19d的读数据寄存器RegDR分别对应于控制器 10的寄存器17a-17d的读数据寄存器RegDR-C，并存储了一个复位读数 据值或已交换的最后读数据值。参照前述图1A描述的接口单元19a-19d 有两个功能。第一，它们基于寄存器值和将要被传输的数据执行异或运 算来计算数据或地址，然后将该数据或地址传输到相应的总线上。第二， 它们从相应的总线上接收数据，并通过对寄存器值和从相应总线上接收 到的数据执行异或运算来复制原始数据。这些接口单元的配置将在后文 更详细地讨论。存储器内核20a-20d包含一个由众多存储元(memory cell) 构成的矩阵阵列。

接下来将讲述图2所示配置的工作。

控制器10向存储器13a-13d发出一个刷新命令分别来复位控制器10 的寄存器17a-17d的寄存器RegADD-C、RegDW-C和RegDR-C，以及 存储器13a-13d的接口单元19a-19d的寄存器RegADD、RegDW和 RegDR。这一步和图1B所示的步骤1是等同的。例如每个寄存器被复位 为″0″。

下一步，控制器10启动一个对应于某个被选定的存储器的片选信号 CSa-CSd，并发出一个命令。例如，当片选信号CSa为“开”时，控制 器10的寄存器17a自动激活，存储器13a通过信号线22被选定。如果 发出一个写命令，控制器10的接口单元18对将要传输的地址和/或数据 以及存储在寄存器RegADD-C，RegDW-C和/或RegDR-C中的数据作 异或运算。然后接口单元18将计算结果储存在这些寄存器中，并通过地 址总线16A和数据总线16D传输出去。这一步与图1B所示的步骤2等 同。选定的存储器13a通过地址总线16A和数据总线16D接收异或运算 的结果，然后对接收到的数据和包含在寄存器RegADD，RegDW和RegDR 中的数据作异或运算。该选定的存储器13a还将该结果写入寄存器，同 时将该结果送至存储内核20a。这一步与图1B所示的步骤2等同。此后， 将重复前述相同的操作。

当发出一个读命令时，存储器13a的接口单元19a对将要传输的地 址和/或数据及存储在寄存器RegADD，RegDW和RegDR中的数据作异 或运算。接口单元19a将计算结果写入这些寄存器中，并通过地址总线16A 和数据总线16D传输出去。控制器10通过地址总线16A和数据总线16D 接收异或运算的结果，然后对接收到的数据和包含在寄存器RegADD-C， RegDW-C和RegDR-C中的数据作异或运算。控制器10将运算结果写 入这些寄存器，同时将该结果送至内部电路。

如上所述，控制器10的接口单元18和19a-19d及存储器13a-13d发 送异或运算的结果，该结果中那些当前数据与前一数据之间互异的比特 位为″1″。因此，通过地址总线16A和/或数据总线16D传输为低电位脉 冲″1″的频率降低了，因而减少了电能的消耗。

<存储器数据输入单元的第一实施例)

下面将介绍存储器13a-3d的接口单元19a-19d中的数据输入单元的 第一实施例。该第一实施例是一个数据输入单元，它将外部数据同步于 一个时钟信号输入。

每个接口单元19a-19d都有一个从数据总线16D接收数据(写数据) 的数据输入单元。图3示出了所述数据输入单元的第一实施例。所述数 据输入单元包括一个时钟发生单元25、一个命令输入和解码单元26、一 个或门27和″n″个数据输入单元281-28n，其中″n″是一个自然数。时钟 生成单元25从时钟线21接收一个时钟信号并生成一个内部时钟CLK1， 然后将该时钟发送至命令输入电路/命令解码单元26和数据输入单元281- 28n。当所述命令输入电路/命令解码单元26接收到一个片选信号 CS(CSa-CSd中的任一个)时该单元“开”(使能模式)，然后从命令总 线16C接收一个命令并解码。该命令输入电路/命令解码单元26根据解 码的结果驱动三条控制线33a-33c中的一条。当接收到读命令时，该命令 输入电路/命令解码单元26打开控制线33a，并发出一个内部读命令。当 接收到写命令时，该命令输入电路/命令解码单元26打开控制线33b，并 发出一个内部写命令。当接收到刷新命令时，该命令输入电路/命令解码 单元26打开控制线33c，并发出一个内部刷新命令。

每个数据输入单元281-28n都包括一个比较器29，一个同步锁存器30， 一个脉冲发生器31和一个寄存器RegDW。该寄存器RegDW包括一个 触发器(F/F)32。每个数据输入单元281-28n各与数据总线16D对应的一条 数据线相连。如果数据总线16D是例如16位的，那么就有16个数据输 入单元281-2816。所述比较器29比较1比特数据和阈值电压Vref，并检 查输入数据IN的逻辑值″1″或″0″。同步锁存器30响应内部时钟将比较 器29的输出锁存。当控制线33b打开时，换言之，当脉冲发生器31接 收到一个写命令时，该脉冲发生器响应同步锁存器30的输出信号N1生 成一个脉冲N2。脉冲N2输入到所述触发器32的时钟输入端。触发器32 ″/Q″端的输出是″D″端的输入，″Q″端的输出作为数据输入单元281的输 出信号。根据或门27的输出可复位触发器32。或门27被复位是因为， 或者其接收到一个在片选信号CS关时生成的命令输入电路/命令解码单 元26的复位信号，或者其接收到一个刷新命令，换句话说，即当控制线 33c打开时。当该或门被复位时，输出端″Q″的值变为″0″。

图4示出了一个写数据IN输入到数据输入单元281时图3所示电路 的时序图。一个命令同步于时钟CLK被输入。在本例中，一个刷新命令 首先被输入，且触发器32被复位。然后，如图4中①所示一个写数据IN 和一个写命令被一起输入。该写数据IN经过比较器29并被同步锁存器30 锁存。该同步锁存器30将数据IN同步于时钟CLK，或更准确地说，由 CLK生成的内部时钟CLK1的下降沿锁存。经锁存的输出变为N1，并 被传输到脉冲发生器31。所述信号N1未在图4所示的时序图中示出。

命令输入电路/命令解码单元26将该写命令解码并驱动控制线33b。 所述脉冲发生器31通过控制线33b接收到控制信号后进入使能模式并响 应图4中①所示的数据N1生成脉冲N2。换句话说，该写数据″1″同步于 时钟被锁存，而且产生一个前文所述的单脉冲信号。该脉冲N2使触发器 32翻转，且输出″Q″端由低电平变为高电平。换句话说，紧随刷新命令 输出的第一数据 ″1 ″ 作为输出信号OUT输出到如图2所示的图3未示出 的内部电路，如存储器内核20a，并同时存储在触发器32中。

在如图中②所示的时间点，一个写命令和值为″0″的数据IN或者一 个在本例中为高电平的脉冲被输入。数据IN为″0″表示在发送端异或运 算的结果为″0″，或者换句话说，该写数据与前一数据相同。同步锁存器 30锁存一个高电平信号，并输出N1信号给脉冲发生器31。该脉冲发生 器31不响应该高电平信号N1，因而不产生脉冲N2。触发器的状态不翻 转，且输出″OUT″保持同样的高电平。

一个为低电平脉冲的写命令和数据″1″在③所示的时间点被输入。应 指出的是在时间点③所传输的数据是时间点②所传输数据的取反值。在 这种情况下，触发器32接收到一个脉冲N2，并象在时间①所做的那样 将其取反。输出″OUT″因而变为低电平。

在④和⑤所示的时间点该电路以相同方式工作。通过时间段①-⑤后 所传输的数据为10110。另一方面，原始数据为11011。数据输入单元281 的输出OUT也是11011，显然，原始数据在数据传输后被复制。还应指 出的是，因为异或运算的结果10110替代原始数据被传输，所以节约了 用于传输过多的数据位″1″的电能。

在每个时间点①-⑤，″n″比特并行数据通过数据总线16D被传输。 因此，数据输入电路282-28n以和数据输入电路281相同的方式工作。

<存储器中地址输入单元的实施例>

图5示出了存储器13a-13d的接口单元19a-19d中的地址输入单元的 一个实施例。

所述接口单元19a-19d包含从地址总线16A接收地址的地址输入单 元。该地址输入单元与第一实施例中的数据输入单元相同。该地址输入 单元，像所述数据输入单元一样，包含一个时钟发生单元35、一个命令 输入电路/命令解码单元36、一个或门37和″m″个地址输入单元381-38m， 其中m表示构成地址的比特数。每个地址单元381-38m包含一个接收地址 N的比较器39、一个同步锁存器40、一个脉冲发生器41和一个寄存器 RegADD。该寄存器RegADD包含一个触发器42。

所述地址输入单元与所述数据输入单元的不同之处在于，脉冲发生器 41是由控制线43a和控制线43b共同控制的。控制线43a当接收到一个 读命令时打开；所述控制线43b当接收到一个写命令时打开。所述地址 输入单元由控制线43a和43b共同控制的原因是因为地址输入单元381-38m 需要在当它们无论接收到一个读命令还是一个写命令时受控制。

图5所示的地址输入单元以与所述数据输入单元同样的方式工作，该 数据输入单元的时序图如图4所示，在此不再赘述。

<存储器数据输入单元的第二实施例>

下面将介绍所述存储器13a-13d的接口单元19a-19d中的数据输入单 元的第二实施例。

图6是一方框图，示出了根据本发明第二实施例所述数据输入单元的 配置。每个与图3所示的单元相同的单元将参照图3使用相同的标号。 第二个实例介绍的是一个数据输入单元，它由一个电平从HIGH(高) 到LOW(低)的下降沿激活。

在图6中使用数据输入单元1281-128n代替图3中的数据输入单元 281-28n，但是只示出了数据输入单元1281。如图6所示的电路结构还提 供一个1/2分频器44，该分频器按比例2将内部时钟CLK1分频，并生 成两个互补的内部时钟信号CLK2和/CLK2。

数据输入单元1281包含一个比较器29、一个反相器46、一个输入锁 存器单元45、一个脉冲发生器单元31和一个包含触发器32的写寄存器 RegDW。输入锁存器45检测数据IN的下降沿，且包含两个轮流工作的 检测单元序列。该两个检测序列之一，以下称为第一下降沿检测序列， 基于内部时钟CLK2工作，其包含一个门47、一个比较器48、一个锁存 器49和一个延时单元50。另一个检测序列，以下称为第二下降沿检测序 列，基于内部时钟/CLK2工作，其包含一个门51、一个比较器52、一个 锁存器53和一个延时单元54。为描述清楚起见，每个单元的名称后缀有 ″1″或″2″，以便清楚地表示某单元属于哪个序列。所述输入锁存器单元 45包含一个或门55、一个延时单元56和一个同步锁存器30。

图7是一时序图，示出了图6所示的数据输入单元的工作。图7示 出了时钟CLK和数据IN之间的时序关系。当接收到一个写命令Write1 时需要数据IN的一个脉冲①，其下降沿在时钟CLK的时间段t1和t2 之间被检测到。同样，当接收到一个写命令Write2时需要脉冲②。虽然 脉冲③在时钟CLK的t4时间点之后保持低电平，当接收到一个写命令 Write3时仍需要脉冲③，因为脉冲③的下降沿在时间点t3和t4之间。 脉冲③在时钟CLK的t4时间点之后仍保持为低电平的那部分被忽略了， 而脉冲④在时间段t4和t5之间被检测到。然而，当接收到写命令Write5 时没有检测到脉冲，因为在时钟CLK的时间段t5和t6之间数据IN没 有下降沿。如果未收到写命令Write2，那么脉冲②将被忽略。

如前所述，输入锁存器单元45的第一下降沿检测单元在内部时钟 CLK2为低电平的时间段内检测数据IN的一个下降沿。所述第二下降沿 检测单元在与CLK2互补的所述内部时钟/CLK2为低电平的时间段内检 测数据IN的一个下降沿。通过第一下降沿检测单元和第二下降沿检测单 元的轮流工作，可以检测到数据IN的所有下降沿。

假设数据IN经反相器取反而″/IN″是输入，因为用高电平脉冲比用 低电平脉冲更易于对图7进行说明。

下面将介绍第一下降沿检测单元的工作。当内部时钟CLK2保持高 电平(HIGH)时，锁存器49保持复位状态，且其输出N3保持低电平 (LOW)。当内部时钟CLK2变为低电平时，锁存器49打开并等待比 较器48的输出N2升为高电平HIGH。所述门47在该时间段为开(后文 将详细介绍门47的工作)。当一个低电平脉冲输入到数据IN时，一个 高电平脉冲在节点N1生成。所述比较器48决定哪一个上升沿(电压从 低电平LOW变为高电平HIGH)，即所述内部时钟CLK2的上升沿或 节点N1的上升沿先到。如果节点N1的上升沿先到，则输出N2变为高 电平，并被锁存器49锁存。该高电平信号通过节点3和节点7传输，并 被同步锁存器30同步于内部时钟CLK1锁存。然后作为输出信号N8被 输出到脉冲发生器31。当一个响应数据IN的写命令输入时，即当一个内 部写命令发出时，控制线33b打开。脉冲发生器31通过产生一个脉冲N9 触发器32的状态使反转。如图7所示，输出OUT被取反，从″0″变为″1″。 这一反相过程如图7中″反相①″所示。

为了保持比较器48的输出，锁存器49是必要的。否则，当所述内 部时钟CLK2为低电平时，该输出将随着IN脉冲的结束而消失，如图7 中IN①所示。

门47将时钟CLK上升为高电平后仍保持为低电平的所述输入脉冲 的后部分截断，如图7的IN③所示。在内部时钟CLK2变为高电平之 前，如果节点N1上升为高电平则比较器48的节点N2变为高电平，且 只要节点N1保持高电平节点N2就保持高电平。当节点N2为高电平时， 门2不接入。数据IN不通过第二下降沿检测单元。当节点N1降至低电 平时，节点N2就变为低电平，因而门51接入。当所述内部时钟″/CLK2″ 为低电平时，如果输入一个脉冲，则所述第二下降沿检测单元将获得数 据IN。

脉冲宽度或低电平的长度大于一个时钟周期的输入脉冲原则上是被禁 止的。当锁存器49接收到用于将所述内部时钟CLK2延长某一时延的延 时电路50的输出时，该锁存器被复位。同样，当锁存器53接收到用于 将所述内部时钟/CLK2延长某一时延的延时电路54的输出时，该锁存器 被复位。当同步锁存器30接收到用于将所述内部时钟CLK1延长某一时 延的延时电路56的输出时，该同步锁存器被复位。

图8是一电路框图，示出了图6所示的数据输入单元的电路实施例。 门47包含一个或非门47a。该或非门47a对比较器29的输出和反相器 58的输出作或非运算。比较器48包含两个与非门48a和48b。锁存器49 包含两个与非门49a和49b。延时电路50包含一个反相器50a和一个延 时元件50b。同样，门51包含一个或非门51a。该或非门51a对比较器 29的输出和反相器57的输出作或非运算。比较器52包含两个与非门52a 和52b。锁存器53包含两个与非门53a和53b。延时电路54包含一个反 相器54a和一个延时元件54b。或门55包含一个或非门55a和一个反相 器55b。

图8所描述的电路按照图7所示的时序图工作。

<存储器数据输入单元的第三实施例>

图9示出了存储器13a-13d的接口单元19a-19d中的数据输入单元的 第三实施例。将作为第三实施例介绍的数据输入单元是这样的单元，即 它在片选信号″/CS″的上升沿获得数据IN。图3和图9中共同的组件将 使用相同的标号。

与图6所示的电路相比，图11所示电路包含一个输入锁存器单元60 代替图6中的输入锁存器单元45，且没有图6所示的1/2分频器44。所 述输入锁存器60包含一个比较器48、一个锁存器49和一个延时电路50。 当片选信号″/CS″(CS1)为开(输入等待期)时，输入锁存器60响应 经反相器46反相的输入数据″/IN″的上升沿输出一个信号N3到脉冲发生 器31。

图12是一时序图，示出了图11所示电路的工作。刷新后的第一数 据IN是一个低电平脉冲①。比较器48向锁存器49发送一个脉冲N2， 因为在内部片选信号CS1的输入等待期内经反相的数据″/IN″从低电平上 升为高电平。锁存器49保持高电平脉冲并向脉冲发生器31发送一个高 电平信号N3。当控制线33b根据写命令Write1(换句话说，通过接收一 个内部写命令)而打开时，脉冲发生器31处于使能状态。当脉冲发生器 31接收到一个高电平信号N3时向触发器32发送一个脉冲N4。当该触 发器接收到脉冲N4时，其状态翻转，随后其输出从低电平为高电平。

在数据IN的下一个低电平脉冲②的时间点，比较器48不检测该低 电平脉冲，因为片选信号CS1关。在图12所示信号(节点)N2的曲线 中，虚线所示的是一个未被比较器48检测的并因而未被输入锁存器60 锁存的脉冲。

锁存器49被用于将内部片选信号CS1延时某个预定的时间段的延时 电路50复位。在图12所示的例子中，假设该预定时间段为内部片选信 号CS1周期的一半。

数据IN的下一个低电平脉冲③采用与处理前述低电平脉冲①同样的 方法处理。触发器的状态根据写数据①和③的低电平脉冲改变，触发器 的输出OUT按照低电平(LOW)，高电平(HIGH)，低电平(LOW) 的顺序变化。

<存储器中数据输入单元的第五实施例>

下面将参照图13介绍存储器13a-13d的接口单元19a-19d中的数据 输入单元的第五实施例。该第五实施例描述以异步方式检测数据IN下降 沿的数据输入单元。本例是第四例的改进。图6和图13中共同的组件将 使用相同的标号。

第五实施例的电路与图6所示的电路类似，但是其输入锁存器单元62 包含一个如图13所示的下降沿检测单元。该下降沿检测单元包含一个门 47、一个比较器48、一个锁存器49和一个延时电路50。包含一个门51、 一个比较器52和一个反相器63的电路用于开和关所述门47。

图14是一时序图，示出了图13所示第五实施例的工作。数据IN的 一个低电平脉冲经反相器46转换成数据″/IN″的一个高电平脉冲，且通 过门47输入到比较器48，记为N1。由一个内部片选低电平信号CS1选 通的比较器48输出一个高电平脉冲N2给锁存器49和门51。该锁存器49 锁存该高电平脉冲，并输出一个高电平N3给脉冲发生器31。该脉冲发 生器31响应一个通过对写命令Write1解码而得到的内部写命令，输出 脉冲N4给触发器32。结果，输出OUT从低电平变为高电平。

另一方面，因为门51响应高电平脉冲N2打开，被反相的数据″/IN″ 经过门51并输出到比较器52。因为被反相的内部片选信号″/CS1″为高 电平，所以比较器52检测不到被反相的数据″/IN″的电压上升，且输出 N6保持为低电平。门47因低电平输出N6的作用而打开。

当输入数据IN的下一个低电平脉冲②到达时，因为内部片选信号CS1 为高电平，所以比较器48和52分别为禁止状态和使能状态。门51开， 因为节点N2为低电平。比较器52检测到被反相的数据″/IN″上升沿，并 将其输出N6切换为高电平。因为输出N6关断了门47，故该门47的输 出N1变为低电平。比较器48的输出也是低电平。然而锁存器49保持为 高电平。总之，输入锁存器单元62不检测低电平脉冲②，或不锁存，因 为该单元将忽略在所述片选信号″CS″变为低电平之前就变为低电平的低 电平脉冲②。

锁存器49响应用来将内部片选信号CS1延时某个预定的时间段的延 时电路50的输出被复位。换句话说，锁存器49开。

下一个低电平脉冲③以与上述①中同样的方式翻转触发器32的状 态。

如上所述，输出OUT响应数据IN的三个脉冲①、②和③，按照低 电平，高电平，低电平的顺序变化了两次。

虽然片选信号″/CS″在上述第三至第五实施例中被用来获得数据IN， 但是任何其它命令也可能用来达到同样的目的。

<存储器数据输入单元的第六实施例>

接下来将参照图15介绍存储器13a-13d的接口单元19a-19d中数据 输入单元的第六实施例。该第六实施例是针对图3所示的第一实施例在 电能消耗方面的改进。图3和图15中共同的组件将使用相同的标号。

按图15所示的电路配置，包含一个比较器29的前端单元由一个内 部片选信号CS1激活，该信号CS1是命令输入电路/命令解码单元26的 输出。本实施例与图3所示的实施例的区别正在于此。仅当所述内部芯 片选择信号CS1为开时，比较器29处于使能状态，或被激活。当CS1 为关时，比较器29保持禁止状态。当带有比较器29的数据输入单元未 被选通时，该比较器29不消耗电能。

图16是一时序图，示出了图15所示电路的工作。比较器29响应片 选信号″/CS″处于使能状态，该片选信号″/CS″在时钟CLK的上升沿之 前以某一预定周期(本例中为CLK时钟周期的1/2)变为低电平，从而 使得比较器29能够检测数据IN的低电平。

这种方法，即仅当所述前端单元需要被激活时才使能该单元，也可以 按与第六实施例同样的方式应用到第一至第五实施例中。

<存储器数据输出单元的实施例>

下面将参照图17A介绍存储器13a-13d的接口单元19a-19d中的数 据输出单元。下面所要描述的数据输出单元可以用作一个同步电路和一 个异步电路。

图17A所示的数据输出单元包含一个或门65、一个获取门60、一个 寄存器67和″n″个数据输出电路681-68n。每个数据输出电路681-68n都包 含一个异或门69、一个触发器70、一个延时电路71、一个与门72和一 个三极管73。从存储器内核得到的输出数据(如图2所示)被输入到获 取门60和对应于各比特的数据输出电路681-68n。所述获取门响应一个来 自存储器内核的数据输出脉冲处于接入状态，并将读出的数据发送到寄 存器67。控制器10通过命令总线16C(图2)发出的或由存储器生成的 一个刷新命令，或者一个内部生成的复位信号通过或门65被送到寄存器 67。该寄存器67响应该刷新命令或者该复位信号被复位。无论何时读到 数据寄存器67都将被复位。

数据输出电路681中的异或门69对当前读出的数据的一个比特和从 寄存器67接收到的数据的对应比特作异或运算。从寄存器67接收到的 数据是从存储器内核中读出的恰恰在当前读数据前的数据。异或门69检 查该读数据与前一数据相比是否反相。如果该读数据被取反，则异或门69 将一个高电平输出N1输出至触发器70。该触发器70响应数据输出脉冲， 保持输出N1的高电平，并在″Q″输出端输出高电平。数据输出脉冲经延 时电路71稍稍延时后被发送到与门72。该与门72产生一个脉冲，其脉 冲宽度等于″Q″端输出和延时电路71的输出之间的时间差。三极管73 包含一个场效应管如N沟道MOS三极管。如图17B所示，所述三极管 73响应与门72输出的高电平脉冲将数据总线16D的相应数据线置零， 或低电平。这种配置是所谓的漏极开路型(open drain type)，即所述三极 管73的漏极与终端带有电阻的数据线相连接。

<控制器的″/CS″输出单元和数据输出单元的实施例>

下面将参照图18介绍片选信号输出单元(以下称为″/CS″输出单元) 和包含在控制器10中的数据输出单元的一个实施例。

控制器10中的″/CS″输出单元包含一个片选控制电路75和片选信号 输出电路84a-84d。片选控制电路75发出一个片选信号以激活如图2所 示的四个存储器13a-13d，并将该信号发送给片选信号输出电路84a-84d。 每个片选信号输出电路84a-84d包含一个与门85和一个场效应管86如 NMOS三极管。与门85接收相应的一个芯片选择信号和一个CS输出控 制信号。该CS输出控制信号是控制器10的一个控制单元(图中未示出) 的输出，该信号当某个芯片被激活时为开。所述与门85的输出控制三极 管86的控制极。片选信号输出电路84a-84d的与门86输出“激活”低 电平片选信号″/CSa″-″/CSd″。该片选信号″/CSa″-″/CSd″通过命令总线 16C分别供给所述存储器13a-13d，如图2所示。

控制器10的数据输出单元包含一个或门76、一个获取控制电路77、 一个复位电路78、一组寄存器79、一个多路转换器83和数据输出电路 871-87n。寄存器组79包含4个寄存器单元80a-80d，分别对应4个存储 器10a-10d。每个寄存器单元80a-80d包含一个获取门81和一个寄存器 82。寄存器单元80a-80d与图3所示的寄存器17a-17d相同。图3所示的 接口单元18包含一个多路转换器83和数据输出电路871-87n。

写数据被传送给所述寄存器组79，同时也一个比特一个比特地传送 给数据输出电路871-87n。获取控制电路77接收4个片选信号，并响应一 个数据输出脉冲激活寄存器单元80a-80d的获取门81，相应地，该片选 信号为“开”(或使能)。一个写数据通过该被激活的获取门被储存在 相应单元的寄存器82内。复位电路78响应一个刷新命令或者一个由控 制器10的内部电路通过或门76生成的复位信号，通过所述片选信号将 选定单元的寄存器82复位。

从寄存器单元80a-80d的寄存器82得到的写数据通过多路转换器83 一个比特接一个比特地传送到相应的数据输出电路871-87n。

每个数据输出电路871-87n都包含一个异或门84、一个触发器85、一 个延时电路86、一个与门87和一个场效应管如NMOS三极管。这种结 构与图17A所示的数据输出电路681-68n的结构相同。异或门84接收多 路转换器83的输出相应比特和所述写数据的相应比特，并作异或运算， 然后将运算结果输出到触发器85。从多路转换器83得到的写数据是恰在 待处理的写数据之前被处理的写数据。因而，该异或运算检查该数据是 否为前一数据的反相值。如果该数据被取反，则异或门84向触发器85 发送一个高电平输出。该触发器85响应数据输出脉冲，锁住输出的高电 平，并将″Q″输出端置为高电平。数据输出脉冲经时延电路71稍稍延时 后被传送到与门87。该与门87产生一个脉冲，其宽度等于″Q″端输出和 延时电路86的输出之间的时间差。三极管88为一个场效应管如N沟道 MOS三极管，其响应与门87输出的高电平脉冲将数据总线16D的相应 数据线置零。

<控制器数据输入单元的实施例>

下面将参照图19描述控制器10中数据输入单元的一个实施例。

控制器10的数据输入单元包含一个片选电路75、一个或门90、一 个复位电路91、″n″个输入电路911-91n、对应于4个存储器13a-13d的 寄存器单元93a-93d和一个多路转换器98。所述数据输入单元从数据总 线16D接收写数据并将该数据发送到包含一个存储器内核的内部电路。

输入电路921-92n从数据总线16D接收写数据并将该数据发送到寄存 器单元93a-93d。每个输入电路921-92n可包含一个比较器、一个锁存器 和一个脉冲发生单元，且可按照与第一至第六实施例中所述存储器的数 据输入单元相同的方式实现。

每个寄存器单元93a-93d包括一个含有″n″个与门96的获取门94和 一个含有″n″个触发器的数据寄存器95。与门96从输入电路921-92n接收 ″n″比特读数据，并接收相应的片选信号。与门96的输出连接到相应触 发器97的时钟管脚。触发器97的″Q″输出端与″D″输入端连接，且“Q” 输出端连接到多路转换器98。复位电路91响应一个刷新命令或者或门90 提供的一个复位信号，将单元93a-93d中被片选信号选定的一个单元的 触发器97复位。多路转换器98选择对应片选信号为“开”的单元，然 后把从选定单元得到的读数据输出到内部电路如存储器内核。

传输的数据响应一个经过获取门94且由输入电路921-92n接收到的反 相数据″1″(一个低电平脉冲)，通过翻转数据寄存器95的相应触发器97 的状态被复制。

<存储器数据输入/输出单元的实施例>

图20示出了存储器13a-13d的接口单元19a-19d中数据输入/输出单 元的第七实施例。在本第七实施例中使用公用的数据寄存器作为写数据 寄存器RegDW和读数据寄存器RegDR。图20中与前述共同的部件使用 相同的标号表示。

数据输入单元包含一个或门65、一个获取门60、一个寄存器67和 一个数据输入/输出单元100。该数据输入/输出单元100包含″n″个数据 输入/输出单元1011-101n。每个数据输入/输出单元1011-101n都包含一个 数据输入&脉冲发生电路102和一个数据输出电路103。数据输入电路102 可以是前述第一至第六实施例中任何数据输入电路，包括脉冲发生单元 31，但不包括写寄存器RegDW。写寄存器RegDW对应于寄存器67。数 据输出电路103例如是图17A所示的数据输出电路681-68n。寄存器67 像图20所示的写寄存器RegDW一样工作，也像图17A所示的读寄存器 RegDR一样工作。

从存储器内核得到的读数据通过内部数据总线105传送到获取门60 和数据输入/输出单元1011-101n的数据输出电路103。该数据输出电路103 通过数据总线16D发送一个数据反相脉冲信号(例如一个低电平脉冲)， 该信号对应于异或运算结果″1″。写数据通过数据总线16D传送到数据输 入电路102，且如果该输入电路检测到一个表示数据反相的低电平脉冲， 则一个脉冲将传送至寄存器67。该寄存器67通过内部数据总线104输出 一个写数据或比较数据。该比较数据是在当前读数据之前得到的读数据， 并通过获取门60储存在寄存器67中。

图21是一电路图，示出了图20所示的获取门60和寄存器67的一 个实施例。图21示出了对应于比特值为″1″的部分电路。获取门60包括 一个反相器104和两个与门105及106。读数据通过内部数据总线105传 输并被直接输入到与门106。该读数据在经反相器104反相后也被输入到 另一个与门105。与门105和106接收一个控制数据获取的数据输出控制 脉冲。

寄存器67包含一个或门107和一个置位终端触发器108。与门105 的输出通过或门107传送至触发器108的恢复端。一个刷新命令(或复 位信号)通过或门107送至触发器复位端。与门106的输出与所述触发 器的置位端连接。由数据输入&脉冲发生电路102产生的一个数据反相脉 冲接至该触发器时钟端。触发器的″Q″端与″D″端连接，且″Q″端是寄存 器67的输出。

下面介绍如图21所示电路的工作。当发出一个刷新命令(或一个复 位信号)给触发器108时，该触发器108复位，因而″Q″端被置位为低 电平。数据输出期间，数据输出控制脉冲变为高电平。如果得到低电平 读数据，则复位端变为高电平而″Q″端变为低电平。当获得写数据时，所 述数据输入&脉冲发生电路102发送一个数据反相脉冲给触发器108的时 钟端，因而″Q″输出端被反相。

如上所述，在写数据和读数据操作之间通过共用一个寄存器可节省芯 片区。

<控制器″/CS″输出单元和数据输出单元的另一实施例>

下面将参照图22介绍片选信号输出单元(以下称为″/CS″输出单元) 和包含在控制器10中的数据输出单元的另一个实施例，即第二实施例。 本实施例既可用作读数据寄存器RegDR-C也可用作写数据寄存器 RegDW-C。图22和图18中共同的部件使用相同的标号。

一个寄存器组110包含4个寄存器单元111a-111d，分别对应图2所 示的4个存储器13a-13d。每个寄存器单元111a-111d包含两个获取门112 和113及一个寄存器114。一个获取控制电路77响应一个片选信号激活 获取门之一112。寄存器单元111a-111d的获取门113受相应的片选信号 的控制。通过内部写数据总线122传输的写数据经寄存器单元111a-111d 的获取门之一被储存在寄存器114中。来自数据输入/输出单元117的一 个数据反相脉冲信号(稍后将详细介绍)通过寄存器单元111a-111d其 中之一储存在寄存器114中。一个多路转换器115，响应片选信号选通寄 存器单元111a-111d其中之一，并将接收到的数据储存在寄存器116中。 从该寄存器16得到的数据通过内部数据总线121被传输。

所述数据输入/输出单元117与图20所示的数据输入/输出单元100 的结构大致相同。数据输入/输出单元117包含″n″个数据输入/输出单元 1181-118n。每个数据输入/输出单元包括一个数据输入&脉冲发生电路119 和一个数据输出电路120。该数据输入电路119对应于图19所示的输入 电路921-92n，而且包括前述第一至第六实施例的数据输入电路的所有电 路，包括脉冲发生单元31，但不包括写寄存器RegDW。该写寄存器RegDW 对应于寄存器114。例如，数据输出电路120对应于数据输出电路871-87n。 片选信号输入电路84包含如图18所示的片选信号输出电路84a-84d。

图23是一电路框图，例示了获取门112和113及寄存器114的电路 结构。获取门112包括一个反相器131和两个与门132和133。获取门113 包含一个与门136。寄存器114包含一个或门134和一个触发器135。获 取门112的电路结构与图21所示的寄存器67的电路结构是一样的。区 别在于，图21所示的电路结构中，数据反相脉冲信号直接接到触发器108 的时钟端，而在图23所示的电路结构中，该数据反相脉冲信号则通过包 括与门136的获取门113接到触发器135的时钟端。与门136的输出是 数据反相脉冲信号和对应的片选信号的与运算结果。当所述片选信号为 “开”时，由数据输入&脉冲发生电路119产生的数据反相脉冲信号经由 与门136输出到触发器135的时钟管脚。通过多路转换器115，一个″Q″ 端输出被暂存在寄存器116中，然后被作为读数据提供给存储器内核。

<本发明的第二原理>

下面将参照图24A讲述本发明的第二原理。

在图1所示的本发明第一原理中，控制器10的寄存器12和存储器13 的寄存器15都总是储存已交换的最后数据。然而在本发明的第二原理中， 共同的代表性数据(representative data)同时储存在控制器10的寄存器12 和存储器13的寄存器15中。然后，一个代表异于所述代表性数据的各 比特的数据反相信号被传输。这种传输例如由一个脉冲完成。

例如，当有一组数据将要被传输时，代表性数据首先被传输，然后， 异于该代表性数据的各比特被传输。在这种情况下，有两个命令被发出， 即WRITE(A)命令，用于传输代表性数据，WRITE(B)命令，用于 传输反相的各比特。以同样的方式，利用两个读命令，即READ(A)命 令，用于原封不动地发送读数据，READ(B)命令，用于仅发送反相的 各比特。信号通过脉冲传输。有必要在传输代表性数据前预先确定例如， 发送一个低电平脉冲对应″0″，不发送脉冲对应″1″。

在图24B所示的步骤①中，控制器10将代表性数据1011存储在寄 存器12中，同时也通过一个写命令WRITE(A)将该数据存储在存储 器13的寄存器15中。

在步骤②中，控制器10对写数据1010和所述代表性数据1011进行 异或运算，并将结果0001通过数据总线16D发送给存储器13。在这一 步里使用了写命令WRITE(B)。存储器13对接收数据0001和代表性 数据1011作异或运算，并将结果1010储存在存储器内核。

步骤③和④以同样的方式进行。

<对应于第二原理存储器的数据输入/输出单元的优选实施例>

图25示出了对应于第二原理的存储器(对应于所述存储器13和/或 图2所示的存储器13a-13d)的数据输入/输出单元的优选实施例。在本 例中，写寄存器和读寄存器共用一个寄存器。

图25所示的数据输入/输出单元包含一个存储器内核20、一个开关 40、一个获取门141、一个寄存器142，一个异或门143(图中示为EX- OR2)、一个多路转换器144(MUX2)、一个数据输入/输出电路145、 一个异或门146(EX-OR1)和一个多路转换器147。

当要传输代表性数据时，存储器发出一个代表性数据获取信号，激活 获取门141并选择多路转换器144和147的输入A。开关140响应写操 作或读操作进行开关切换。在写的情况下，从数据输入/输出电路145获 得写数据，并将该写数据通过多路转换器147且不经任何数据操作发送 到存储器内核20。该写数据也被存储在寄存器142中。相反，在读的情 况下，从存储器内核获得的数据作为输出被原封不动地传送到数据输入/ 输出电路145，同时该数据还被传送到寄存器142存储起来。

当要传输反相比特时，两个多路转换器144和147选择输入B。在写 数据的情况下，数据输入/输出电路145获取该写数据，异或门146对该 写数据和储存在寄存器142中的代表性数据进行异或运算。计算结果通 过多路转换器147被传送到存储器内核20。在读数据的情况下，异或门 143对从存储器内核20中检索到的数据和储存在寄存器142中的代表性 数据进行异或运算。计算结果通过多路转换器144和数据输入/输出电路 145被传送出去。

一般说来，所述代表性数据是从控制器10传输到存储器13a-13d的。 然而，图25示出了一种电路结构，该电路可以将所述代表性数据从存储 器13a-13d传输到控制器10。

<对应于第二原理控制器的数据输入/输出单元的优选实施例>

图26示出了对应于第二原理存储器的数据输入/输出单元的优选实施 例，其中写操作和读操作共用一个寄存器。前面图中共同的部件使用相 同的标号。

如图所示的数据输入/输出单元包含一个片选电路75、一个获取控制 电路77、一个片选信号输出电路84、一个多路转换器115、一个控制器 150的内部电路150、一个开关151和一组寄存器160。另外，所述数据 输入/输出单元还包括一个异或门161(EX-OR)、一个多路转换器162 (MUX)、一个数据输入/输出电路163、一个异或门164(EX-OR)和 一个多路转换器165(MUX)。

对应于4个存储器13a-13d，所述寄存器组160包括4个寄存器单元 161a-161d。每个寄存器单元161a-161d包含一个获取门113和一个寄存 器114。

当要传输一个代表性数据时，内部电路150发出一个代表性数据获 取信号。响应一个片选信号，寄存器单元161a-161d的其中之一被选通， 被选通的寄存器单元的获取门113由获取门77激活。所述代表性数据获 取信号也激活多路转换器162和165的输入A。开关151根据写操作或 读操作进行开关切换。在写数据的情况下，该写数据从数据输入/输出电 路145获得，并通过多路转换器165被传送到内部电路150。该写数据也 被存储在对应于寄存器单元的寄存器114中。相反，在读数据的情况下， 从内部电路150中检索到的该读数据通过多路转换器162和数据输入/输 出电路163被传输。该读数据也被储存在相应寄存器单元的寄存器14中。

当要传输反相比特时，两个多路转换器162和165选择输入B。在写 数据的情况下，数据输入/输出电路163获取该写数据，异或门146对所 获取的该写数据和储存在寄存器114中的代表性数据进行异或运算。计 算结果通过多路转换器被传送到所述内部电路150。在读数据的情况下， 异或门161对从内部电路150中检索到的数据和储存在寄存器114中的 代表性数据进行异或运算。计算结果通过多路转换器162和数据输入/输 出电路163被传送出去。

在下述情况下，即储存在如图25和26所示电路结构中的寄存器142 和160中的数据因为例如电源噪声而被意外反相的情况下，数据破坏可 以通过从控制器10向所述存储器发送代表性数据来修复。建议在命令集 中保留一个不用写操作或读操作而更新代表性数据的专用命令(代表性 数据更新命令)。

<对应于第一和第二两个原理的存储器数据输入/输出单元的优选实 施例>

图27示出了对应于本发明第一和第二两个原理的存储器数据输入/输 出单元的优选实施例。图27和25中共同的部件使用相同的标号。该存 储器对应于第一原理以一种模式工作(模式1)，对应于第二原理则以另 一种模式工作(模式2)。

获取门141受门控制1信号、模式切换信号和代表性数据获取信号 的逻辑运算的结果的控制。该逻辑运算由一个反相器167、一个与门168， 169和一个或门170来执行。寄存器142响应一个信号复位，该信号是通 过利用反相器171和与门172对一个复位信号(或刷新信号)和一个模 式切换信号进行逻辑运算而得到的。门173和锁存器174包含在多路转 换器147和存储器内核20之间。门173受到由或门165对模式切换信号 和门2信号进行的“或”运算结果的控制。门175和锁存器176包含在 多路转换器144和数据输入/输出电路145之间。门175受由或门166对 模式切换信号和门3信号进行的“或”运算结果的控制。门173、锁存器 174、门175和锁存器176一起作用使得存储器在模式1下工作。

门控制1信号、门控制2信号、门控制3信号、数据输入/输出控制 信号、代表性数据获取信号和读/写切换控制信号由例如存储器的一个时 序控制器的内部电路(未示出)产生。模式选择信号可以从所述存储器 设备外部利用一个模式寄存器设置，或者被编程设置为出厂缺省数据， 例如利用保险丝进行这种设置。另外，如果分别提供了对应于模式1和 模式2的命令，则控制器就可通过发出一个命令来切换模式。

在模式1中，模式选择信号被置为低电平。多路转换器144和147 选择输入B。寄存器142响应一个刷新命令被复位。模式1中，在写操 作期间门控制1信号和门控制2信号的时序如图27所示。当门控制2信 号为“开”时，写数据通过激活门173被锁存在锁存器174中，然后， 当门控制1信号为“开”时，通过激活获取门141将该写数据存储在寄 存器142中。在读操作情况下，通过置门控制3信号为“开”将该读数 据首先锁存在锁存器176中，然后，当门控制1信号为“开”时，激活 获取门141把该读数据存储在寄存器142中。获取门141、门173和门175 分别受控于门控制1信号、门控制2信号和门控制3信号，如前所述， 该三个信号的时序相互关联。模式1的工作与前面参照图20所述的电路 结构的工作基本相同。

在模式2中，所述模式选择信号被置为高电平。获取门1和多路转换 器144和147受控于代表性数据获取信号。门173和175总是置为开。 刷新命令不复位寄存器142。模式2的工作与图25所示的电路结构相同。

当存储在寄存器142中的数据因为例如电源噪声而被意外反相时， 在模式1中，这一数据破坏可以通过复位寄存器142来修复；在模式2 中，所述数据破坏可以通过传输代表性数据以更新寄存器142中储存的 代表性数据来修复。

在图27所示的电路结构中，如果在命令集中包含一个类似于前述模 式1中的代表性数据更新命令的寄存器更新命令，可采用下列对策防止 意外的数据破坏。模式1中，当储存在寄存器142中的数据要被更新时， 控制器10发出寄存器更新命令，并将存储在寄存器中的最后数据原封不 动地传送到存储器。该存储器，当接收到所述寄存器更新命令时，暂时 保持所述模式切换信号为高电平，并发出一个代表性数据获取信号。在 这一过程中控制器和存储器的寄存器共享同一数据。当控制器和存储器 的寄存器中存储了该相同的数据后，存储器的工作模式通过设置模式切 换信号和代表性数据获取信号为低电平返回模式1。换句话说，通过将存 储在控制器的寄存器中的数据不作数据操作地传输到存储器，而不是复 位寄存器，来使得控制器的寄存器和存储器具有相同的数据。

对应于第一和第二原理的控制器的数据输入/输出单元与图27所示的 存储器的数据输入/输出单元之处在于，前者需要多个获取门141和多个 寄存器142以满足相应的存储器使用所需，而且还需要足够多的选择部 件，用于开关140和获取门141之间、或门170和获取门141之间，以 及或门172和寄存器142之间。

本发明的优选实施例如上所述。但本发明并不局限于这些实施例，在 不背离本发明范围的条件下可以有不同的变化和修改。

本专利申请是以2001年3月9日提交的，专利申请号为2001-067616 的日本专利申请为优先权，在此引用其全文作为参考。