并行差分编码电路 |
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| 申请号 | CN201080070541.1 | 申请日 | 2010-12-06 | 公开(公告)号 | CN103229474A | 公开(公告)日 | 2013-07-31 |
| 申请人 | 三菱电机株式会社; | 发明人 | 小西良明; | ||||
| 摘要 | 第1差分编码 电路 （1）对n行的并行输入数据进行差分编码来生成n行的并行输出数据。第2差分编码电路（2）对n行的并行输入数据进行差分编码来生成n行的并行输出数据。复用电路（3）将第1差分编码电路（1）的并行输出数据和第2差分编码电路（2）的并行输出数据交替地进行复用并输出。 | ||||||
| 权利要求 | 1.一种并行差分编码电路，对并行输入数据进行差分编码，生成并行输出数据，其特征在于，具备： |
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| 说明书全文 | 并行差分编码电路技术领域[0001] 本发明涉及在光纤传输装置、无线收发机等的通信装置中使用的并行差分编码电路。 背景技术[0002] 近年来，作为在光通信系统中实现超高速大容量的信号传输的方式，正在积极研究差分正交相移键控（Differential Quadrature Phase Shift Keying，DQPSK）等的相位调制技术、双极化正交相移键控（Dual-Polarized Quadrature Phase Shift Keying，DP-QPSK）等的数字相干技术。此外，以传输距离的进一步延伸为目标，也正在研究在传输的交替的符号中使用不同的正交偏振波的交替偏振差分相移键控（Alternate Polarization Differential Phase Shift keying，Apol-DPSK）的方式。 [0003] 在光DPSK、DQPSK方式中，接收机使用如下检波器，该检波器利用了对传输的前后符号间相位差进行检测的延迟干涉计。因此，在发送机需要预先将发送数据分配给相位差的差分编码电路或称为预编码器的电路。此外，在数字相干方式中，以接收机具有的本地光来检测接收光的相位，但在发送侧的绝对相位是不明确的，不能复原数据。为了解决该问题，有时也利用即使初始相位不明也能够复原数据的差分编码。 [0004] 例如，在现有的交替偏振差分相移键控（Alternate Polarization Differential Phase Shift keying，Apol-DPSK）方式中，通过使用按每1符号进行正交的偏振波，从而增强对自相位调制这一非线性效应导致的信号劣化的耐受性。在该系统中的接收机中，需要使每隔1符号接收的同一偏振波的光信号延迟干涉来提取数据。因此，相对于在通常的DPSK方式中实施对前后1符号之间的光信号相位差分配数据的差分编码，在Apol-DPSK方式中，需要使用在2符号间的差分编码电路。 [0005] 差分编码处理利用高速数字电路来实现，但为了对相位差进行运算，必须在延迟元件中保持稍前输出的光信号相位的信息。因此，在差分编码电路中存在以符号率进行工作的反馈通路。在光通信中，由于位速率是40Gbps、100Gbps这样的超高速，所以要求该反馈通路以数十GHz进行工作，存在非常难以安装的问题。 [0006] 为了应对该问题，考虑进行高速工作的各种各样的差分编码电路。例如，在专利文献1中，公开了通过将差分编码电路并行展开，从而降低数字电路的工作速度，能够以通常的LSI工艺进行数字电路安装的电路制作技术。 发明内容[0008] 发明要解决的问题可是，在上述专利文献1记载的那样的并行差分编码电路中，被差分编码处理后的数据在复用后按每1符号进行输出。因此，存在不能应对Apol-DPSK方式、Apol-DQPSK方式那样的需要2位延迟检波的长距离传输用格式的问题。 [0009] 本发明正是为了解决上述问题点而完成的，其目的在于获得一种适于长距离传输用格式的并行差分编码电路。 [0010] 用于解决课题的方案本发明的并行差分编码电路，对并行输入数据进行差分编码，生成并行输出数据，其特征在于，具备：第1差分编码电路，对n（2≤n，n是整数）行的并行输入数据进行差分编码，生成n（2≤n，n是整数）行的并行输出数据；第2差分编码电路，对n（2≤n，n是整数）行的并行输入数据进行差分编码，生成n（2≤n，n是整数）行的并行输出数据；以及复用电路，将第1差分编码电路的并行输出数据和第2差分编码电路的并行输出数据交替地进行复用并输出。 [0012] 图1是表示本发明的实施方式1的并行差分编码电路的结构图。 [0013] 图2是表示DPSK方式中的发送数据与光相位的关系的时间图。 [0014] 图3是表示本发明的实施方式1的并行差分编码电路的工作的时间图。 [0015] 图4是表示通过本发明的实施方式1的并行差分编码电路生成的复用串行输出的接收机处理工作的时间图。 [0016] 图5是表示本发明的实施方式2的并行差分编码电路的结构图。 [0017] 图6是表示本发明的实施方式3的并行差分编码电路的结构图。 [0018] 图7是表示本发明的实施方式4的并行差分编码电路的结构图。 [0019] 图8是表示本发明的实施方式4的并行差分编码电路中的差分编码电路具有的逻辑电路的电路图。 具体实施方式[0020] 以下，为了更详细地说明本发明，针对用于实施本发明的方式，按照附图进行说明。 [0021] 实施方式1图1是表示本实施方式的并行差分编码电路的结构图。 [0022] 本实施方式的并行差分编码电路具备：第1差分编码电路1、第2差分编码电路2、复用电路3。第1差分编码电路1及第2差分编码电路2分别是DPSK用的差分编码电路。第1差分编码电路1根据2行的并行输入数据I1、I2进行运算，输出2行的并行输出数据O1、O2。第1差分编码电路1由异或电路1a、1b和延迟元件1c构成，具有反馈通路，该反馈通路使来自异或电路1b的并行输出数据O2在延迟元件1c延迟，在异或电路1a进行与并行输入数据I1的异或运算。第2差分编码电路2的结构也与第1差分编码电路1相同，根据2行的并行输入数据I3、I4进行运算，输出2行的并行输出数据O3、O4。第2差分编码电路2也由异或电路2a、2b和延迟元件2c构成，具有反馈通路，该反馈通路使来自异或电路2b的并行输出数据O4在延迟元件2c延迟，在异或电路2a进行与并行输入数据I3的异或运算。复用电路3是对4个系统的并行输出信号进行时分复用的4∶1MUX，以4倍的速度按照并行输出数据O1、O3、O2、O4的顺序输出为串行输出SO。 [0023] 图2是说明通常的DPSK方式中的发送数据及光相位的关系的时间图，图3是用于说明实施方式1的工作的时间图。 [0024] 在DPSK方式中，将发送数据分配给在相位调制器中调制的发送光相位的相位差。例如在图2中，当将发送数据的“0”看作是无相位变化，将“1”看作是相位反转时，对于发送数据序列“01101011011101000010”，1符号差分编码后的数据序列变成“01001101101001111100”。在相位调制器中，当将“0”形成为相位“0”、将“1”变换成相位“π”时，发送光相位序列变成“00π00ππ0ππ0π00πππππ00”。由于在接收机通过延迟检波来检测出相位差，所以如果前后符号为“00”、“ππ”则检测相位变成“0”，如果前后符号为“0π”、“π0”则检测相位变成“π”。因此，在图2的例子中，延迟检波后的检测相位变成“0ππ0π0ππ0πππ0π0000π0”。当将其变换成电信号，对数据进行复原时，获得与原来的发送数据序列相等的“01101011011101000010”。 [0025] 在图1中，例如将发送数据序列“00101010001100000010”从先头起依次反复对并行输入数据I1、I2、I3、I4输入而作为“01000”、“10110”、“11101”、“00100”。这时，在差分编码电路中运算的结果的并行数据输出O1、O2、O3、O4如图3所示分别变成“00010”、“10100”、“10101”、“10001”。该数据在复用电路3中被复用，从串行输出SO按照“01110000011010000101”的顺序被输出。 [0026] 图4表示将图3所示的复用输出在相位调制器进行调制，在2符号延迟检波器检测出相位差的情况下的序列。通过对其进行时分解复，返回为“1000”、“10100”、“1101”、“00100”，从而能够复原原来的发送数据序列。再有，关于相位调制器、2符号延迟检波器及时分解复的结构，省略其图示。 [0027] 此外，与DPSK方式对应的差分编码电路除了本实施方式1所示的异或与延迟元件的连接方法以外也能够实现，本实施方式1的效果并不局限于图1所示的结构。 [0028] 如以上说明的那样，在本实施方式1的并行差分编码电路中，对并行输入数据进行差分编码，生成并行输出数据，该并行差分编码电路具备：第1差分编码电路，对n（2≤n，n是整数）行的并行输入数据进行差分编码，生成n（2≤n，n是整数）行的并行输出数据；第2差分编码电路，对n（2≤n，n是整数）行的并行输入数据进行差分编码，生成n（2≤n，n是整数）行的并行输出数据；以及复用电路，对第1差分编码电路的并行输出数据和第2差分编码电路的并行输出数据交替地进行复用并输出，因此，本实施方式1的并行差分编码电路能够实现对应于2符号延迟检波的差分编码，能够实现利用APol-DPSK方式的光信号的传输距离延伸。 [0029] 实施方式2图5是实施方式2的并行差分编码电路的结构图。 [0030] 实施方式2的并行差分编码电路具备：第1差分编码电路10、第2差分编码电路20、复用电路30。第1差分编码电路10及第2差分编码电路20与实施方式1同样地，分别具备异或电路10a、10b、延迟元件10c及异或电路20a、20b、延迟元件20c，并且分别具备选择电路10d及20d。在这里，异或电路10a、10b、延迟元件10c和异或电路20a、20b、延迟元件20c的结构与实施方式1的异或电路1a、1b、延迟元件1c和异或电路2a、2b、2c相同。 [0031] 选择电路10d是用于选择第2差分编码电路20中的异或电路20b的并行输出数据O4和第1差分编码电路10中的异或电路10b的并行输出数据O2，将该选择输出对延迟元件10c赋予的电路。此外，选择电路20d是用于选择使第2差分编码电路20中的异或电路20b的并行输出数据O4在延迟元件20c延迟了的数据和第1差分编码电路10中的异或电路10b的并行输出数据O2，将该选择输出对异或电路20a赋予的电路。此外，复用电路30与实施方式1的复用电路3同样地，是对4个系统的并行输出信号进行时分复用的4∶1MUX，以4倍的速度按照并行输出数据O1、O3、O2、O4的顺序输出为串行输出SO。 [0032] 在这样构成的实施方式2中，通过第1差分编码电路10中的选择电路10d选择并行输出数据O4侧，第2差分编码电路20中的选择电路20d选择并行输出数据O2侧，从而作为在复用电路30中复用之后的串行输出SO能够输出1符号延迟差分编码后的信号。再有，通过选择电路10d选择并行输出数据O2侧，选择电路20d选择并行输出数据O4侧（延迟元件20c的输出数据侧），从而能够获得与实施方式1同等的2符号延迟差分编码电路结构。 [0033] 如以上说明的那样，在本实施方式2的并行差分编码电路中，具备：第1选择电路，选择第2差分编码电路的第n行的输出数据和第1差分编码电路的第n行的输出数据；第2选择电路，选择第1差分编码电路的第n行的输出数据和使第2差分编码电路的第n行的输出数据延迟了的输出数据，在第1差分编码电路中，使第1选择电路的输出延迟并与第1行的输入数据进行差分编码，在第2差分编码电路中，将第2选择电路的输出与第1行的输入数据进行差分编码，因此能够应对使用2符号延迟差分编码的APol-DPSK方式以及使用 1符号延迟差分编码的通常的DPSK方式的双方，能够在同一LSI、FPGA内将电路共有化，实现电路规模的削减以及功耗的抑制。 [0034] 实施方式3图6是表示实施方式3的并行差分编码电路的结构图。 [0035] 实施方式3的并行差分编码电路具备：第1差分编码电路100、第2差分编码电路200、第3差分编码电路300、第4差分编码电路400。这些第1差分编码电路100~第4差分编码电路400分别与实施方式1的第1差分编码电路1、第2差分编码电路2是同样的DPSK用差分编码电路，根据2行的并行输入数据I1~I8进行运算，输出2行的并行输出数据O1~O8。即，第1差分编码电路100以异或电路100a、100b和延迟元件100c构成，第2差分编码电路200以异或电路200a、200b和延迟元件200c构成，第3差分编码电路300以异或电路300a、300b和延迟元件300c构成，第4差分编码电路400以异或电路400a、400b和延迟元件400c构成。此外，复用电路500是对8个系统的并行输出信号进行时分复用的 8∶1MUX，以8倍的速度按照O1、O3、O5、O7、O2、O4、O6、O8的顺序输出为串行输出SO。 [0036] 接着，针对实施方式3的工作进行说明。 [0037] 第1差分编码电路100~第4差分编码电路400分别根据2行的并行输入数据I1和I2、I3和I4、I5和I6、I7和I8进行运算，输出2行的并行输出数据O1和O2、O3和O4、O5和O6、O7和O8。复用电路500按照O1、O3、O5、O7、O2、O4、O6、O8的顺序输出为串行输出SO。由此，对串行输出SO，输出在4符号延迟检波器中译码为发送数据的、4符号差分编码信号。 [0038] 如以上说明的那样，根据实施方式3的并行差分编码电路，其对并行输入数据进行差分编码，生成并行输出数据，该并行差分编码电路具备：第1差分编码电路，对n（2≤n，n是整数）行的并行输入数据进行差分编码，生成n（2≤n，n是整数）行的并行输出数据；第2差分编码电路，对n（2≤n，n是整数）行的并行输入数据进行差分编码，生成n（2≤n，n是整数）行的并行输出数据；第3差分编码电路，对n（2≤n，n是整数）行的并行输入数据进行差分编码，生成n（2≤n，n是整数）行的并行输出数据；第4差分编码电路，对n（2≤n，n是整数）行的并行输入数据进行差分编码，生成n（2≤n，n是整数）行的并行输出数据；以及复用电路，对第1差分编码电路的并行输出数据和第2差分编码电路的并行输出数据和第3差分编码电路的并行输出数据和第4差分编码电路的并行输出数据交替地进行复用并输出，因此，由于对4个差分编码电路的输出进行复用输出，所以能够制作4符号差分编码信号，例如能够在接收机中使用进行根据4符号分离的信号彼此的延迟检波的、能够抑制噪声的传输方式，具有能够延长传输距离的效果。 [0039] 实施方式4图7是表示与2符号延迟对应的实施方式4的并行差分编码电路的结构图。 [0040] 实施方式4的并行差分编码电路具备：第1差分编码电路4、第2差分编码电路5和复用电路6。第1差分编码电路4是DQPSK用的差分编码电路，根据2行2组的并行输入数据I1（I1I、I1Q）、I2（I2I、I2Q）进行运算，输出2行2组的并行输出数据O1（O1I、O1Q）、O2（O2I、O2Q）。第1差分编码电路4由逻辑电路4a、4b和延迟元件4c构成，具有反馈通路，该反馈通路使2组的并行输出数据O2（O2I、O2Q）在延迟元件4c延迟，进行与2组并行输入数据I1（I1I、I1Q）的差分编码运算。 [0041] 第2差分编码电路5是DQPSK用的差分编码电路，根据2行2组的并行输入数据I3（I3I、I3Q）、I4（I4I、I4Q）进行运算，输出2行2组的并行输出数据O3（O3I、O3Q）、O4（O4I、O4Q）。第2差分编码电路5也与第1差分编码电路4同样地，由逻辑电路5a、5b和延迟元件5c构成，具有反馈通路，该反馈通路使2组的并行输出数据O4（O4I、O4Q）在延迟元件5c延迟，进行与2组并行输入数据I3（I3I、I3Q）的差分编码运算。复用电路6是对4个系统的并行输出信号进行时分复用的4∶1MUX，以4倍的速度按照O1I、O1Q、O3I、O3Q、O2I、O2Q、O4I、O4Q的顺序输出为2组的串行输出SO（SOI、SOQ）。 [0042] 图8中示出了逻辑电路4a、4b、5a、5b的细节。 [0043] 图示的逻辑电路由AND电路和OR电路构成，在DQPSK方式中将2组输入信号II、IQ、来自2组延迟元件的反馈信号DI、DQ或邻接输出信号作为输入，对用于输出为DQPSK用相位调制器的正相分量、正交分量的输出数据OI、OQ进行运算。 [0044] 在图7中生成的串行输出SOI、SOQ与实施方式1同样地变成2符号差分编码信号，在DQPSK译码器中使用的2符号延迟检波器中能够译码成原来的发送数据序列。 [0045] 此外，与DQPSK方式对应的差分编码电路也能够以本实施方式4所示的电路的连接方法之外的方法来实现，本实施方式4的效果并不局限于图7所示的结构。 [0046] 如以上说明的那样，根据本实施方式4的并行差分编码电路，对并行输入数据进行差分编码，生成并行输出数据，该并行差分编码电路具备：第1差分编码电路，对于以2位成组的n（2≤n，n是整数）行的并行输入数据进行差分编码，生成以2位成组的n（2≤n，n是整数）行的并行输出数据；第2差分编码电路，对以2位成组的n（2≤n，n是整数）行的并行输入数据进行差分编码，生成以2位成组的n（2≤n，n是整数）行的并行输出数据；以及复用电路，对第1差分编码电路的并行输出数据和第2差分编码电路的并行输出数据交替地进行复用并输出，因此，本实施方式4的并行差分编码电路能够实现对应于2符号延迟检波的差分编码，能够实现利用APol-DQPSK方式的光信号的传输距离延伸。 [0048] 产业上的利用可能性如上所述，本发明的并行差分编码电路涉及用于与Apol-DPSK方式、Apol-DQPSK方式那样的需要2位延迟检波的长距离传输用格式对应的结构，适于在光纤传输装置、无线收发机等的通信装置中使用。 [0049] 附图标记说明1、4、10、100 第1差分编码电路；2、5、20、200 第2差分编码电路；3、6、30 复用电路； 10d、20d 选择电路；300 第3差分编码电路；400 第4差分编码电路；500 复用电路。 |
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