Null rule threshold gate

【発明の詳細な説明】 ヌル規則しきい値ゲート これは1994年10月10日に出願された“ヌル規則しきい値ゲート”と題する米国特許出願第08/318,510号の一部継続出願であり、この一部継続出願は、1994年 3 月31日に出願された“ヌル規則論理システム”と題する米国特許出願第08/220,6 36号の一部継続出願であり、この一部継続出願は、現在米国特許第5,305,463 号となっている1993年 6月 8日に出願された米国特許出願第08/074,288号の継続出願である。 発明の背景ブール論理システムのような以前の論理システムは、クロック信号を使用して、バイナリ論理信号のシーケンシャルな処理を調整していた。 一般的にシーケーンシャル論理回路は、複数の入力に応答して出力を発生させる。 入力論理信号がシーケンシャル回路を伝搬すると、個々の論理ゲートによる最悪の伝搬遅延に対応する時間期間の間は、シーケンシャル回路の出力に信頼性はない。 一般的に、 出力が安定している時に出力をレジスタにラッチして、出力をサンプリングすることが多い。 サンプリング時間は独立クロック信号、すなわち論理ゲート自体の状態から得られるものでないものにしたがって設定される。 これらの従来の同期回路は論理回路の有力な部類となったが、設計解析の多くの量を、競争状態のようなさまざまなタイミング関連の問題を避ける必要のために割かなければならない。 さらに、クロックに向けなければならない電力や実体財産の割合は多くなり、ある場合には、単一チップ上に集積できる回路の総量に対する制限要因にもなった。 発明の要約本発明の目的は、非同期回路で使用するためのヌル規則しきい値ゲートを提供することである。 本発明の別の目的は、すべての入力がヌルに戻るまでゲート出力を断定状態に保持するためにフィードバックを使用するヌル規則しきい値ゲートを提供することである。 本発明の別の目的は、スタテックCMOSトランジスタを使用したヌル規則しきい値ゲートを提供することである。 本発明の別の目的は、ダイナミックCMOSトランジスタを使用したヌル規則しきい値ゲートを提供することである。 本発明の別の目的は、アナログ装置を使用したヌル規則しきい値ゲートを提供することである。 本発明の別の目的は、フローティングゲートMOS 素子を使用したヌル規則しきい値ゲートを提供することである。 本発明の別の目的は、相互に排他的な断定グループを受け入れるように特に適合されたヌル規則しきい値ゲートを提供することである。 本発明の別の目的は、相互接続されたヌル規則しきい値ゲートによる非同期組合せ回路を提供することである。 本発明の別の目的は、信号状態が電流状態により特徴付けられているヌル規則しきい値ゲートを提供することである。 これらおよび他の目的は、ヌル規則しきい値ゲートの設計を提供することにより達成される。 ここにおけるヌル規則ゲートは、断定とヌルの２つの状態の間で切り替わる出力信号を持っている。 一般的に断定は、電圧源に近い電圧レベルであるようにとられ、ヌルはグランドに近い電圧レベルであるようにとられる。 設計は、反転ドライバや比較器やシュミットトリガを含むさまざまなドライバが中心である。 しきい値ゲートの出力は、断定入力の数がしきい値数を越えた時に断定に切り替わる。 フィードバック信号は、すべての入力がヌルに戻った後までドライバが出力をヌルに戻すのを避ける。 相互に排他的な断定グループを取扱うために、ある設計が特に適合される。 相互に排他的な断定グループでは、一度に多くても１本の信号線が断定状態になるだけである。 図面の簡単な説明添付した図面を参照して本発明を以下に説明する。 ここで、 図１は、ヌル規則組合せ回路を図示している。 図２ａは、ブール半加算器を図示している。 図２ｂは、“２線”ヌル規則半加算器を図示している。 図３ａは、２入力しきい値２（２本の内の２本）ヌル規則論理ゲートを図示している。 図３ｂは、フィードバックを有する３入力多数決関数ゲートの記号を図示している。 図３ｃは、図３ａのヌル規則しきい値ゲートに対するスタテックCMOS構成のトランジスタレベルの回路図を図示している。 図４ａは、３入力しきい値２（３本の内の２本）ヌル規則論理ゲートを図示している。 図４ｂは、フィードバックを有する４入力多数決関数ゲート（ヒステリシスなし）の記号を図示している。 図４ｃは、図４ａのゲートに対するスタテックCMOS構成のトランジスタレベルの回路図を図示している。 図５ａは、２つの入力のそれぞれが相互に排他的な２つの断定グループを有する４入力しきい値２（４本の内の２本）ヌル規則論理ゲートを図示している。 図５ｂは、図５ａのゲートに対するスタテックCMOS構成のトランジスタレベルの回路図を図示している。 図６ａは、２つの入力が相互に排他的な１つの断定グループを有する３入力しきい値２（３本の内の２本）ヌル規則論理ゲートを図示している。 図６ｂは、図６ａのゲートに対するスタテックCMOS構成のトランジスタレベルの回路図を図示している。 図７ａは、３つの入力のそれぞれが相互に排他的な２つの断定グループを有する６入力しきい値２（６本の内の２本）ヌル規則論理ゲートを図示している。 図７ｂは、図７ａのゲートに対するスタテックCMOS構成のトランジスタレベルの回路図を図示している。 図８ａは、相互に排他的な２つの断定グループを有する５入力しきい値２（５ 本の内の２本）ヌル規則論理ゲートを図示している。 図８ｂは、図８ａのゲートに対するスタテックCMOS構成のトランジスタレベルの回路図を図示している。 図９ａは、３入力が相互に排他的な断定グループを有する４入力しきい値２（ ４本の内の２本）ヌル規則論理ゲートを図示している。 図９ｂは、図９ａのゲートに対するスタテックCMOS構成のトランジスタレベルの回路図を図示している。 図１０ａは、３入力しきい値３（３本の内の３本）ヌル規則論理ゲートを図示している。 図１０ｂは、図１０ａのゲートに対するスタテックCMOS構成のトランジスタレベルの回路図を図示している。 図１１ａは、４入力しきい値４（４本の内の４本）ヌル規則論理ゲートを図示している。 図１１ｂは、図１１ａのゲートに対するスタテックCMOS構成のトランジスタレベルの回路図を図示している。 図１２ａは、ｎ入力しきい値ｎ（ｎ本の内のｎ本）ヌル規則論理ゲートを図示している。 図１２ｂは、図１２ａのゲートに対するスタテックCMOS構成のトランジスタレベルの回路図を図示している。 図１３は、しきい値３ゲートの第１の汎用ゲート構成を図示している。 図１４は、しきい値３ゲートの第２の汎用ゲート構成を図示している。 図１５は、相互に排他的な16の断定グループを有するしきい値16ゲートの汎用ゲート構成を図示している。 図１６ａは、２入力しきい値２ゲート（２本の内の２本）の記号を図示している。 図１６ｂは、図１６ａのゲートに対するダイナミックCMOS構成のトランジスタレベルの回路図を図示している。 図１７ａは、３入力しきい値２ゲート（３本の内の２本）の記号を図示している。 図１７ｂは、図１７ａのゲートに対するダイナミックCMOS構成のトランジスタレベルの回路図を図示している。 図１８ａは、２入力が相互に排他的なグループを有する３入力しきい値２ゲート（３本の内の２本）の記号を図示している。 図１８ｂは、図１８ａのゲートに対するダイナミックCMOS構成のトランジスタレベルの回路図を図示している。 図１９ａは、３入力が相互に排他的なグループを有する４入力しきい値２ゲート（４本の内の２本）の記号を図示している。 図１９ｂは、図１９ａのゲートに対するダイナミックCMOS構成のトランジスタレベルの回路図を図示している。 図２０ａは、２つの入力のそれぞれが相互に排他的な２つのグループを有する４入力しきい値２ゲート（４本の内の２本）の記号を図示している。 図２０ｂは、図２０ａのゲートに対するダイナミックCMOS構成のトランジスタレベルの回路図を図示している。 図２１は、ｎ本の内のｍ本ゲートの第１のアナログ構成のトランジスタレベルの回路図を図示している。 図２２は、ｎ本の内のｍ本ゲートの第２のアナログ構成のトランジスタレベルの回路図を図示している。 図２３は、図１２ａの５本の内の４本ゲートに対するフローティングゲートMO SFET構成のトランジスタレベルの回路図を図示している。 図２４は、相補フローティングゲートMOSFETを図示している。 図２５は、２本の内の２本ゲートの相補フローティングゲートMOSFETのトランジスタレベルの回路図を図示している。 図２６は、相互に排他的な２つのグループを有するｎ本の内の２本ゲートの相補フローティングゲートMOSFETのトランジスタレベルの回路図を図示している。 図２７は、図２５および図２６の回路のDC伝達特性を図示している。 図２８は、３本の内の３本ゲートの相補フローティングゲートMOSFETのトランジスタレベルの回路図を図示している。 図２９は、相互に排他的な３つのグループを有するｎ本の内の３本ゲートの相補フローティングゲートMOSFETのトランジスタレベルの回路図を図示している。 図３０ａとｂは、電流モードヌル規則しきい値ゲートの記号と第１のトランジスタレベルの回路図を図示している。 図３１ａとｂは、電流モードヌル規則しきい値ゲートの記号と汎用トランジスタレベルの回路図を図示している。 好ましい実施形態の詳細な説明好ましい実施形態の説明の結果におけるクレームによって本発明の範囲は定まる。 しかしながら、本発明の構成、動作、効果および目的は、以下の説明からさらによく理解できるものである。 ヌル規則組合せ回路は、入力値のセットに応答して結果値のセットを発生させる。 ヌル規則回路の重要な観点は、任意の特定の入力が意味のある値または意味のないヌル値を持つことである。 非ヌル値の存在は値が意味を持っていることを示し、値が意味を持っていることを示すために外部クロックを必要としない。 ヌル規則論理回路に関するさらなる情報は、米国特許第5,305,463 号に見出だすことができ、この特許は参照のためにここに組込まれている。 ある観点については便宜のためここで繰り返している。 ヌル規則回路は、各信号線が２つの意味のある状態の内の１つを持っている従来のブール論理回路とは異なっている。 CMOSやTTl の構成を使用している従来の論理回路では、信号線の低電圧レベルは、“論理偽”または数“０”を意味している。 同じ信号線における高電圧レベルは、“論理真”または数“１”を意味している。 したがって、信号線は２つの値の内の１つをとり、そのいずれかが意味を持つかまたは意味を持たない。 ヌル規則回路は複数の構成を持ち、これには意味を持たないヌル状態が含まれている。 ある構成では、２つの意味のある値を伝えるために、２本の別々の信号線が使用される。 例えば論理“偽”は、第１の信号線に高電圧を第２の信号線に低電圧を断定することにより伝えられる。 論理“真”は、第１の信号線に低電圧を第２の信号線に高電圧を断定することにより伝えられる。 ヌルは、両方の信号線に低電圧レベルを断定することにより伝えられる（両方の信号線上の高電圧レベルは使用されていない）。 この例では、意味は断定された信号線により表現され、電圧レベルの選択によっては表現されない。 高電圧レベルは、線の意味を“ 断定”する。 低電圧レベルは意味がない。 別の構成では、複数の意味とヌルを伝えるために、単一線に複数の電圧を使用することができる。 例えば、信号線には３つの電圧レベルをとることが許される。 正の電圧レベルは意味“真”を断定し、負の電圧レベルは意味“偽”を断定し、そしてゼロ電圧レベルはヌル（意味がない）である。 他の構成では、必要な数の状態を区別できる限り、電圧以外のパラメータを使用してもよい。 ここにおける説明では、高レベルが意味を断定し、グランド電圧レベルがヌルである２つの電圧レベルを各信号線がとる構成を仮定する。 これは、説明を助けるための具体例として電圧レベルを提供するが、本発明はこれらの電圧レベルの例に限定されるものではない。 ヌル規則回路の他の重要な観点は、意味のある信号とヌル信号が組合せ回路の中を伝搬する方法である。 ヌル規則論理素子へのすべての入力は、素子が意味のある出力を断定する前に、意味を持っていなければならない。 図１はヌル規則組合せ回路を図示している。 図１において、論理ゲートは回路として示され、番号０−９が付されている。 入力線には文字Ａ−Ｇが付され、出力線には文字Ｕ，Ｖ が付され、内部接続線には文字Ｈ−Ｔが付されている。 信号線は略図であり、個々の導線や複数の導線や他のヌル規則形態である。 ヌル規則回路では、すべての入力が意味のある値をとった後に、論理ゲートがヌルから意味のある出力値に変化する。 例えば図１に示されているように、入力線ＡとＢが最初にヌル値を持ち、論理ゲートゼロ（０）が最初にヌル出力を持っていると仮定する。 入力線Ａのみが意味のある値に変化する場合（一方入力線Ｂ はヌルのままである）、論理ゲートゼロはヌル出力値を維持する。 入力線Ｂのみが意味のある値に変化する場合（一方入力線Ａはヌルのままである）、論理ゲートゼロはやはりヌル出力値を維持する。 （同時または順次に）両方の入力線ＡとＢが意味のある値に変化する場合、論理ゲートゼロ（０）は、その出力を意味のある値に変化させる。 先に説明した特性は、シーケンシャル回路におけるすべての論理ゲートに適用される。 論理ゲート０から２は入力線に直接接続されており、各入力が仮定された意味のある値を完全に持つ場合のみ、次のレベルのゲート（３から５）に対して意味のある値を供給する。 これは、ネットワークを通って伝搬する意味のある値の波頭として視覚化することができる一般的な結果を生み出す。 ネットワークの出力において論理ゲート８と９は、すべての上流側ゲートが意味のある伝搬値を持つ場合のみ、その個々の出力をヌルから意味のある値に変化させる。 ２つの重要な特性がこれから明らかになる。 第１に、ネットワーク出力はヌルから意味のある値にきれいに変化する。 すなわち、部分的な結果が中間ゲートを伝搬する間に、出力は行ったり来たり切り替わらない。 第２に、ネットワーク中において最終的に決定されたすべての中間論理動作があることを示すには、ネットワーク出力における意味のある値の存在だけで十分である。 値が安定であり、 完全であり、下流側の回路により使用できることを示すには、意味のある値の存在だけで十分である。 したがって、ネットワークがその動作を終了したことを示すためには、外部クロックは必要とされない。 ここで説明しているヌル規則論理ゲートは第２の特性も示し、すべての入力がヌルに切り替わった時のみ、論理ゲートの出力が意味のある値からヌルに変化する。 このようにして、ヌル値はネットワークをきれいに伝搬し、ネットワーク中のすべてのゲートがヌル出力状態に戻ったことを示すには、出力におけるヌル値の存在だけで十分である。 図２ａは、３つのアンドゲート21,23,25とオアゲート27から構成されているブール半加算器を図示している。 この半加算器は、２本の入力信号線Ａ，Ｂと、２ 本の出力線Ｓ（合計），Ｃ（キャリー）を持っている。 各入力線は、２つの意味のある値“０”と“１”の内の１つをとる。 各出力線は、２つの意味のある値“ ０”と“１”の内の１つをとる。 半加算器は、次のような伝達関数を実現する。 i）両方の入力が０の時、合計（Ｓ）とキャリー（Ｃ）出力は“０”である。 ii）１つの入力が“１”（他は“０”）の時、合計は“１”であり、キャリーは“０”である。 iii）両方の入力が“１”の時、合計は“０”であり、キャリーは“１”である。 比較すると、図２ｂは“２線”ヌル規則半加算器を図示している。 これは、２ つの入力Ａ，Ｂと２つの出力Ｓ，Ｃを持つ点で図２ａのブール半加算器と類似しており、同じ伝達関数を実現している。 ブール回路と異なり、ヌル規則半加算器は、それぞれの意味に対して個々の信号線を持っている。 例えばキャリー出力は２本の個々の信号線を持っており、それぞれ２つの電圧レベルの内の１つをとる。 第１の電圧レベルは意味があり、他の電圧レベルはヌルである。 “キャリーが０に等しい”意味を断定するために、（意味“０”を持つものとして設計することにより指定されている）第１の信号線32が意味のある電圧レベルに駆動され、 一方、第２の信号線はヌル電圧レベルに保持される。 “キャリーが１に等しい” 意味を断定するために、（意味“１”を持つものとして設計することにより指定されている）第２の信号線34が意味のある電圧レベルに駆動される。 半加算器は、両方のキャリー信号線をヌルに保持することにより、“キャリーが意味を持たない”ことを断定することもできる。 両方のキャリー信号線を意味のある電圧レベルにすることは許されない。 同様に、残りの入出力（Ａ，Ｂ，Ｓ）はそれぞれ１対の信号線を持っている。 １対の信号線はそれぞれ“相互に排他的な断定グループ”であり、一度に任意のグループの１本の線のみが断定されることを意味している。 これから、ヌル規則回路が信号線を意味のある値に切り替える時、回路が信号線を“断定”する、または信号線が“断定”されると言う。 ヌル規則回路が信号線をヌル値に切り替える時、信号線はヌルであると言う。 ２本のキャリー線は、多くても１本の線しか断定されない（すなわち、意味のある値をとる）グループを形成する。 このようなグループは、“相互に排他的な断定グループ”と呼ばれる。 他の設計状況では、相互に排他的な断定グループは２本以上の線を持っている。 単一線単独も、相互に排他的な断定グループと考えることができる。 内部的には、ヌル規則半加算器は６つのしきい値ゲート31,33,35,37,39,41,43 から構成されている。 各しきい値ゲートは、断定される（意味のある電圧レベルをとる）かヌルである（ヌル電圧レベルをとる）単一の信号線出力を持っている。 信号線は、いくつかの目的地に広がっていてもよい。 ４つのゲート31,33,35,37 は、２本の入力信号線と２のしきい値（“しきい値２ゲート”）を持っている。 しきい値２ゲートの出力は、２本（両方）の入力線が断定される時に断定される。 １つのゲート39は、３つの入力信号線と１のしきい値（“しきい値１ゲート” ）を持っている。 しきい値１ゲートの出力は、３つの入力の内のどれか１つが断定される時に断定される。 ２つのゲート41,43 は、２つの入力と１のしきい値を持っている。 図示している規則として、しきい値ゲート記号内部の数字は、ゲートがその出力を断定させるのに必要な断定入力線の数を示している。 半加算器のヌル規則ゲートはそれぞれ、必要な数の入力が意味を持った場合にのみ意味のある値に切り替わる特性を示し、しきい値ゲートはそれぞれ、すべての入力がヌルになるまで意味のある出力値を保持する。 したがって、しきい値ゲートはヒステリシスを示す。 すなわち、入力の数がしきい値より下に落ちた時でも、出力は意味を持ったままである。 例えば、意味のある入力の数が２から１に落ちた時でも、しきい値２ゲート31,33,35,37 は意味のある出力レベルを維持する。 しきい値２ゲートは、すべての入力がヌルになった時にヌルに切り替わる。 しきい値ゲートが、ヌル規則論理回路の中央ビルディングブロックを形成していることを理解すべきである。 ヌル規則しきい値ゲートは、入力の数としきい値により特徴付けられる。 ヌル規則しきい値ゲートは、いくつかまたはすべての入力が相互に排他的な断定グループを形成する独特な動作要求を持っている。 ヌル規則しきい値ゲートは、入力セットの完全さを保証し、すべての入力がヌルである時のみヌル出力に切り替わる。 図３ａは、入力Ａ，Ｂと出力Ｚを有する、２入力、しきい値２（２本の内の２ 本）のヌル規則論理ゲートを図示している。 ここで各入力線51,53 と出力線55はそれぞれ、意味のある値とヌルをとることができる１本の信号線を表している。 両方の入力信号Ａ，Ｂが断定された時、出力Ｚが断定される。 出力が断定された後、両入力Ａ，Ｂがヌルに戻った時のみ、出力はヌルに戻る。 図３ｂは、図３ａと同様に、２つの入力Ａ，Ｂと出力Ｚを有する、３入力、多数決関数ゲートの記号57を図示している。 出力線59は入力としてフィードバックされ、これは概念的には、図３ａの２本の内の２本ヌル規則しきい値ゲートの機能を提供している。 分離した場合（すなわち、フィードバック信号がない場合） 、多数決関数ゲートはヒステリシスなしで動作する。 断定された入力の数が２よりも多い時、多数決関数ゲート出力が断定される。 断定された入力の数が２よりも少ない時、多数決関数ゲート出力はヌルである。 フィードバックがある場合、多数決関数ゲートはヒステリシスを持つ。 出力Ｚ が断定された時、フィードバック線は１つの断定された入力を提供する。 断定された入力の数が１に落ちた場合、フィードバック線は第２の断定された入力を提供し、多数決関数ゲートを断定された出力に保持する。 独立した両入力Ａ，Ｂがヌルになった時のみ、出力Ｚがヌルに切り替わる。 逆に、出力Ｚがヌルの時、フィードバック線は１つのヌル入力を提供する。 独立した両入力Ａ，Ｂが断定された時のみ、出力Ｚが断定される。 図３ｃは、図３ａのヌル規則しきい値ゲートに対するスタテックCMOS構成のトランジスタレベルの回路図を図示している。 この構成は、プルアップサブ回路61 、プルダウンサブ回路63、ドライバ65を備えている。 ドライバ65への入力は、信号接合点70からとられる。 プルアップサブ回路61は、電圧源Ｖを信号接合点70に接続している直列PMOSトランジスタ対67,69 を備えている。 電圧源Ｖもまた、並列PMOSトランジスタ対71 ,73 を通して信号結合点70に接続されている。 並列PMOSトランジスタ対71,73 はフィードバックPMOSトランジスタと直列である。 プルダウンサブ回路63は、信号結合点70をグランドに接続している直列NMOSトランジスタ対77,79 を備えている。 信号結合点70はまた、並列NMOSトランジスタ対81,83 を通してグランドに接続されている。 並列NMOSトランジスタ対81,83 は、フィードバックNMOSトランジスタ85と直列である。 １つの入力信号Ａが、１つのPMOS直列トランジスタ67と、１つのPMOS並列トランジスタ71と、１つのNMOS直列トランジスタ79と、１つのNMOS並列トランジスタ81のゲートに接続されている。 他の入力信号Ｂは、１つのPMOS直列トランジスタ69と、１つのPMOS並列トランジスタ73と、１つのNMOS直列トランジスタ77と、１ つのNMOS並列トランジスタ83のゲートに接続されている。 出力Ｚは、両フィードバックトランジスタ75,85 のゲートに接続されている。 この回路の動作は、ヌルがグランドまたはグランド近くの電圧であり、断定された状態は電圧源Ｖまたは電圧源Ｖ近くの電圧であることを仮定する。 断定される電圧に対する値は、製造技術で大きさが変えられる。 両入力信号Ａ，Ｂがヌルの時、PMOS直列トランジスタ67,69 はオンであり、NM OS直列トランジスタ77,79 はオフであり、信号結合点70は電圧源Ｖに引っ張られる。 （信号結合点70からとられる）ドライバ入力は電源電圧レベルであり、ドライバ65はその出力Ｚをヌルに切り替える。 並列PMOSトランジスタ71,73 と同様に、PMOSフィードバックトランジスタ75もオンである。 したがって同様に、信号結合点70は、並列PMOSトランジスタ71,73 を通して電圧源に切り替えられる。 すべてのNMOSトランジスタはオフである。 両入力信号Ａ，Ｂが断定された時、NMOS直列トランジスタ77,79 はオンであり、PMOS直列トランジスタ67,69 はオフでり、信号結合点70はグランドに引っ張られる。 ドライバ入力はグランド電圧であり、ドライバ65はその出力を断定する。 並列NMOSトランジスタ81,83 と同様に、NMOSフィードバックトランジスタ85もオンである。 したがって同様に、信号結合点70は並列NMOSトランジスタ81,83 を通してグランドに切り替えられる。 すべてのPMOSトランジスタはオフである。 １つの入力信号が断定され、他のものがヌルの時、各直列対67,69,77,79 の１ つのトランジスタはオンであり、他のトランジスタはオフである。 したがって、 直列トランジスタは、信号結合点70を電圧源またはグランドのいずれにも接続しない。 しかしながら、各並列対71,73,81,83 の１つのトランジスタはオンである。 信号結合点70の電圧（そして出力Ｚ）は、フィードバックトランジスタ75,85 の状態により決定される。 前の出力Ｚがヌルであった場合、PMOSフィードバックトランジスタ75はオンであり、信号結合点70は電源電圧にあり、ドライバ出力はヌルのままである。 前の出力Ｚが断定されていた場合、NMOSフィードバックトランジスタ85はオンであり、信号結合点70はグランドであり、ドライバ出力は断定されたままである。 したがって、両入力がヌルの時および両入力が断定される時、直列トランジスタ67,69,77,79 が出力状態を決定する。フィードバックトランジスタ75,85 は、 １つの入力が断定され、他の入力がヌルの時に、ヒステリシスを提供する。並列PMOSトランジスタ71,73 は、両入力が断定された時に、PMOSフィードバックトランジスタを切り離すように機能し、並列NMOSトランジスタ81,83 は、両入力がヌルの時に、NMOSフィードバックトランジスタを切り離すように機能する。図４ａは、３入力しきい値２（３本の内の２本）ヌル規則論理ゲートの記号87 を図示している。図示している規則は図３ａのものと同じであるが、３つの入力Ａ，Ｂ，Ｃを持っている。 ３つの入力の内の２つが断定された時、出力Ｚが断定される。出力が断定された後、すべての入力がヌルに戻った時のみ、出力はヌルに戻る。図４ｂは、フィードバックを有する４入力関数ゲート（ヒステリシスなし）の記号91を図示している。出力線93は入力としてフィードバックされている。分離した場合、関数ゲートはヒステリシスがないしきい値２ゲートとして動作する。高入力の数が２つ以上の時、出力はハイに切り替わり、高入力の数が２つより少ない時、出力はローに切り替わる。フィードバックがある場合、出力信号Ｚは入力になり、回路は所望のヒステリシスを持つ。例えば、出力が断定され、断定された入力の数が１つに落ちた後、フィードバック線は第２の断定された入力を提供して、多数決関数ゲートを断定された出力に保持する。多数決関数ゲート91は、すべての独立した入力Ａ，Ｂ，Ｃがヌルになった時に、ヌルに切り替わる。図４ｂのゲートの動作を理解する他の方法は、スイッチング動作に対する代数表現によるものである。関数ゲート出力は、以下の条件のいずれかが真である場合に断定されなければならない。 ＡとＢが断定される； ＡとＣが断定される； ＡとＺが断定される； ＢとＣが断定される； ＢとＺが断定される； ＣとＺが断定される； これは、従来の論理項で表現することができる。 ｆ＝（Ａ＊Ｂ）＋（Ａ＊Ｃ）十（Ａ＊Ｚ）＋（Ｂ＊Ｃ）＋（Ｂ＊Ｚ） ＋（Ｃ＊Ｚ） ここで、“＋”はオア演算子であり、 “＊”はアンド演算子である。上の式は次のように書き替えることができる。 ｆ＝（Ａ＋Ｂ）＊（Ｃ＋Ｚ）＋（Ａ＊Ｂ）＋（Ｃ＊Ｚ） 同様に、多数決関数ゲート出力は、断定されない時、ヌルでなければならない。代数的に述べると、

図４ｃは、図４ａのゲートに対するスタテックCMOS構成のトランジスタレベルの回路図を図示している。 この回路は、共通信号結合点102 において接続されている、プルアップサブ回路101 、プルダウンサブ回路103 、反転ドライバ104 を備えている。 プルダウンサブ回路103 は、上で表現されたような、以下の断定された出力を発生させる関数を実現する。 ｆ＝（Ａ＋Ｂ）＊（Ｃ＋Ｚ）十（Ａ＊Ｂ）十（Ｃ＊Ｚ） ここで、オア関数は並列トランジスタにより実現され、アンド関数は直列トランジスタにより実現される。 関数の条件が一致する時、プルダウンサブ回路103 は反転ドライバ入力をグランドに接続し、これは断定された出力となる。 図４ｃにおいて、（Ａ＋Ｂ）項は、入力信号線Ａ，Ｂに接続されたゲートを有し、共通に接続されたソースとドレインを有する並列NMOSトランジスタ105,107 で実現される。 （Ｃ＋Ｚ）項は、並列NMOSトランジスタ109,111 で実現され、その１つは入力信号線Ｃに接続されたゲートを持ち、他の１つはフィードバック信号線Ｚに接続されたゲートを持っている。 NMOSトランジスタ109,111 は共通に接続されたソースとドレインを持っている。 結合された項（Ａ＋Ｂ）＊（Ｃ＋Ｚ） は、信号結合点102 とグランドとの間に（Ａ＋Ｂ）と（Ｃ＋Ｚ）のための並列トランジスタ対を直列に接続することにより実現される。 項（Ｃ＊Ｚ）は、NMOSトランジスタ113,115 により実現され、その１つはＣ入力信号線に接続されたゲートを持ち、他の１つはＺフィードバック信号線に接続されたゲートを持っている。 NMOSトランジスタ113,115 は、信号結合点102 とグランドとの間に直列に接続されたソースとドレインを持っている。 項（Ａ＊Ｂ）は、信号結合点102 とグランドとの間に、NMOSトランジスタ117, 119 のソースとドレインを直列に接続し、Ａ入力信号線を１つのゲートに、Ｂ入力信号線を他のゲートに接続することにより実現される。 断定された出力に対する全体的な関数は、次の３つの項の構成を並列に接続することにより実現される。 （Ａ＋Ｂ）＊（Ｃ＋Ｚ），（Ａ＊Ｂ）、（Ｃ＊Ｚ） プルアップサブ回路101 は、先に説明した項と同様な構成のＡ＊Ｂ＊（Ｃ＋Ｚ ）およびＣ＊Ｚ＊（Ａ＋Ｂ）である。 項（Ａ＋Ｂ）は、Ａ，Ｂ入力に接続されたゲートを有する２つのPMOSトランジスタ121,123 の並列接続を通して実現される。 項Ｃ＊Ｚ＊（Ａ＋Ｂ）は、Ｃ，Ｚ入力に対する２つの付加的なPMOSトランジスタ125,127 と（Ａ＋Ｂ）に対する構成の直列接続により実現される。 同様な方法で、項Ａ＊Ｂ＊（Ｃ＋Ｚ）は、（Ｃ，Ｚ入力に対する）２つのPMOS トランジスタ129,131 を並列に接続し、この並列構成をＡ，Ｂ入力に対する２つの付加的なPMOSトランジスタ133,135 と直列に接続することにより実現される。 全体的なプルアップ関数は、電圧源Ｖと信号結合点102 との間に、個々の項に対する構成を並列に接続することにより実現される。 代数表現の項を均等な表現に再構成することにより、３本の内の２本ヌル規則ゲートに対してさまざまなトランジスタ構成が可能であることは、先の説明から明らかである。 入力の数を変更し、しきい値レベルを変更することにより、非常にさまざまなヌル規則ゲートをなし得ることも明らかである。 図５ａは、２つの入力のそれぞれが相互に排他的な２つの断定グループを有する４入力しきい値２（４本の内の２本）ヌル規則論理ゲートの記号141を図示している。 図示している規則は図３ａの対するものと同じであるが、４つの入力Ａ ，Ｂ，Ｃ，Ｄを持っている。 ここで、Ａ，Ｂ入力は相互に排他的な断定グループを形成し、他の２つの入力Ｃ，Ｄは、相互に排他的な断定グループを形成する。 したがって、多くてもＡとＢの内の１つだけが断定され、多くてもＣとＤの内の１つだけが断定される。 出力が断定された後、すべての入力がヌルに戻った時のみに出力はヌルに戻る。 図５ｂは、図５ａのゲートに対するスタテックCMOS構成のトランジスタレベルの回路図を図示している。 この回路は、プルアップサブ回路143 、プルダウンサブ回路145 、出力ドライバ149 を備えている。 プルアップサブ回路143 は、ドライバ149 の入力を電圧源Ｖに接続する。 プルダウンサブ回路145 は、ドライバ14 9 の入力をグランドに接続する。 プルアップサブ回路143 、プルダウンサブ回路145 、ドライバ149 の入力は、信号結合点147 において共通に接続されている。 相互に排他的な断定グループの存在は、ゲート出力を断定するための次の表現になる。 ｆ＝（Ａ＋Ｂ）＊（Ｃ＋Ｄ）＋（Ａ＋Ｂ）＊Ｚ＋（Ｃ＋Ｄ）＊Ｚ ｆ＝（Ａ＋Ｂ）＊Ｚ＋（Ｃ＋Ｄ）＊（Ａ＋Ｂ＋Ｚ） 項（Ａ＋Ｂ）＊Ｚは、プルダウンサブ回路145 において、NMOSトランジスタ15 3,155 の並列構成に対して直列に接続されたNMOSトランジスタ151 として実現される。 項（Ｃ＋Ｄ）＊（Ａ＋Ｂ＋Ｚ）は、２つの並列ネットワークの直列接続で実現される。 第１のネットワークにおける２つの並列NMOSトランジスタ157.159 は、（Ｃ＋Ｄ）を実現する。 第２のネットワークにおける３つの並列ネットワーク161,163,165 は、（Ａ＋Ｂ＋Ｚ）を実現する。 ２つの並列ネットワークは、信号結合点147 をグランドに接続する。 プルアップネットワーク143 に対する表現は、プルダウンネットワーク145 に対する表現の逆であり、以下のように書くことができる。 プルアップネットワークは、２つの並列ネットワークのような先の表現を実現する。 すなわち、入力Ｃ，ＤとフィードバックＺに接続されたゲートを有する３ つの直列トランジスタ167,169,171 の第１のネットワークと、４つが入力Ａ，Ｂ ，Ｃ，Ｄと直列に接続され、第５のもの183 がフィードバックＺに接続されて、 Ｃ，Ｄトランジスタと並列に配置されている、５つのトランジスタ173,175,179, 181,183 の第２のネットワークである。 図６ａは、２つの入力Ａ，Ｂの相互に排他的な１つの断定グループを有する３ 入力しきい値２（３本の内の２本）ヌル規則論理ゲートの記号190 を図示している。 図示している規則は図３ａのものと同じであるが、３つの入力Ａ，Ｂ，Ｄを持っている。 相互に排他的な断定グループＡ，Ｂの１つの入力が断定され、かつ、第３の入力Ｄが断定されるかまたは出力Ｚが断定されていた時に、出力Ｚは断定される。 出力が断定された後、すべての入力がヌルに戻った場合のみ、出力はヌルに戻る。 図６ｂは、図６ａのゲートに対するスタテックCMOS構成のトランジスタレベルの回路図を図示している。 この回路は、プルアップサブ回路191 、プルダウンサブ回路193 、反転ドライバ195 を備えており、これらすべてが共通回路結合点19 7 に接続されている。 プルダウンサブ回路193 は、次の論理表現を実現する。 ｆ＝（Ａ＋Ｂ）＊Ｄ＋（Ａ＋Ｂ）＊Ｚ＋Ｄ＊Ｚ ｆ＝（Ａ＋Ｂ＋Ｚ）＊Ｄ＋（Ａ＋Ｂ）＊Ｚ 項（Ａ＋Ｂ）＊Ｚは、２つの並列NMOSトランジスタ201,203 により形成されているネットワークとNMOSトランジスタ199 との直列接続により実現される。 この並列NMOSトランジスタは、Ａ，Ｂ入力にそれぞれ接続されているゲートを持ち、 直列NMOSトランジスタ199 は、フィードバックＺに接続されたゲートを持っている。 項（Ａ＋Ｂ＋Ｚ）＊Ｄは、３つのトランジスタ207,209,211 の並列ネットワークとNMOSトランジスタ205 との直列接続により実現される。 NMOSトランジスタ20 5 は、入力Ｄに接続されたゲートを持っている。 並列ネットワークの３つのトランジスタ207,209,211 は、入力信号Ａ，Ｂとフィードバック信号Ｚに接続されたゲートを持っている。 ２つの項を実現しているネットワークは、信号結合点197 とグランドとの間に並列に接続される。 プルアップサブ回路191 は、以下の論理表現を実現する。 反転されたＤ，Ｚ信号のアンドを含んでいる項は、２つのPMOSトランジスタ21 3,215 の直列接続により実現される。 反転されたＡ，Ｂ，Ｄ，フィードバックＺ 信号を含んでいる項は、（入力信号Ａ，Ｂに接続されているゲートを有する）２ つの付加的なPMOSトランジスタ221,223 と集合的に直列である、（入力信号Ｄとフィードバック信号Ｚと接続されているゲートを有する）並列トランジスタ217, 219 により形成されているネットワークにより実現される。 ２つの項を実現しているネットワークは、電圧源Ｖと信号結合点197 との間に並列に接続されている。 さまざまなトランジスタがゲートを実現できることが理解できる。 図７ａは、３つの入力のそれぞれが相互に排他的な２つの断定グループを有する６入力しきい値２（６本の内の２本）ヌル規則論理ゲートの記号231 を図示している。 図示している規則は図３ａに対するものと同じであるが、６つの入力を持っている。 第１の相互に排他的な断定グループの３つの入力Ａ，Ｂ，Ｃの内の１つが断定され、かつ、第２の相互に排他的な断定グループの３つの入力Ｄ，Ｅ ，Ｆの内の１つが断定される時に、出力Ｚは断定される。 出力が断定された後に、すべての入力がヌルに戻った時のみに、出力はヌルに戻る。 図７ｂは、図７ａのゲートに対するスタテックCMOS構成のトランジスタレベルの回路図を図示している。 この回路は、プルアップサブ回路233 、プルダウンサブ回路235 、反転出力ドライバ237 を備えており、これらすべてが共通の信号結合点239 に接続されている。 プルダウンサブ回路235 は、出力を断定するための論理回路を実現しており、次のように表現される。 ｆ＝（Ａ＋Ｂ＋Ｃ）＊（Ｄ＋Ｅ＋Ｆ）＋（Ａ＋Ｂ＋Ｃ）＊Ｚ ＋（Ｄ＋Ｅ＊Ｆ）＊Ｚ ｆ＝（Ａ＋Ｂ＋Ｃ＋Ｚ）＊（Ｄ＋Ｅ＋Ｆ）＋（Ａ＋Ｂ＋Ｃ）＊Ｚ 信号Ａ，Ｂ，Ｃ，Ｚを含んでいる項は、（フィードバック信号Ｚに接続されているゲートを有する）単一のNMOSトランジスタ247 と集合的に直列である、（それぞれ入力信号Ａ，Ｂ，Ｃに接続されているゲートを有する）３つのNMOSトランジスタ241,243,245 の並列ネットワークにより実現される。 信号Ａ，Ｂ，Ｃ，Ｄ ， Ｅ，Ｆ，Ｚを含んでいる項は、直列の２つのネットワークとして実現される。 第１のネットワークは、信号Ｄ，Ｅ，Ｆにそれぞれ接続されているゲートを有する３つのNMOSトランジスタ247,249,251 の並列構成である。 第２のネットワークは、信号Ａ，Ｂ，Ｃ，Ｚにそれぞれ接続されているゲートを有する４つのNMOSトランジスタ253,255,257,259 の並列構成である。 ２つの項に対する個々の構成は、 信号結合点239 とグランドとの間に並列に接続される。 プルアップサブ回路233は、次の論理表現を実現する。 反転された信号Ｄ，Ｅ，Ｆ，Ｚのアンドを含んでいる項は、４つのPMOSトランジスタ261,263,265,267 の直列接続として実現される。 反転された信号Ａ，Ｂ， Ｃ，Ｄ，Ｅ，Ｆ，Ｚを含んでいる項は、２つのネットワークの直列接続として実現される。 第１のネットワークは、信号Ｃ，Ｂ，Ａにそれぞれ接続されているゲートを有する３つのPMOSトランジスタ269,271,273 の直列接続である。 第２のネットワークは、（フィードバック信号Ｚに接続されているゲートを有する）単一PMOSトランジスタ275 と、（信号Ｆ，Ｅ，Ｄにそれぞれ接続されているゲートを有する）３つの直列PMOSトランジスタ277,279,281 との並列接続である。 ２つの項の構成は、電圧源Ｖと信号結合点239 との間に並列に接続される。 図８ａは、相互に排他的な２つの断定グループを有する５入力しきい値２（５ 本の内の２本）ヌル規則論理ゲートの記号291 を図示しており、その１つは２つの入力Ｄ，Ｅを持ち、他の１つは３つの入力Ａ，Ｂ，Ｃを持っている。 図示している規則は図３ａに対するものと同じであるが、５つの入力Ａ，Ｂ，Ｃ，Ｄ，Ｅ を持っている。 出力Ｚは、次の時に断定される。 １）両方の相互に排他的な断定グループのそれぞれ１つの入力が断定される時か、 ２）１つの相互に排他的な断定グループの１つの入力が断定され、出力Ｚが断定されていた時である。 出力が断定された後、すべての入力がヌルに戻った時のみに、出力はヌル戻る。 図８ｂは、図８ａのゲートに対するスタテックCMOS構成のトランジスタレベルの回路図を図示している。 この回路は、プルアップサブ回路293 、プルダウンサブ回路295 、反転出力ドライバ297 を備え、これらすべては共通の信号結合点29 9 において接続されている。 プルダウンサブ回路295 は、出力を断定するための論理回路を実現している。 これは次のように表現される。 ｆ＝（Ａ＋Ｂ＋Ｃ）＊（Ｄ＋Ｅ）＋（Ａ＋Ｂ＋Ｃ）＊Ｚ＋（Ｄ＋Ｅ）＊Ｚ ｆ＝（Ａ＋Ｂ＋Ｃ＋Ｚ）＊（Ｄ＋Ｅ）＋（Ａ＋Ｂ＋Ｃ）＊Ｚ 信号Ａ，Ｂ，Ｃ，Ｚを含んでいる項は、（フィードバック信号Ｚに接続されているゲートを有する）単一のNMOSトランジスタ307と集合的に直列である、（入力信号Ａ，Ｂ，Ｃに接続されているゲートをそれぞれ有する）３つのNMOSトランジスタ301,303,305 の並列ネットワークにより実現される。 信号Ａ，Ｂ，Ｃ，Ｄ ，Ｅ，Ｚを含んでいる項は、２つのネットワークの直列接続により実現される。 第１のネットワークは、入力Ａ，Ｂ，Ｃとフィードバック信号Ｚにそれぞれ接続されているゲートを有する４つのNMOSトランジスタ309,311,313,315の並列接続である。 第２のネットワークは、信号Ｄ，Ｅにそれぞれ接続されているゲートを有する２つのNMOSトランジスタ317,319の並列接続である。 ２つの項に対する個々の構成は、信号結合点299 とグランドとの間で並列に接続される。 プルアップサブ回路293は次の論理表現を実現する。 反転された信号Ｅ，Ｄ，Ｚのアンドを含んでいる項は、信号Ｅ，Ｄ，Ｚとそれぞれ接続されているゲートを有する３つのPMOSトランジスタ321,323,325 の直列接続により実現される。 反転された信号Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｚを含んでいる項は、２つのネットワークの直列接続により実現される。 第１のネットワークは、 信号Ｃ，Ｂ，Ａにそれぞれ接続されているゲートを有する３つのPMOSトランジスタ327,329,331 の直列接続である。 第２のネットワークは、（信号Ｅ，Ｄとそれぞれ接続されているゲートを有する）２つのPMOSトランジスタ335,337 の直列接続と、（フィードバック信号Ｚに接続されているゲートを有する）１つのPMOSトランジスタ333 との並列接続である３つのトランジスタ構成である。 ２つの項の構成は、電圧源Ｖと信号結合点299との間に並列に接続される。 図９ａは、３つの入力Ａ，Ｂ，Ｃを有する相互に排他的な断定グループを有する４入力しきい値２（４本の内の２本）ヌル規則論理ゲートの記号341 を図示している。 図示している規則は図３ａに対するものと同じであるが、４つの入力Ａ ，Ｂ，Ｃ，Ｄを持っている。 出力Ｚは次の時に断定される。 １）相互に排他的な断定グループＡ，Ｂ，Ｃの内の１つの入力が断定され、第４の入力Ｄが断定される時、または、 ２）相互に排他的な断定グループＡ，Ｂ，Ｃの内の１つの入力が断定され、出力Ｚが断定されていた時、または、 ３）第４の入力Ｄが断定され、出力Ｚが断定されていた時である。 出力が断定された後、すべての入力がヌルに戻った時のみ、出力はヌルに戻る。 図９ｂは、図９ａのゲートに対するスタテックCMOS構成のトランジスタレベルの回路図を図示している。 この回路は、プルアップサブ回路343、プルダウンサブ回路345、反転出力ドライバ347を備え、これらすべてが共通の信号結合点349 に接続されている。 プルダウンサブ回路345 は出力を断定する論理回路を実現する。 これは次のように表現される。 ｆ＝（Ａ＋Ｂ＋Ｃ）＊Ｄ＋（Ａ＋Ｂ＋Ｃ）＊Ｚ＋Ｄ＊Ｚ ｆ＝（Ａ＋Ｂ＋Ｃ＋Ｚ）＊Ｄ＋（Ａ＋Ｂ＋Ｃ）＊Ｚ 信号Ａ，Ｂ，Ｃ，Ｚを含んでいる項は、（フィードバック信号Ｚに接続されているゲートを有する）単-NMOSトランジスタ357 と集合的に直列である、（それぞれ入力信号Ａ，Ｂ，Ｃに接続されているゲートを有する）３つのNMOSトランジスタ351,353,355 の並列ネットワークにより実現される。 信号Ａ，Ｂ，Ｃ，Ｚを含んでいる項は、（信号Ｄに接続されているゲートを有する）単-NMOSトランジスタ365 と、（信号Ａ，Ｂ，Ｃ，Ｚとそれぞれ接続されているゲートを有する） ４つのNMOSトランジスタ357,359,361,363 の並列ネットワークとの直列接続により実現される。 ２つの項に対する個々の構成は、信号結合点349 とグランドとの間に並列に接続される。 プルアップサブ回路343 は次の論理表現を実現する。 反転された信号Ｄ，Ｚのアンドを含んでいる項は、（入力信号Ｄ，Ｚにそれぞれ接続されているゲートをそれぞれ有する）２つの直列PMOSトランジスタ367,36 9 により実現される。 反転された信号Ａ，Ｂ，Ｃ，Ｄ，Ｚを含んでいる項は、２ つのネットワークの直列接続により実現される。 第１のネットワークは、（信号Ｃ，Ｂ，Ａにそれぞれ接続されているゲートをそれぞれ有する）３つのPMOSトランジスタ371,373,375 の直列接続である。 第２のネットワークは、（信号Ｄ，Ｚ にそれぞれ接続されているゲートをそれぞれ有する）２つのPMOSトランジスタ37 7,379 の並列接続である。 ２つの項の構成は、電圧源Ｖと信号結合点349 との間に並列に接続される。 図１０ａは、（相互に排他的な断定グループを持たない）３入力しきい値３（ ３本の内の３本）ヌル規則論理ゲートの記号381 を図示している。 図示している規則は図３ａに対するものと同じであるが、３つの入力Ａ，Ｂ，Ｃを持っている。 出力Ｚは次の時に断定される。 １）３つの入力Ａ，Ｂ，Ｃがすべて断定される時、または、 ２）入力Ａ，Ｂ，Ｃの内のいずれか２つが断定され、出力Ｚが断定されていた時、または、 ３）入力Ａ，Ｂ，Ｃの内のいずれか１つが断定され、出力Ｚが断定されていた時である。 条件２は、条件３のサブセットである。 すなわち、条件２が満たされる時、条件３も満たされる。 出力が断定された後、すべての入力がヌルに戻った時のみ、出力はヌルに戻る。 図１０ｂは、図１０ａのゲートに対するスタテックCMOS構成のトランジスタレベルの回路図を図示している。 この回路は、プルアップサブ回路383 、プルダウンサブ回路385 反転出力ドライバ387 を備え、これらすべてが共通の信号結合点389 に接続されている。 プルダウンサブ回路385 は、出力を断定するための論理回路を実現している。 これは次のように表現される。 ｆ＝（Ａ＊Ｂ＊Ｃ）＋（Ａ＊Ｂ＊Ｚ）＋（Ａ＊Ｃ＊Ｚ）＋（Ｂ＊Ｃ＊Ｚ） ＋（Ａ＋Ｂ＋Ｃ）＊Ｚ ｆ＝（Ａ＊Ｂ＊Ｃ）＋（Ａ＋Ｂ＋Ｃ）＊Ｚ 信号Ａ，Ｂ，Ｃ，Ｚを含んでいる項は、（フィードバック信号Ｚに接続されているゲートを有する）単一NMOSトランジスタ396 と集合的に直列である、（入力信号Ａ，Ｂ，Ｃにそれぞれ接続されているゲートをそれぞれ有する）３つのNMOS トランジスタ391,393,395 の並列接続により実現される。 信号Ａ，Ｂ，Ｃのアンドを含んでいる項は、（入力信号Ａ，Ｂ，Ｃと接続されているゲートをそれぞれ有する）３つのNMOSトランジスタ397,399,401 の直列接続により実現される。 ２ つの項に対する個々の構成は、信号結合点389 とグランドとの間に並列に接続される。 プルアップサブ回路383 は、次の論理表現を実現する。 反転された信号Ａ，Ｂ，Ｃ，Ｚを含んでいる項は、（フィードバック信号Ｚに接続されているゲートを有する）単一PMOSトランジスタ409 と集合的に直列である、（入力信号Ａ，Ｂ，Ｃにそれぞれ接続されているゲートをそれぞれ有する） ３つのPMOSトランジスタ403,405,407 の並列ネットワークにより実現される。 反転された信号Ａ，Ｂ，Ｃのアンドを含んでいる項は、３つのPMOSトランジスタ41 1,413,415 の直列接続により実現される。 ２つの項の構成は、電圧源Ｖと信号結合点389 との間に並列に接続される。 図１１ａは、４入力を有する（相互に排他的な断定グループを持たない）４入力しきい値４（４本の内の４本）ヌル規則論理ゲートの記号421 を図示している。 図示している規則は図３ａに対するものと同じであるが、４つの入力Ａ，Ｂ， Ｃ， Ｄを持っている。 出力Ｚは次の時に断定される。 １）４つの入力Ａ，Ｂ，Ｃ，Ｄのすべてが断定される時、または、 ２）入力Ａ，Ｂ，Ｃ，Ｄの内のいずれか３つが断定され、出力Ｚが断定されていた時、または、 ３）入力Ａ，Ｂ，Ｃ，Ｄの内のいずれか２つが断定され、出力Ｚが断定されていた時、または、 ４）入力Ａ，Ｂ，Ｃ，Ｄの内のいずれか１つが断定され、出力Ｚが断定されていた時である。 上記の第２および第３の条件は、条件４のサブセットである。 すなわち、条件２ または３のいずれかが満たされた時、条件４も満たされる。 出力が断定された後、すべての入力がヌルに戻った場合のみ、出力はヌルに戻る。 図１１ｂは、図１１ａのゲートに対するスタテックCMOS構成のトランジスタレベルの回路図を図示している。 この回路は、プルアップサブ回路423 、プルダウンサブ回路425 、反転出力ドライバ427 を備え、これらすべてが共通の信号結合点429 に接続されている。 プルダウンサブ回路425 は、出力を断定するための論理回路を実現している。 これは次のように表現される。 ｆ＝（Ａ＊Ｂ＊Ｃ＊Ｄ）＋Ｚ＊（Ａ＋Ｂ＋Ｃ＋Ｄ） 信号Ａ，Ｂ，Ｃ，Ｄ，Ｚを含んでいる項は、（フィードバック信号Ｚに接続されているゲートを有する）単-NMOSトランジスタ458 と集合的に直列である、（ 入力信号Ａ，Ｂ，Ｃ，Ｄに接続されているゲートをそれぞれ有する）４つのNMOS トランジスタ451,453,455,457 の並列ネットワークにより実現される。 信号Ａ， Ｂ，Ｃ，Ｄのアンドを含んでいる項は、信号Ａ，Ｂ，Ｃ，Ｄにそれぞれ接続されているゲートをそれぞれ有する４つのNMOSトランジスタ459,461,463,465 の直列ネットワークにより実現される。 ２つの項に対する個々の構成は、信号結合点42 9とグランドとの間に並列に接続されている。 プルアップサブ回路423 は次の論理表現を実現する。 反転された信号Ａ，Ｂ，Ｃ，Ｄのオアを含んでいる項は、（フィードバック信号Ｚに接続されているゲートを有する）単一PMOSトランジスタ475 と集合的に直列である、（入力信号Ａ，Ｂ，Ｃ，Ｄに接続されているゲートをそれぞれ有する）４つのPMOSトランジスタ467,469,471,473 の並列ネットワークにより実現される。 反転された信号Ａ，Ｂ，Ｃ，Ｄのアンドを含んでいる項は、４つのPMOSトランジスタ477,479,481,483 の直列接続により実現される。 ２つの項の構成は、電圧源Ｖと信号結合点429 との間に並列に接続される。 図１２ａは、ｎ入力を有するｎ入力しきい値ｎ（ｎ本の内のｎ本）ヌル規則論理ゲートを図示している。 図示している規則は図３ａに対するものと同じであるが、可変数の入力Ａ１，Ａ２，………Ａｎを有している。 出力Ｚは次の時に断定される。 １）入力Ａ１，Ａ２，………Ａｎのすべてが断定される時、または、 ２）入力Ａ１，Ａ２，………Ａｎの内の任意の組合せが断定され、出力Ｚが断定されていた時、または、 ３）入力Ａ１，Ａ２，………Ａｎの内の任意の１つが断定され、出力Ｚが断定されていた時である。 条件２は条件３のサブセットである。 すなわち、条件２が満たされた場合、条件３も満たされる。 出力が断定された後、すべての入力がヌルに戻った場合のみ、 出力はヌルに戻る。 これは、図３ａ（２本の内の２本）、図１０ａ（３本の内の３本）、図１１ａ（４本の内の４本）に示されているゲートの直列の一般化として考えることができる。 図１２ｂは、図１２ａのゲートに対するスタテックCMOS構成のトランジスタレベルの回路図を図示している。 この回路は、プルアップサブ回路503 、プルダウンサブ回路505 、反転出力ドライバ507 を備え、これらすべてが共通の信号結合点509 に接続されている。 プルダウンサブ回路505 は、出力を断定するための論理回路を実現している。 これは次のように表現される。 ｆ＝（Ａ１＊Ａ２＊………＊Ａｎ）十（Ａ１＋Ａ２＋………＋Ａｎ）＊Ｚ Ａ１，Ａ２，………Ａｎのオアを含んでいる項は、（フィードバック信号Ｚに接続されているゲートを有する）単−NMOSトランジスタ517 と集合的に直列である、（入力信号Ａ１，Ａ２，………Ａｎに接続されているゲートをそれぞれ有する）ｎ個のNMOSトランジスタ511,513,………,515の並列ネットワークにより実現される。 Ａ１，Ａ２，………Ａｎのアンドを含んでいる項は、入力信号Ａ１，Ａ ２，………Ａｎに接続されているゲートをそれぞれ有するｎ個のNMOSトランジスタ517,519,………,521の直列接続により実現される。 ２つの項に対する個々の構成は、信号結合点509 とグランドとの間に並列に接続される。 プルアップサブ回路503 は次の論理表現を実現する。 反転された信号Ａ１，Ａ２，………Ａｎのオアを含んでいる項は、入力信号Ａ １，Ａ２，………Ａｎに接続されているゲートをそれぞれ有するｎ個のPMOSトランジスタ523,527,………,529の並列ネットワークにより実現される。 反転された入力信号Ａ１，Ａ２，………Ａｎのアンドを含んでいる項は、入力信号Ａ１，Ａ ２，………Ａｎに接続されているゲートをそれぞれ有するｎ個のNMOSトランジスタ531,533,………,535の直列接続により実現される。 ２つの項に対する個々の構成は、電圧源Ｖと共通の信号結合点509 との間に並列に接続される。 遅延を減少させるために、直列チェーンの台形スケーリングを使用することもできる。 ｎが非常に大きな値に対しては、これらのゲートのツーリを使用することもできる。 図１３は、それぞれ４つの入力を持つ３つの相互に排他的な断定グループを有するしきい値３ゲートの第１の汎用ゲート構成を図示している。 これは、３つの従来のブールノアゲート543,545,547 のそれぞれからの入力を受け入れる３本の内の３本ゲート541 を備えている。 ３つの従来のブールノアゲート543,545,547 のそれぞれは、相互に排他的な断定グループＡ１………Ａ４，Ｂ１………Ｂ４， Ｃ１………Ｃ４からの入力を受け入れる。 ４つの信号の相互に排他的な断定グループを使用することは、例示的なものである。 相互に排他的な断定グループの数と、相互に排他的な断定グループ毎の信号線の数は、回路設計の要求にしたがって選択することができる。 反転出力ドライバ549 は、線を正の電圧に駆動することにより出力を断定する規則を保存し、線はグランド電圧でヌルである。 図１４は、それぞれ４つの入力を持つ３つの相互に排他的な断定グループを有するしきい値３ゲートの第２の汎用ゲート構成を図示している。 これは、３つの従来のブールオアゲートからの入力を受け入れる３本の内の３本ゲート551 を備えている。 ここでブールオアゲートは、その出力においてインバータ559,561,56 3 を有するブールノアゲート553,555,557 として実現される。 ３つの従来のブールノアゲート553,555,557 のそれぞれは、相互に排他的な断定グループＡ１…… …Ａ４，Ｂ１………Ｂ４，Ｃ１………Ｃ４からの入力を受け入れる。 再度説明すると、４つの信号の相互に排他的な断定グループを使用することは、例示的なものである。 相互に排他的な断定グループの数と、相互に排他的な断定グループ毎の信号線の数は、回路設計の要求にしたがって選択することができる。 考察すると、図１３の構成の方が２つ少ないインバータを使用することから、 図１３の構成が好ましい。 さらに、インバータ549 は、付加的なファンアウト駆動能力を提供することができる。 図１５は、それぞれ相互に排他的な16の断定グループとかなり多くの数（64） の入力を有するしきい値16ゲートの汎用ゲート構成を図示している。 ターミナル４本の内の４本ゲート571 とインバータ573 は、図１３の３本の内の３本ゲート541 とインバータ549 と類似する回路出力を提供する。 ターミナル４本の内の４ 本ゲート571 への各入力は、４つの中間４本の内の４本ゲート575,577,579,581 の内の１つの出力から得られる。 中間４本の内の４本ゲート575,577,579,581 はそれぞれ、４つのブールノアゲート583 から出力（Ａ，Ｂ，Ｃ，Ｄ），（Ｅ，Ｆ ，Ｇ，Ｈ），（Ｉ，Ｊ，Ｋ，Ｌ），（Ｍ，Ｎ，Ｏ，Ｐ）を受け入れる。 各ブールノアゲートは、４つの信号線から入力を受け入れる。 ノアゲートの数とゲート毎の線の数は、必要に応じて変化させることができる。 非常に多くの数の線の相互に排他的な断定グループに対しては、付加的なブールまたはヌル規則ゲート処理を使用することができる。 図１６ａは、２入力しきい値２ゲート（２本の内の２本）の記号601 を図示している。 これは、図３ａに図示している２本の内の２本ゲートと機能的に同じである。 図１６ｂは、図１６ａのゲートに対するセミダイナミックCMOS構成のトランジスタレベルの回路図を図示している。 この回路は、共通の信号結合点609 において接続されている、相補形トランジスタの第１および第２のセット603,605 と反転出力ドライバ607 とを備えている。 トランジスタの第１のセット603 は、電圧源と共通の信号結合点609 との間に接続されている第１のPMOSトランジスタＰ１ を備えており、共通の信号結合点609 とグランドとの間に接続されている第１のNMOSトランジスタＮ１も備えている。 反転出力ドライバ607 の出力は、第１のPM OSトランジスタＰ１のゲートと第１のNMOSトランジスタＮ１のゲートに接続されている。 トランジスタの第２のセット605 は、電圧源Ｖと共通の信号結合点609 との間に直列に接続されている第２および第３のPMOSトランジスタＰ２，Ｐ３を備えており、共通の信号結合点609 とグランドとの間に直列に接続されている第２および第３のNMOSトランジスタＮ２，Ｎ３も備えている。 １つの入力信号Ａは、１つのPMOSトランジスタＰ２と１つのNMOSトランジスタＮ２のゲートに接続されている。 他の入力信号Ｂは、他のPMOSトランジスタＰ３と他のNMOSトランジスタＮ３ のゲートに接続されている。 以下にさらに完全に説明するように、第１のセット603 のトランジスタは、第２のセット605 のトランジスタと弱く比較される。 以下の直列の入力トランジスタにより、この回路の動作を説明する。 最初に、 入力Ａ，Ｂはヌルである。 第２および第３のNMOSトランジスタＮ２，Ｎ３はオフである。 第２および第３のPMOSトランジスタＰ２，Ｐ３はオンであり、これは共通の信号結合点609 を電圧基準Ｖに引っ張る。 反転出力ドライバ607 への入力は“ハイ”であり、出力Ｚはヌルである。 （そのゲートが“ロー”であることから）第１のNMOSトランジスタＮ１はオフであり、第１のPMOSトランジスタはオンである。 ３つのPMOSトランジスタＰ１，Ｐ２，Ｐ３のすべてが信号結合点609をハイに引っ張り、この回路は安定状態である。 ２つの入力の内の１つが断定された時、他のものがヌルの間、この回路の出力は変化しない。 例えば入力Ａが断定される場合、第２のPMOSトランジスタＰ２は切り替わってオフとなり、第３のNMOSトランジスタＮ３は切り替わってオンとなる。 第２のセットの１つのPMOSトランジスタがオフ、第２のセットの１つのNMOS トランジスタがオフの場合、共通の信号結合点をハイに保持する弱いPMOSトランジスタＰ１を除いて、共通の信号結合点609 は分離される。 入力Ｂが断定され、 入力Ａがヌルのままの時、同じ結果が起こる。 両入力が断定されるようになった時、第２および第３のPMOSトランジスタＰ２ ，Ｐ３はオフであり、第２および第３のNMOSトランジスタＮ２，Ｎ３はオンである。 第２および第３のNMOSトランジスタＮ２，Ｎ３は、共通の信号結合点609 をローに引っ張り、反転出力ドライバ607 に対して出力Ｚを断定するようにさせる。 第１のPMOSトランジスタＰ１は切り替わってオフとなり、第１のNMOSトランジスタＮ１は切り替わってオンになる。 ３つのNMOSトランジスタＮ１，Ｎ２，Ｎ３ のすべてが信号結合点609 をローに引っ張り、この回路は安定状態である。 短い期間に対して、（出力は最初にヌルであったことから）第１のPMOSトランジスタＰ１はオンになり、（入力が断定されたことから）第２および第３のオフになる。 より強いNMOSトランジスタが弱いPMOSトランジスタを支配し、共通の信号結合点はローに引っ張られる。 １つの入力がヌルに戻った時、この回路の出力は変化しない。 第２および第３ のPMOSトランジスタＰ２，Ｐ３の１つは切り替わってオンになり、第２および第３のNMOSトランジスタＮ２，Ｎ３の１つは切り替わってオフになる。 第１の（弱い）NMOSトランジスタＮ１は（出力が断定されることから）オンのままであり、 共通の信号結合点609 はローのままである。 両入力がヌルに戻った時、回路は最初の状態に戻り、すべてのPMOSトランジスタＰ１，Ｐ２，Ｐ３がオンとなり、すべてのNMOSトランジスタＮ１，Ｎ２，Ｎ３ がオフになる。 短い時間間隔に対して、弱い第１のNMOSトランジスタＮ１はオンになり、強い第２および第３のPMOSトランジスタＰ２，Ｐ３と競争するが、強い第２および第３のPMOSトランジスタＰ２，Ｐ３は共通の信号結合点609 をハイに引っ張る。 したがって、用語“弱い”は、第１のセット603 の弱いトランジスタの内の１つの反対の動作にも関わらず、トランジスタの第２のセット605 が、反転出力ドライバ607 のスイッチングしきい値に対して共通の信号結合点609 を引っ張ることができることを意味している。 例えば、第１のPMOSトランジスタＰ１ に対するＷ／Ｌ（幅／長さ）は、第２および第３のPMOSトランジスタＰ２，Ｐ３ に対するＷ／Ｌよりもかなり小さい。 第１のNMOSトランジスタＮ１も、第２および第３のNMOSトランジスタＮ２，Ｎ３と比較して同様に弱い。 このセミスタテックゲートの構成において、フィードバック信号Ｚは、他の信号入力としての入力として戻らない。 代わりにフィードバック信号Ｚは、弱いトランジスタにより形成される“キーパー”素子をターンオンおよびオフする。 弱いトランジスタがないと、１つの入力が断定され、他の入力がヌルの時に、共通の信号結合点609 が分離される。 共通の信号結合点609 は、第２および第３のPMOSトランジスタＰ２，Ｐ３の間の結合点611 と、第２および第３のNMOSトランジスタＮ２，Ｎ３の間の結合点61 3 とに対して比較的高い寄生容量を持っていることに留意しなければならない。 共通の信号結合点609 は、一般的に金属またはポリシリコンの相互接続を持つ、 いくつかのソースおよび／またはドレイン領域を接続する。 他の結合点611,613 は、単なる共有ソース／ドレイン拡散領域に過ぎない。 １つの入力のみが断定される場合、第２のPMOSトランジスタＰ２がオフになるか、第２のNMOSトランジスタＮ２がオフになる。 この時、共通信号結合点609 と他の結合点611,613 の内の１つとの間で共有される電荷がある。 弱いトランジスタＰ１，Ｎ１の動作は、何らかの望まれない電荷をキャンセルするが、この回復動作は全体的な回路のスイッチング時間を遅くし、弱い素子の大きさを決める時に考慮しなければならない。 図１７ａは、３入力しきい値２ゲート（３本の内の２本）の記号621 を図示している。 これは、図４ａに図示されている３本の内の２本ゲートと機能的に同じである。 図１７ｂは、図１７ａのゲートに対するセミスタテックCMOS構成のトランジスタレベルの回路図を図示している。 この回路は、プルアップサブ回路623 、プルダウンサブ回路625 、第１のPMOS“キーパー” トランジスタ627 、第１の“キーパー”NMOSトランジスタ629 、反転出力ドライバ631 を備えており、これらすベてが共通の信号結合点633 に接続されている。 プルダウンサブ回路625 は、出力Ｚを断定する論理回路を実現する。 出力は以下のいずれかの場合に断定されなければならない。 １）Ａ，Ｂが断定されるか、 ２）Ｂ，Ｃが断定されるか、 ３）Ａ，Ｃが断定されるか、 ４）Ａ，Ｂ，Ｃの内のいずれか１つが断定され、出力Ｚが断定されていた場合である。 第１の条件は、第１および第２のNMOSトランジスタ635,637 により実現され、 第１のNMOSトランジスタ635 は信号Ａに接続されたゲートを有し、第２のNMOSトランジスタ637 は信号Ｂに接続されたゲートを有し、両方のトランジスタ635,63 7 は、共通の信号結合点633 とグランドとの間に直列で接続されている。 第２の条件は、共通の信号結合点633 とグランドとの間に直列に接続されている第３および第４のNMOSトランジスタ639,641 により実現される。 第３の条件は、共通の信号結合点633 とグランドとの間に直列に接続されている第５および第６のNMOS トランジスタ643,645 により実現される。 第４の条件は、第７の“キーパー”NMOSトランジスタ629 により実現される。 図１６に示されている回路と同様に、出力Ｚは独立した論理入力として使用されないが、共通の信号結合点633 がそうでなければ分離される時に回路がスイッチングするのを防ぐ弱い素子を制御するのに使用される。 プルアップサブ回路623 は、直列に接続されている第１、第２および第３のPM OSトランジスタ653,655,657 を備え、それぞれ、入力Ａ，Ｂ，Ｃの内の１つに接続されている。 ３つの入力すべてがヌルの時、３つのPMOSトランジスタ653,655, 657 は切り替ってオンし、共通の信号結合点633 をハイに引っ張り、反転出力ドライバ631 にヌル出力を発生させる。 １つまたは２つの入力がヌルの時、キーパートランジスタ627,629 は、共通の信号結合点633 が分離されるのを防ぎ、回路を前の状態に保つ。 第１、第３および第５のNMOSトランジスタ635,639,643 は共通の信号結合点に直接接続していることに留意しなければならない。 Ａ入力は、１つに、これら３ つのトランジスタの１つのみに接続し、Ｂ入力は、１つに、１つのみに接続し、 Ｃ入力は、１つに、１つのみに接続する。 この構成は、結合点647,649,651 と共通の信号結合点633 との間で共有する電荷を最小にする。 図１８ａは、２入力の相互に排他的なグループを有する３入力しきい値２ゲート（３本の内の２本）の記号661 を図示している。 入力信号名が異なることを除いて、これは図６ａに示されている３本の内の２本ゲートと機能的に同じである。 図１８ｂは、図１８ａのゲートに対するセミスタテックCMOS構成のトランジスタレベルの回路図を図示している。 この回路は、プルアップサブ回路663 、プルダウンサブ回路665 、第１のPMOS“キーパー”トランジスタ667 、第１のNMOS“ キーパー”トランジスタ669 、反転出力ドライバ671 を備え、これらすべてが共通の信号結合点673 に接続されている。 プルダウンサブ回路665 は、出力Ｚを断定する論理回路を実現している。 一時に入力Ｂ，Ｃの内の１つのみが断定されることから、相互に排他的な断定グループの存在は回路を簡単にする。 出力は以下のいずれかの場合に断定されなければならない。 １）Ａが断定され、Ｂが断定されるか、 ２）Ａが断定され、Ｃが断定されるか、 ３）Ａ，Ｂ，Ｃの内の１つが断定され、出力Ｚが断定されていた場合である。 第１の条件は、第１および第２のNMOSトランジスタ675,677 により実現され、 第１のNMOSトランジスタ675 は、信号Ｂに接続されているゲートを有し、第２のNMOSトランジスタ677 は、信号Ａに接続されているゲートを有し、両方のトランジスタ675,677 は、共通の信号結合点673 とグランドとの間に直列で接続されている。 第２の条件は、共通の信号結合点673 とグランドとの間に直列に接続されている第３および第４のNMOSトランジスタ679,681 により実現される。 第３の条件は、第５の“キーパー”NMOSトランジスタ669 により実現される。 図１６および図１７に示されている回路と同様に、出力Ｚは独立した論理入力として使用されないが、共通の信号結合点673 がそうでなければ分離される時に回路がスイッチングするのを防ぐ弱い素子を制御するのに使用される。 プルアップサブ回路663 は、直列に接続された第１、第２、第３のPMOSトランジスタ683,685,687 を備え、これらはそれぞれ、入力Ａ，Ｂ，Ｃの内の１つに接続されている。 ３つの入力すべてがヌルの場合、３つのPMOSトランジスタ683,68 5,687 は切り替ってオンし、共通の信号結合点673 をハイに引っ張り、反転出力ドライバ671 にヌル出力を発生させる。 １つまたは２つの入力がヌルの時、キーパートランジスタ667,669 は、共通の信号結合点673 が分離されるのを防ぎ、回路を前の状態に保つ。 第１および第３のNMOSトランジスタ675,679 は共通の信号結合点に直接接続していることに留意しなければならない。 Ａ入力は、１つに、これら２つのトランジスタの１つのみに接続し、Ｂ入力は、１つに、１つのみに接続する。 この構成は、結合点676,678 と共通の信号結合点673との間で共有する電荷を最小にする。 図１９ａは、３入力の相互に排他的なグループを有する４入力しきい値２ゲート（４本の内の２本）の記号691 を図示している。 入力信号名が再構成されていることを除いて、これは、図９ａに示されている３本の内の２本ゲートと機能的に同じである。 図１９ｂは、図１９ａのゲートに対するセミスタテックCMOS構成のトランジスタレベルの回路図を図示している。 この回路は、プルアップサブ回路693 、プルダウンサブ回路695 、第１のPMOS“キーパー”トランジスタ697 、第１のNMOS“ キーパー”トランジスタ699 、反転出力ドライバ701 を備え、これらすべてが共通の信号結合点703 に接続されている。 プルダウンサブ回路695 は、出力Ｚを断定する論理回路を実現する。 出力は以下のいずれかの場合に断定されなければならない。 １）Ａ，Ｂが断定されるか、 ２）Ａ，Ｃが断定されるか、 ３）Ａ，Ｄが断定されるか、 ４）Ａ，Ｂ，Ｃ，Ｄの内のいずれか１つが断定され、出力Ｚが断定されていた場合である。 第１の条件は、第１および第２のNMOSトランジスタ705,707 により実現され、 第１のNMOSトランジスタ705 は信号Ｂに接続されたゲートを有し、第２のNMOSトランジスタ707 は信号Ａに接続されたゲートを有し、両方のトランジスタ705,70 7 は、共通の信号結合点703 とグランドとの間に直列で接続されている。 第２の条件は、共通の信号結合点703 とグランドとの間に直列に接続されている第３および第４のNMOSトランジスタ709,711 により実現される。 第３の条件は、共通の信号結合点703 とグランドとの間に直列に接続されている第５および第６のNMOS トランジスタ713,715 により実現される。 第４の条件は、第７の“キーパー”NMOSトランジスタ699 により実現される。 図１６、図１７、および図１８に示されている回路と同様に、出力Ｚは独立した論理入力として使用されないが、共通の信号結合点703 がそうでなければ分離される時に回路がスイッチングするのを防ぐ弱い素子を制御するのに使用される。 プルアップサブ回路693 は、直列に接続されている第１、第２、第３および第４のPMOSトランジスタ717,719,721,723 を備え、それぞれ、入力Ａ，Ｂ，Ｃ，Ｄ の内の１つに接続されている。 ４つの入力すべてがヌルの時、４つのPMOSトランジスタ717,719,721,723 は切り替ってオンし、共通の信号結合点703 をハイに引っ張り、反転出力ドライバ701 にヌル出力を発生させる。 １つ、２つまたは３つの入力がヌルの時、キーパートランジスタ697,699 は、共通の信号結合点703 が分離されるのを防ぎ、回路を前の状態に保つ。 第１、第３および第５のNMOSトランジスタ705,709,713 は共通の信号結合点70 3 に直接接続していることに留意しなければならない。 Ｂ入力は、１つに、これら３つのトランジスタの１つのみに接続し、Ｃ入力は、１つに、１つのみに接続し、Ｄ入力は、１つに、１つのみに接続する。 この構成は、結合点間で共有する電荷を最小にする。 図２０ａは、２つの入力のそれぞれが相互に排他的な２つのグループを有する４入力しきい値２ゲート（４本の内の２本）の記号731 を図示している。 これは、図５ａに示されている４本の内の２本ゲートと機能的に同じである。 図２０ｂは、図２０ａのゲートに対するセミスタテックCMOS構成のトランジスタレベルの回路図を図示している。 この回路は、プルアップサブ回路733 、プルダウンサブ回路735 、第１のPMOS“キーパー”トランジスタ737 、第１のNMOS“ キーパー”トランジスタ739 、反転出力ドライバ741 を備え、これらすべてが共通の信号結合点743 に接続されている。 プルダウンサブ回路735 は、出力Ｚを断定する論理回路を実現する。 出力は以下のいずれかの場合に断定されなければならない。 １）Ａ，Ｃが断定されるか、 ２）Ａ，Ｄが断定されるか、 ３）Ｂ，Ｃが断定されるか、 ４）Ｂ，Ｄが断定されるか、 ５）Ａ，Ｂ，Ｃ，Ｄの内のいずれか１つが断定され、出力Ｚが断定されていた場合である。 第１の条件は、第１および第２のNMOSトランジスタ745,747 により実現され、 第１のNMOSトランジスタ745 は信号Ａに接続されたゲートを有し、第２のNMOSトランジスタ747 は信号Ｂに接続されたゲートを有し、両方のトランジスタ745,74 7 は、共通の信号結合点743 とグランドとの間に直列で接続されている。 第２の条件は、共通の信号結合点743 とグランドとの間に直列に接続されている第３および第４のNMOSトランジスタ749,751 により実現される。 第３の条件は、共通の信号結合点743 とグランドとの間に接続されている第５および第６のNMOSトランジスタ753,755 により実現される。 第４の条件は、共通の信号結合点743 とグランドとの間に接続されている第７および第８のNMOSトランジスタ757,759 により実現される。 第５の条件は、第９の“キーパー”NMOSトランジスタ739 により実現される。 図１６、図１７、図１８および図１９に示されている回路と同様に、出力Ｚは独立した論理入力として使用されないが、共通の信号結合点743 がそうでなければ分離される時に回路がスイッチングするのを防ぐ弱い素子を制御するのに使用される。 プルアップサブ回路733 は、直列に接続されている第１、第２、第３および第４のPMOSトランジスタ761,763,765,769 を備え、それぞれ、入力Ａ，Ｂ，Ｃ，Ｄ の内の１つに接続されている。 ４つの入力すべてがヌルの時、４つのPMOSトランジスタ761,763,765,769 は切り替ってオンし、共通の信号結合点743 をハイに引っ張り、反転出力ドライバ741 にヌル出力を発生させる。 入力Ａ，Ｂ，Ｃ，Ｄの内の１つ、２つまたは３つの入力がヌルの時、キーパートランジスタ737,739 は、共通の信号結合点743 が分離されるのを防ぎ、回路を前の状態に保つ。 第１、第３、第５および第７のNMOSトランジスタ745,749,753,757 は共通の信号結合点743 に直接接続していることに留意しなければならない。 Ａ入力は、１ つに、これら４つのトランジスタの１つのみに接続し、Ｂ入力は、１つに、１つのみに接続し、Ｃ入力は、１つに、１つのみに接続し、Ｄ入力は、１つに、１つのみに接続する。 この構成は、結合点間で共有する電荷を最小にする。 図２１は、図１２ａのｎ本の内のｍ本ゲートの第１のアナログ構成のトランジスタレベルの回路図を図示している。 この回路は、抵抗771 、プルダウンサブ回路773 、反転出力ドライバ775 を備え、これらすべてが共通の信号結合点777 に接続されている。 プルダウンネットワーク773 は、信号結合点777 とグランドとの間に並列に接続されたｎ個のNMOSトランジスタを備えている。 各NMOSトランジスタは、入力信号の内の１つに接続されているゲートを有する。 抵抗771 は、電圧源Ｖと信号結合点777 との間に接続されている。 反転出力ドライバ775 の出力も、信号結合点777 に接続されている。 反転出力ドライバ775 はシミットトリガであり、特性的に広いスイッチング帯域を持っている。 抵抗／トランジスタネットワークは、共通の信号結合点777 における電圧が、断定された入力の数の関数であるように電圧ドライバを形成する。 低い方のトリガ電圧がターンオンしたトランジスタの数により発生された電圧に対応し、所望のゲートしきい値以上であるように、反転出力ドライバ775 のスイッチングしきい値を設計しなければならない。 すべての入力がヌルに変わるまで、出力が断定されたままであるように、高い方のトリガ電圧も設計しなければならない。 図２２は、図１２ａのｎ本の内のｍ本ゲートの第２のアナログ構成のトランジスタレベルの回路図を図示している。 この回路は、比較器791、基準／フィードバックサブ回路793 、入力論理サブ回路795 を備えている。 基準／フィードバックサブ回路793 は、比較器791 から出力Ｚを受け入れ、比較器791 の“プラス” ターミナル797 に対する基準電圧を発生させる。 入力論理サブ回路795 は、入力Ａ１，Ａ２，………，Ａｎを受け入れ、比較器791 の“マイナス”ターミナル79 9 に対する比較電圧を発生させる。 入力論理サブ回路795 は、電圧源Ｖをマイナスターミナル799 に接続する第１ のPMOSトランジスタＰ１を備えている。 第１のPMOSトランジスタＰ１のゲートは、トランジスタが常にマイナスターミナル電圧799 を高い電圧に向けて引っ張るように、グランドに結合されている。 NMOSトランジスタＮ１，Ｎ２，………，Ｎ ｎのネットワークは、マイナスターミナル799 とグランドとの間に直列に接続されている。 ネットワークの各NMOSトランジスタの各ゲートは、入力信号Ａ１，Ａ ２，………，Ａｎの内の１つに接続されている。 増加した数の入力が断定される時、 さらに多くのNMOSトランジスタＮ１，Ｎ２，………，Ｎｎが切り替わってオンし、マイナスターミナル799 の電圧は、増加的にステップダウンする。 基準／フィードバックサブ回路793 は、電圧源Ｖを比較器プラスターミナル79 7 に接続している第２のPMOSトランジスタＰ２を備えている。 第２のPMOSトランジスタＰ２のゲートはグランドに結合されている。 ２つの並列NMOSトランジスタＱ１，Ｑ２のネットワークは、プラスターミナルをグランドに接続している。 第１のNMOSトランジスタＱ１は、インバータ801 を通して出力Ｚに接続されているゲートを持ち、第２のNMOSトランジスタＱ２は電圧源Ｖに結合されているゲートを持っている。 すべての入力Ａ１，Ａ２，………，Ａｎがヌルの時、入力論理サブ回路795 のNMOSトランジスタはオフであり、第１のPMOSトランジスタＰ１は、マイナスターミナル799 を電源電圧に保つ。第２のNMOSトランジスタＱ２は、プラスターミナルの電圧がマイナスターミナルの電圧よりも下で、比較器791 がオフであるように、プラスターミナルを電源電圧より下に引っ張る。第１のNMOSトランジスタＱ １はオンであり、これはプラスターミナルの電圧を電源電圧さえよりもさらに下に引っ張り、この回路は安定状態になる。第１および第２のPM0SトランジスタＰ １，Ｐ２が同一である場合、第２のNMOSトランジスタＱ２は、プラスターミナル797 をマイナスターミナル799 より下に確実に引っ張るようにできる。回路が切り替わるしきい値（すなわち、出力を断定されたものにする断定された入力の数）は、入力論理サブ回路795 のNMOSトランジスタＮ１，Ｎ２，……… ，Ｎｎと比較して第１のNMOSトランジスタＱ１の大きさを変えることによって調整することができる。比較器のマイナスターミナル799 電圧は、さらに多くの入力が断定されるにしたがって、すなわち、入力論理サブ回路のさらに多くのNMOS トランジスタＮ１，Ｎ２，………，Ｎｎがターンオンするにしたがって、増加的にステップダウンする。断定された入力の数がしきい値数である時に、マイナスターミナル799 上で入力論理サブ回路795 により生成される電圧に対応する、プラスターミナル797 上の基準電圧を発生させるように、第１のNMOSトランジスタＱ１の大きさを変えることができる。インバータ801 を通って第１のNMOSトランジスタＱ１のゲートに向かうフィードバック信号Ｚの動作は、すべての入力Ａ１，Ａ２，………，Ａｎがヌルに戻るまで出力Ｚがヌルに戻るのを防ぐ。出力が断定された場合、第１のNMOSトランジスタＱ１はターンオフする。第２のPMOSトランジスタＰ２は、比較器のプラスターミナル797 の電圧を電源電圧の非常に近くに引っ張る（第２のNMOSトランジスタＱ２の動作は、電圧を電源電圧のわずか下に引っ張る。）。プラスターミナルの電圧がこのように高いと、マイナスターミナル799 における電圧が電源電圧に完全に昇る時のみ、すなわちすべての入力Ａ１，Ａ２，………，Ａｎがヌルに戻り、入力論理サブ回路795 のすべてのNMOSトランジスタが切り替わってオフにされた時のみ、比較器791 はターンオフする。この装置はさまざまな方法で大きさを変えることができる。サイズの１組のセットは、比較器のプラスとマイナスターミナル上の影響がバランスするように、 PMOSトランジスタＰ１，Ｐ２を同一にすることにより始められる。断定された入力の増加動作が、電圧範囲の実質的な部分に対して、比較器のマイナス入力799 における電圧をステップダウンさせるように、第１のPMOSトランジスタＰ１と比較して、入力論理サブ回路795 のNMOSトランジスタＮ１，Ｎ２，………，Ｎｎの大きさを変えることができる。第１のしきい値ステップの約半分の量だけ（すなわち、１つの論理入力NMOSトランジスタＮ１，Ｎ２，………，Ｎｎがマイナスターミナル799 を下に引っ張る量の半分）、プラスターミナル797 の電圧を下に引っ張るように、基準／フィードバックサブ回路793 の第２のNMOSトランジスタＱ ２の大きさを変えることができる。基準／フィードバックサブ回路793 の第１のNMOSトランジスタＱ１は、入力論理サブ回路795 のｍ個のNMOSトランジスタＮ１ ，Ｎ２，………，Ｎｎ（およびマイナスターミナル799 上の電圧動作）と（プラスターミナル797 上の電圧動作において）均等になるようにすることができる。第１のNMOSトランジスタは、入力論理サブ回路795 のものとそれぞれ同一である、ｍ個の並列NMOSトランジスタとして実現することができる。図２３は、５本の内の４本ゲートに対するフローティングゲートMOSFET構成のトランジスタレベルの回路図を図示している。この回路は、電圧源Ｖを共通の信号結合点815 に接続している抵抗813 、共通の信号結合点815 をグランドに接続している“フローティングゲート”ｎ入力MOS 素子811 を備えている。反転ドライバ817 は、共通の信号結合点における電圧を入力として受け入れ、回路出力Ｚ を発生させる。 MOS 素子811 についての背景は、“ニューロンMOSFET”、

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ト

ランジスタ電子素子 、39（６）、pp.1445-55（1992年）に見出だすことができる。この素子は、標準的なダブルポリープロセスで製造することができ、このプロセスでは、多数の入力ゲート（第２層）が単一のフローティングゲート（第１層）と容量性結合される。これは、それぞれの付加的な入力ゲートがターンオンするにしたがってドレイン電流が増加する特性を持っている。図２３は、５本の内の４本ゲートを図示している。 ４つ以上の信号入力Ａ１， Ａ２，Ａ３，Ａ４，Ａ５が断定される時、MOS 素子が十分な電流を流して、信号結合点815 における電圧を反転出力ドライバ817 のスイッチングレベルより下に引っ張る。出力信号Ｚは、MOS 素子811 の３つのゲートに接続される。 MOS 入力へのこれら複数のフィードバック接続により、５つの入力すべてがヌルに戻るまで出力が確実にヌルに戻らないようになる。断定された出力は、３つの断定されたフィードバック入力を提供する。 ５つの信号入力Ａ１，Ａ２，Ａ３，Ａ４，Ａ５の内のいずれか１つが断定されたままである限り、残りの断定された信号入力と３つのフィードバック入力は、総計で４つの断定されたゲートをもたらし、出力は断定されたままとなる。 ５つの信号入力のすべてがヌルに戻った時、３つの断定されたフィードバック入力は、共通の信号結合点815 の電圧を出力ドライバ817 のスイッチングしきい値より下に引っ張るにはもはや十分ではない。変化するしきい値を備えたゲートは、出力を多数のゲートに接続させることにより実現することができる。この数はしきい値より１小さい。図２４は、相補フローティングゲートMOSFET 821を図示している。フローティングゲート823 はポリシリコン層１上にあり、ｎ個の入力ゲート825 は、標準的なアナログCMOSダブルポリープロセスのポリシリコン層２の上にある。物理的に入力ゲート825 は、PMOS領域Ｐ１とNMOS領域Ｎ１との間の電界領域にレイアウトされている。出力は、PMOS領域Ｐ１とNMOS領域Ｎ１との間の結合点827 からとられる。入力Ｖ１，Ｖ２，………，Ｖｎがローの時、グランドとPMOS領域Ｐ１におけるフローティングゲート電位は、出力827 と電圧源との間の導電路を提供する。入力がハイに向かうと、フローティングゲート電圧は上昇し、NMOS素子は出力82 7 とグランドとの間の導電路を提供する。出力電圧Ｖout は、PMOS領域とNMOS領域の相対的な寄与度に応じて変化する。 （以下でさらに説明するように）適切な設計により、２つの領域（PMOSとNMOS）の内の１つのみが所定の時間において主導電領域となるように、素子のスイッチング特性を選択することができる。 MOS 素子811 についての付加的な情報は、“ニューロンMOSFET”、

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トランジスタ

電子素子 、39（６）、pp.1445-55（1992年）に見出だすことができる。図２５は、２本の内の２本ゲートの相補フローティングゲートMOSFETのトランジスタレベルの回路図を図示している。この回路は、３入力相補フローティングゲートMOSFET 831と、フローティングゲートMOSFET出力837 に接続されている入力を有する標準的なスタテックCMOSインバータ835 とを備えている。インバータ出力Ｚは、入力として中央入力ゲート839 にフィードバックされる。入力Ａ，Ｂ は、グランド電圧ヌル状態と電源電圧断定状態との間で変化すると仮定する。フィードバック信号Ｚを受け入れるゲートの数は、所望のしきい値より１だけ小さい。 ３つの入力ゲートすべてが同じ大きさを持っている。スイッチング点Ｖinv（すなわち、それより上でＺ＝０であり、それより下でＺ＝Ｖである電圧）を持つインバータ835 に対して、入力ゲートからフローティングゲートへの容量は、以下の関係が保たれるように、Ｖinv に対して決められる。 １）入力ゲートの０または１つがＶにある時、フローティングゲートMOSFET出力837 における電圧はＶinv より大きく、これによりインバータ835 からのヌル出力が生じる。 ２）入力ゲートの２つまたは３つがＶにある時、フローティングゲートMOSFET 出力837 における電圧はＶinv より小さく、これによりインバータ835 から断定された出力が生じる。入力Ａ，Ｂの多数のトランジスタによる動作を以下に説明する。 ＡとＢがともにヌル（０ボルト）の時、PMOS領域Ｐ１はアクティブであり、フローティングゲートMOSFET出力837 はＶinv より大きく、インバータ出力Ｚはヌルである。 ＡとＢの両方が（電源電圧で）断定された時、NMOS領域Ｎ１はアクティブであり、フローティングゲートMOSFET出力837 はＶinv より小さく、インバータ出力Ｚは断定される。出力Ｚが断定された時、フィードバック線は入力ゲート839 に正の電圧を印加する。入力Ａ，Ｂの内の１つがヌルに戻り、他の入力が断定されたままの場合、 断定された入力と断定されたフィードバックはNMOS領域Ｎ１をアクティブに保ち、これはフローティングゲートMOSFET出力837 をＶinv より下に保ち、そしてインバータ出力Ｚを断定状態に保つ。入力Ａ，Ｂがともにヌルに戻った時、単一の断定されたフィードバックは、NMOS領域をアクティブに保持するのにもはや十分ではなく、PMOS領域はアクティブであり、フローティングゲートMOSFET出力837 はＶinv より上に上昇し、インバータ出力Ｚはヌルに戻る。図２６は、相互に排他的な２つのグループを有するｎ本の内の２本ゲートの相補フローティングゲートMOSFETのトランジスタレベルの回路図を図示している。この回路は、多重入力相補フローティングゲートMOSFET 841と、フローティングゲートMOSFET出力847 に接続されている入力を有する標準的なスタテックCMOSインバータ845 とを備えている。第１の相互に排他的な断定グループを形成する複数の入力Ａ１，………，Ａｎ１があり、第２の相互に排他的な断定グループを形成する複数の入力Ｂ１，………，Ｂｎ１がある。インバータ出力Ｚは、入力として中央ゲート849 にフィードバックされる。入力はグランド電圧ヌル状態と電源電圧断定状態との間で変化すると仮定する。フィードバック信号Ｚを受け入れるゲートの数は、所望のしきい値より１小さい。 ３つの入力ゲートのすべてが同じ大きさを持っている。相互に排他的な断定グループのそれぞれからは多くて１つの入力しか断定することができないので、MOSFETは、断定されたフィードバック入力に加えて、一度に多くて２つの断定された入力しか受け入れない。 MOSFETは、付加的な入力を受け入れるように大きさを決めなければならない。回路の動作は、図２５の回路の動作と類似している。図２７ａと図２７ｂは、図２５と図２６の回路に対するDC伝達特性を図示している。図２７ａは、フローティングゲートの電圧の関数として、フローティングゲートMOSFET出力837,847 における電圧間の２つの例示的な関係を図示している。 １つの関係は“急峻なもの”であり、他のものは“漸進的なもの”である。図２ ７ｂは、フローティングゲートMOSFET出力837,847 の関数として、インバータ出力Ｚ間の２つの例示的な関係を図示している。回路に対する静的な電力消費は、 フローティングゲートMOSFETとインバータに対する伝達特性に基づいている。フローティングゲートMOSFETにおけるおよびインバータにおけるNMOS領域またはPM OS領域のいずれかが、すべての静的条件においてオフであることから、急峻な伝達特性は本質的にゼロDC電力消費をもたらす。しかしながら、フローティングゲートMOSFETまたはインバータがヒステリシス周期の途中である（いずれかの方法へ向かっている）時、漸進的な伝達関数は大きなDC電力消費をもたらす。例えば、１つの入力が断定され、他のすべてのものがヌルである時、フローティングゲートはグランドより上の電圧に上昇する。漸進的な伝達特性に対しては、電圧源からフローティングゲートMOSFETを通ってグランドに何らかの電流が流れる。さらに、フローティングゲートMOSFET出力における電圧は、電圧源よりいく分か下になるので、電圧源から標準インバータを通ってグランドにも何らかの電流が流れる。出力が断定され、断定された入力の数が落ちていっている時、相補的な状況が存在する。急峻な伝達曲線を達成するための１つの適切な方法は、最小サイズのトランジスタよりも大きなものを使用することである。図２８は、３本の内の３本ゲートの相補フローティングゲートMOSFETのトランジスタレベルの回路図を図示している。この回路は、５入力相補フローティングゲートMOSFET 851と、フローティングゲートMOSFET出力857 に接続されている入力を持っている標準的なスタテックCMOSインバータ855 とを備えている。 ３つの入力Ａ，Ｂ，Ｃがある。インバータ出力Ｚは、２つの付加的な入力として２つのゲート859,861 にフィードバックされる。入力Ａ，Ｂ，Ｃは、グランド電圧ヌル状態と電源電圧断定状態との間で変化すると仮定する。フィードバック信号Ｚを受け入れるゲートの数は、所望のしきい値より１小さい。出力がフィードバックされる場合、単一の帰還線と、信号入力Ａ，Ｂ，Ｃを受け入れるゲートの２倍の大きさである単一のゲートとを持つことが可能である。しかしながら、フィードバックゲート特性を入力信号ゲート特性と整合させるために、５つの入力ゲートのすべてが同じ大きさを持つことが好ましい。回路の動作は、図２５の回路の動作と類似している。スイッチング点Ｖinv（ すなわち、それより上の場合Ｚ＝０であり、それより下の場合Ｚ＝Ｖである電圧）を持つインバータ855 に対して、入力ゲートからフローティングゲートへの容量は、以下の関係が保たれるように、Ｖinv に対して決められる。 １）入力ゲートの０、１つまたは２つがＶにある時、フローティングゲートMO SFET出力857 における電圧はＶinv より大きく、これによりインバータ855 からのヌル出力が生じる。 ２）３つ以上の入力ゲートがＶにある時、フローティングゲートMOSFET出力85 7 における電圧はＶinv より小さく、これによりインバータ855 から断定された出力が生じる。断定された入力の数がしきい値に等しいかこれを越える場合、出力が断定状態になり、すべての入力がヌルに戻るまで断定状態のままであるという要求に回路はしたがう。図２９は、相互に排他的な３つのグループを有するｎ本の内の３本ゲートの相補フローティングゲートMOSFETのトランジスタレベルの回路図を図示している。この回路は、多重入力相補フローティングゲートMOSFET 861と、フローティングゲートMOSFET出力867 に接続されている入力を有する標準的なスタテックCMOSインバータ865 とを備えている。第１の相互に排他的な断定グループを形成する複数の入力Ａ１，………，Ａｎ１があり、第２の相互に排他的な断定グループを形成する複数の入力Ｂ１，………，Ｂｎ１があり、第３の相互に排他的な断定グループを形成する複数の入力Ｃ１，………，Ｃｎ１がある。インバータ出力Ｚは、 入力として２つのゲート869,871 にフィードバックされる。入力はグランド電圧ヌル状態と電源電圧断定状態との間で変化すると仮定する。フィードバック信号Ｚを受け入れるゲートの数は、所望のしきい値より１小さい。すべての入力ゲートが同じ大きさを持っている。回路の動作は、図２８の回路の動作と類似している。 MOSFETは、付加的な入力を受け入れるように大きさを決めなければならない。相互に排他的な断定グループのそれぞれから多くて１つの入力しか断定することができないので、MOSFETは、（フィードバック入力に加えて、）一度に多くて３つの断定された入力しか受け入れない。図３０ａは、２入力しきい値２ゲート（２本の内の２本）の記号901 を図示している。これは、図３ａに図示されている２本の内の２本ゲートと機能的に同じである。図３０ｂは、図３０ａのゲートに対する電流モードCMOS構成のトランジスタレベルの回路図を図示している。電流モードCMOS論理回路に関する背景情報は、ジェイン氏らによる、

回路とシステム−Ｉ上のIEEEトランジスタ 、Vol.40,pp.503- 522,1993年39（６）、pp.1445-55（1992年）に見出だすことができる。図３０ｂの回路は、３つのPMOSトランジスタ903,905,907 、第４のPMOSトランジスタ909 、２つのNMOSトランジスタ911,913 、インバータ915 のグループを備えている。入力Ａ，Ｂと出力Ｚは電流信号である。ゼロの電流レベルは、規則によりヌルとされ、一方、単位電流１０ は断定状態とされる。しかしながら、他の電流割当も可能である。回路の内部電流信号Ｃ，Ｙは、単位電流１０の整数倍として設計される。 ２本の入力信号線Ａ，Ｂは、互いに共通ノード919 に接続する。共通ノード91 9 は、PMOSトランジスタ903 のドレインから電流信号Ｃも受け入れる。ノード91 9 は、２つの入力信号電流Ａ，Ｂとドレイン電流Ｃを合計する。 ３つの電流Ａ， Ｂ，Ｃの合計は、Ｘとして呼ばれる。 （ｉ）Ｘ＝Ａ＋Ｂ＋Ｃ NMOSトランジスタ911 は、（ヒステリシスがない）しきい値素子を形成する。 NMOSトランジスタ911 のドレインは共通のノード919 に接続する。 NMOSトランジスタ911 のソースはグランドに接続し、NMOSトランジスタ911 のゲートは、基準電圧に接続する。共通ノード919 からの結合された電流Ｘが、しきい値ＫＩ0（ Ｋは整数であり、Ｉ0 は単位電流である）より大きいか等しい場合、共通ノード919 における電圧はハイ（電圧源Ｖs に近い）である。共通ノード919 からの結合された電流Ｘが、しきい値ＫＩ0 より小さい場合、共通ノード919 における電圧はロー（グランドに近い）である。しきい値Ｋは、NMOSトランジスタ911 のゲート電圧Ｖrnを調整することにより、NMOSトランジスタ911 の幅／長さ比を調整することにより、そしてインバータ915 のトリガレベルを調整することにより、 設定することができる。結合された電流Ｘとノード919 における電圧との間の関係は次の通りである。 （ｉｉ） Ｘ≧２Ｉ0 の場合、Ｖ（ノード919）＝ハイ （ｉｉｉ）Ｘ＜２Ｉ0 の場合、Ｖ（ノード919）＝ロー ３つのPMOSトランジスタ903,905,907 のグループはそれぞれ、電圧源Ｖs に接続されたソースを持ち、これらの各ゲートは、共通の信号線917 に並列に接続されている。 ３つのPMOSトランジスタは、同じ大きさおよび特性の設計である。共通ゲートに接続することと設計の大きさから、３つのPMOSトランジスタ903,905, 907 のドレイン電流Ｃ，Ｙ，Ｚは、実質的に同じになる。第４のPMOSトランジスタ909 およびNMOSトランジスタ913 の１つとともに、中央PMOSトランジスタ905 は、電圧源Ｖs とグランドとの間に直列接続を形成する。すなわち、中央PMOSトランジスタ905 のドレインはPMOSトランジスタ909 のソースに接続し、PMOSトランジスタ909 のドレインはNMOSトランジスタ913 のドレインに接続し、NMOSトランジスタ913 のソースは、グランドに接続する。 NMOSトランジスタ913 は、インバータ915 の出力がグランドにある時、中央PMOSトランジスタからの電流ＹがＩ0 であるように設計されている。共通信号線917 も、中央PMOSトランジスタ905 のドレインに接続し、第４のPM OSトランジスタ909 のソースにも接続している。結果として、３つのPMOSトランジスタ903,905,907 のグループは、PMOSトランジスタ909 とNMOSトランジスタ91 3 の状態に基づいてグループとして制御される。 PMOSトランジスタ909 は、インバータを通してノード919 に接続されているゲートを持っている。結果として、ノード919 が高電圧である時、PMOSトランジスタ909 は“オン”になり、電流Ｃ，Ｙ，ＺはＩ0 となる。逆に、ノード919 が低電圧である時、PMOSトランジスタ909 は“オフ”になり、電流Ｃ，Ｙ，Ｚはゼロとなる。上記の（ｉｉ）と（ｉｉｉ）の関係から、結合された電流Ｘと電流Ｙとの関係は、次のようになる。 （ｉｖ）Ｘ≧２Ｉ0（ノード919 ハイ）の場合、Ｙ＝Ｉ0 （ｖ） Ｘ＜２Ｉ0（ノード919 ロー）の場合、Ｙ＝０ 以下の直列入力トランジスタにより回路の動作を説明する。最初、入力Ａ，Ｂ はヌルである。ノード919 における結合電流Ｘは２Ｉ0 より小さく、ノード919 における電圧はローである。インバータ915 の動作によりPMOSトランジスタ909 のゲート電圧はハイであり、電流Ｃ，Ｙ，Ｚはゼロである。入力Ａ，Ｂの内の１つが断定されると（電流がＩ0 に等しい）、ノード919 における結合された電流Ｘは２Ｉ0 よりも小さいままであり、回路状態は変化しない。入力Ａ，Ｂの両方が断定される（それぞれＩ0 に等しい電流を持つ）と、ノード919 における結合された電流Ｘは２Ｉ0 に等しくなる。 PMOSトランジスタ909 はターンオンし、電流Ｃ，Ｙ，ＺがＩ0 になる。回路出力は断定状態になる。ノード919 における結合された電流は、PMOSトランジスタ903 からの電流Ｃの寄与により３Ｉ0 になる。入力Ａ，Ｂの内の１つがヌルに戻る（電流がゼロに等しい）と、ノード919 における結合された電流は３Ｉ0 から２Ｉ0 に落ちるが、しきい値かしきい値より上にとどまる。したがって、回路状態は変化しないままである。入力Ａ，Ｂの両方がヌル（両方の電流がゼロに等しい）と、ノード919 における結合された電流はしきい値より下に落ちる。 PMOSトランジスタ909 は切り替わってオフになり、電流Ｃ，Ｙ，Ｚはゼロになる。回路はヌル出力状態に戻る。図３１ａは、ｎ入力しきい値ｍ（ｎ本の内のｍ本）に対する記号921 を図示している。 ｎ入力の内の少なくともｍ個が断定された時、出力Ｚが断定状態になる。出力Ｚは、入力のすべてがヌルになった時のみヌルに戻る。 ｍはｎに等しいかも知れないが、ｍは一般的にｎよりも小さい。図３１ｂは、図３１ａのゲートに対する電流モードCMOS構成のトランジスタレベルの回路図を図示している。図３１ｂ中の多くの回路要素は、図３０ｂのものと同一である。同一である図３０ｂと図３１ｂにおける要素は、同一の参照番号を持っている。図３１ｂの回路では、複数の入力信号線Ｘ１，Ｘ２，………，Ｘｎのすべてが共通ノード919 に接続している。共通ノード919 は、PMOSトランジスタ903 のドレインからの電流信号も受け入れる。トランジスタ903,905,907,909,911,913 とインバータ915 の一般的な動作は、 図３０ｂの回路におけるものと同じである。この回路は、付加的な線を単に共通ノード919 に追加することにより、任意の数の入力線に適合させることができる。しきい値は、NMOSトランジスタ911 の幅／長さの大きさの設計により、また、 基準電圧Ｖ'rn の選択により、任意のしきい値レベルに調整することができる。 PMOSトランジスタ903 の幅／長さの大きさは、フィードバック接続の重みを決定する。これは、PMOSトランジスタ903 がしきい値電流より１電流単位小さい電流Ｃを供給するように設定しなければならない。この回路では、相互に排他的な断定グループへの入力の組織化は、回路の構成に影響を与えない。それぞれの付加的な入力は、共通ノード919 への付加的な線である。図３１ｂの回路は、図３０ｂに図示されている単一トランジスタ907 よりも多いファンアウトを提供するために、複数の駆動トランジスタ921,923 の選択的な使用も図示している。図３０ｂの回路も、付加的な駆動トランジスタで同様に適合させることができる。付加的な駆動トランジスタ921,923 はそれぞれ、電圧源Ｖs に接続されているソースと、共通の信号線917 に接続されているゲートを持っている。付加的な駆動トランジスタ921,923 の各ドレインは、付加的な出力電流を供給する。電流モードしきい値ゲートをさらに複雑なヌル規則組合せ回路に結合させることができることを理解すべきである。電流モードヌル規則しきい値回路をBiCMOS 技術のような他の技術で製造することができることも理解すべきである。上記に説明した実施形態を知った後では、この技術分野で実務に携わっている者は、本発明の技術的範囲を逸脱することなく変形例をなし得るものである。上記で説明した実施形態は例示的なものであるが、以下の請求の範囲により規定される本発明の範囲を過度に制限しようとしているものではない。