Error correction code decoding method and circuit adopting this method

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は誤り訂正符号復号化方法及びその回路に係り、特に、データ伝送あるいはデータ記録などのデータ送出において、情報シンボルより大きなシンボル上で構成するリードソロモン符号の符号化および復号化の方法およびこれを実現するための回路に関する。

【０００２】

【従来の技術】一般に、ディジタル情報を伝送する際には、誤り訂正符号がよく用いられる。 例えば、文献「符号理論」（今井秀樹著、電子情報通信学会編、平成２年３月１５日初版発行）には、さまざまな誤り訂正符号復号化方法が開示されている。 その中でも、リードソロモン符号は、８ビットをシンボルとしてシンボル誤り訂正ができる点で、コンピュータあるいはディジタル機器との整合性が高く、情報伝送や情報記録などの多くの装置に適用されている。

【０００３】一方、フラッシュメモリは、書き込み消去ができる上に、電源がなくてもデータを保存でき、またＤＲＡＭ以上に高集積化ができるデバイスとして注目されており、メモリディスクとしての応用が期待されている。 しかし、フラッシュメモリは、書き込みおよび消去を繰り返していると内部のセルが破壊され、データを破壊する可能性がある。 このため、フラッシュメモリにデータの記録を行う場合は、誤り訂正符号を用いることが多い。 また、データの消去を行った場合、データは全て“１”となるので、これをチェックして消去の確認を行う。

【０００４】一般に、ディスクメモリにデータを記録する場合、情報データの５１２バイトを１セクタとして記憶する。 また、メモリも８ビットを単位として記憶するため、８ビットを１シンボルとするリードソロモン符号が用いられる。 しかし、８ビットを１シンボルとするリードソロモン符号では、符号長が一般に２５５までしかとれないために、複数の符号語に分ける方法が用いられる。

【０００５】これに対して、例えば、符号長が、一般に１０２３シンボルまで可能な、１シンボルを１０ビットとするリードソロモン符号を用いることによって、１セクタのデータを１符号語のリードソロモン符号で保護する方法も用いられている。

【０００６】図１５は、かかる従来の誤り訂正符号復号化方法における符号の構成例を示す説明図であり、特に（４１８、４１０）リードソロモン符号を示している。

【０００７】ここで、“４１８”は符号シンボル長、
“４１０”は情報長であり、４シンボルの訂正が可能である。 図１５において、３０は短縮符号部分、３１は実情報データシンボル部分、３２はチェックシンボル部分、３６はダミーシンボル部分を示している。

【０００８】さて、図１５に示すリードソロモン符号は、本来、符号長１０２３シンボルの符号であるが、短縮符号部分３０の６０５シンボルは、０であるものとして符号化する。 また１セクタを５１２バイトとすると、
４０９６ビットとなり、１０ビット／シンボルとするには、４ビット足りない。 このため、４ビットのダミーシンボル部分３６を付加し、それより実情報データシンボル部分３１を４１０シンボルとして、チェックシンボル部分３２を８シンボル、つまり１０ビット生成する。

【０００９】次に、図１５のリードソロモン符号のチェックバイトを生成する符号化回路を図１６を用いて説明する。 なお、ここでは、フラッシュメモリで一般的に処理されるようにデータの入力は８ビット単位、チェックシンボルの出力も８ビット単位とする。 さて、図１６において、２２は８ビット構成の情報データ入力端子、１
９は８ビット／１０ビット変換回路、２３はＧＦ（２Ｅ
１０）上のリードソロモン符号の符号化回路、２６は８
ビットのチェックシンボル出力端子、２９は１０ビット／８ビット変換回路である。

【００１０】次に、図１６の構成の動作を説明する。 符号化回路２３では、リードソロモン符号のチェックシンボルが生成される。 そのため、予め、符号化回路２３は“０”クリアされている。

【００１１】まず、８ビットの情報データが情報データ入力端子２２より入力され、８ビット／１０ビット変換回路１９に入る。 ８ビット／１０ビット変換回路１９では、１０ビットの情報が蓄えられれば、その情報を符号化回路２３に入力する。

【００１２】図１５におけるダミーシンボル部分３６の４ビットを含め、実情報データシンボル部分３１が全て符号化回路２３に入力されると、８シンボル（８０ビット）のチェックシンボル部分３２が得られる。 すなわち、短縮符号部分３０は計算を行う必要がない。

【００１３】チェックシンボル部分３２は、１０ビット／８ビット変換回路２９により、上位から１０ビット／
８ビット変換され、８ビット毎にチェックバイトデータがチェックシンボル出力端子２６より出力される。 すなわち、１０バイトのデータがチェックシンボルとして出力される。

【００１４】次に、図１７を用いて、従来の復号化方法、特にシンドローム計算について説明する。 ちなみに、図１７の構成は、フラッシュメモリを想定して、データの消去チェックの機能も含んでいる。 さて、図１７
において、１は８ビットの受信データを入力するためのデータ入力端子、５はＧＦ（２Ｅ１０）上のガロア体加算回路、７は１０ビットのレジスタ、８はＧＦ（２Ｅ１
０）上のガロア体係数乗算回路、９はシンドローム出力端子、２０は８ビットデータが全て“１”、つまりＨＥ
Ｘコードで“ＦＦ”であるか否かをチェックするＦＦチェック回路、２１は消去検査フラグ出力端子である。

【００１５】まず、誤り訂正としての復号であるが、レジスタ７は予め０クリアされているものとする。 データ入力端子１より入力された受信データは、８ビット／１
０ビット変換回路１９に入力される。 ８ビット／１０ビット変換回路１９で、１０ビットのデータが蓄えられれば、その情報は、ガロア体係数乗算回路８の出力と、ガロア体加算回路５においてガロア体加算される。 そして、加算結果はレジスタ７に入力される。 ちなみに、レジスタ７の出力はガロア体係数乗算回路８の入力端子に送出される。

【００１６】これを、図１５における実情報データシンボル部分３１およびチェックシンボル部分３２について全て入力した時のレジスタ７の状態がシンドロームＳ _j
となり、シンドローム出力端子９より出力される。

【００１７】この時、リードソロモン符号の先頭データシンボルが“０”で、シンボル単位でスリップが生じていても、リードソロモン符号が巡回符号であることから、訂正によりスリップしたまま復号する可能性がある。

【００１８】一方、フラッシュメモリにおいてデータを消去した場合、データは全て“１”となるが、その消去が異常なく実行されたか否かを調べる必要がある。

【００１９】この場合は、データ入力端子１よりの８ビットデータは、ＦＦチェック回路２０に入り、１ビットでも“０”が検出されれば、異常フラグを消去検査フラグ出力端子２１より出力する。

【００２０】さて、従来から、誤り訂正を行う場合、積符号の構成である符号の復号では、一旦メモリに蓄えた上で、復号を行う。 図１８は、このような場合の例を示す回路ブロック図である。 図において、５９はバッファメモリ、６０はシンドローム回路、６３は誤り位置および大きさを求める誤り位置／大きさ検出回路、６４は訂正回路、６５は訂正後の復号データ出力端子である。

【００２１】以上のような構成において、データ入力端子１から入力された符号化データは、バッファメモリ５
９に蓄えられ、その後にインターリーブを解かれ、符号化系列にされシンドローム回路６０に入力される。 そこで得られたシンドロームを基に、誤り位置／大きさ検出回路６３で誤り位置およびその大きさを求め、訂正回路６４でバッファメモリ５９にある誤り位置のデータを読み出し、誤りを訂正してバッファメモリ５９に書き込む。 積符号などでは、この復号操作を複数回繰り返し、
全て復号して復号データ出力端子６５より出力する。

【００２２】以上のような操作を、ひとつのバッファメモリで行う場合、受信データの入力、シンドローム回路への出力、誤り位置のデータ入出力、訂正したデータの出力などを、時分割で行う必要がある。 特に、積符号などの複数回繰り返し復号を行う場合、高速アクセス可能なバッファメモリを用いる必要がある。

【００２３】さて、メモリ等の信頼性を保持するために、１ビット誤り訂正、２ビット誤り検出符号が良く用いられる。 （７２、６４）バイナリ線形符号はその代表的な例である。 ここで、“７２”はビット符号長、“６
４”はビット情報長である。すなわち、チェックビットは８ビットである。

【００２４】このような符号の復号回路は、一般に、符号ビットデータの全てを並列で処理して復号することが多く、併せて、誤りを検出するための回路を有することが多い。 このような符号については、例えば、文献「フォールトトレランスシステム論」（当麻喜弘編著、電子情報通信学会編、平成２年６月１０日初版発行）に示されている。

【００２５】図１９は、（７２、６４）バイナリ線形符号の復号回路の従来例を示す回路ブロック図である。 図において、６６はシンドローム回路６０からの信号を入力される８入力ＯＲ回路、６７は誤り位置／大きさ検出回路６３からの信号を入力される７２ビット入力ＮＯＲ
回路、６８は８入力ＯＲ回路６６と７２ビット入力ＮＯ
Ｒ回路６７の出力を与えられる２入力ＡＮＤ回路、４９
は２入力ＡＮＤ回路６８からの訂正不可検出フラグを出力するための訂正不可検出フラグ出力端子である。

【００２６】以上のような構成において、メモリの誤り訂正の場合、データバスがパラレルに構成されるため、
７２ビットの符号データがシンドローム回路６０に一度に入力される。 シンドローム回路６０では、受信データより８ビットのシンドロームを生成して出力する。 誤り位置／大きさ検出回路６３は、パリティ検査行列により決定されるチェックビットを含む各ビット位置の８ビットのパターンと、シンドロームが一致するかどうかを検査する。 その結果は、７２ビット入力ＮＯＲ回路６７と訂正回路６４に送られる。 このとき、訂正回路６４には情報部分の６４ビットを送る。 訂正回路６４では、受信した各情報ビットと各ビットの誤り検出結果とを、それぞれ排他的論理和演算し、その結果を、復号データ出力端子６５より出力する。

【００２７】なお、この符号では２ビット誤りに対する誤り検出が行われる。 これは、シンドロームが“０”でなく、かつ７２ビットの符号長のパリティ検査行列のパターンに合致しない場合、訂正不可であり誤り検出となる。 ８入力ＯＲ回路６６は、シンドロームの８ビットが“０”でないことを検査し、７２ビット入力ＮＯＲ回路６７は１ビット誤りではないことを検査し、２入力ＡＮ
Ｄ回路６８で２つの検査結果の論理積をとって訂正不可検出フラグ出力端子４９から出力する。

【００２８】以上のような構成および作用については、
例えば特公昭５３−５０９９（Ｄ．Ｗ．プライス、１９
７２年１１月８日出願）にも示されている。

【００２９】

【発明が解決しようとする課題】従来の誤り訂正符号復号化方法は、以上のように構成されていたので、次に述べるような数々の課題を残している。

【００３０】第１の課題として、８ビット入出力データに対して、例えば１シンボル１０ビットのリードソロモン符号を用いる場合、８ビット／１０ビット変換回路や１０ビット／８ビット変換回路が必要であり、シンボルクロックも８ビット用と１０ビット用を生成する必要があり、ビットクロックが必要であった。

【００３１】第２の課題として、フラッシュメモリの消去のチェックのためには、全て“１”であることをチェックする特別の回路が必要であった。

【００３２】第３の課題は、リードソロモン符号がシンボル単位でスリップを生じていても、リードソロモン符号が巡回符号であることから、訂正によりスリップしたまま復号する可能性がある。

【００３３】第４の課題は、符号化データをメモリに蓄えた場合、メモリは受信データの入力、復号回路への入出力、復号結果の出力を時分割でアクセスすることになるため、複数回の復号のためには、高速アクセスのメモリが必要である。

【００３４】第５の課題は、メモリの誤り訂正に用いる（７２、６４）バイナリ線形符号において、誤り訂正不可フラグを出力するために、７２ビットの１ビット誤り検査と、その結果の論理演算を行う回路が必要であり、
そのために大きな遅延時間を余儀なくされると共に論理演算のために多くのゲート数の回路が必要である。

【００３５】この発明は上記のような従来技術の問題点を解消するためになされたもので、８ビットシンボルのみを扱うようにすると共に冗長な回路を省略することにより簡単な構成で誤り訂正および符号復号化を行うことを可能にすると共に信頼性に優れた誤り訂正符号復号化方法及びその回路を提供することを目的とする。

【００３６】

【課題を解決するための手段】上記目的を達成するために、この発明は、請求項１に記載の誤り訂正符号復号化方法として、情報データのシンボルよりも大きなシンボル上で構成するリードソロモン符号の符号化および復号化方法において、情報シンボルのビット長を越えるリードソロモン符号のシンボルのビットデータは、ダミーデータを設定して送出しないプロセスと、復号では情報部分のシンボルにリードソロモン符号のシンボルとして不足するビットデータとして予めダミーデータを付加するプロセスと、チェックシンボル部分は、情報シンボルのビット長に相当する部分はそのまま送出し、情報シンボルのビット長を越える部分は、情報シンボルのビット長に相当するチェックシンボル部分を送出した後に情報シンボルのビット長ごとにまとめて送出するプロセスと、
復号では先に送出された情報シンボルのビット長に相当するチェックシンボル部分は、ダミーデータを付加してそのままシンドローム計算し、後に送出された情報シンボルのビット長を越える部分のまとめられたデータに対しては、そのチェックビットデータに基づくシンドローム計算を行うプロセスと、先に得られている情報およびチェックシンボルからシンドロームとガロア体加算するプロセスと、を備える誤り訂正符号復号化方法を提供するものである。

【００３７】上記目的を達成するために、この発明は、
請求項７に記載の誤り訂正符号復号化方法として、誤り訂正符号の符号化および復号化を行うに当たって、情報およびチェックバイトを全て０／１反転して送出し、復号では読み出されたデータを０／１反転してから復号する、プロセスを備える誤り訂正符号復号化方法を提供するものである。

【００３８】上記目的を達成するために、この発明は、
請求項９に記載の誤り訂正符号復号化方法として、符号長を短縮した誤り訂正符号の符号化および復号化において、情報およびチェックシンボルが全て“１”になるデータが符号となるように、短縮部分にデータパターンを付加してチェックシンボルを生成し、情報およびチェックシンボルのみを送出するプロセスと、復号側において、短縮部分のデータに相当するシンドロームデータを情報およびチェックシンボルより生成されるシンドロームに付加するプロセスと、を備える誤り訂正符号復号化方法を提供するものである。

【００３９】上記目的を達成するために、この発明は、
請求項１５に記載の誤り訂正符号復号化方法として、符号長を短縮した誤り訂正符号の符号化および復号化において、情報の１シンボル前の短縮部分に、その符号固有のデータパターンを付加してチェックシンボルを生成し、情報およびチェックシンボルのみ送出するプロセスと、復号側で、短縮部分に付加した符号固有データパターンに相当するシンドロームを、情報およびチェックシンボルより生成されるシンドロームに付加するプロセスと、を備える誤り訂正符号復号化方法を提供するものである。

【００４０】上記目的を達成するために、この発明は、
請求項２２に記載の誤り訂正復号化回路として、受信した誤り訂正符号化されたデータを入力部よりバッファメモリに蓄え前記誤り訂正符号により複数回復号操作を行う復号回路において、誤り訂正符号化されたデータをバッファメモリに蓄えて複数回の復号操作を行うプロセスと、入力データに対するシンドローム計算を行うと共にバッファメモリのデータに対するシンドローム計算を行うシンドローム計算手段と、２つのシンドロームを選択すると共に誤りを訂正して復号を行う手段と、を備える誤り訂正復号化回路を提供するものである。

【００４１】上記目的を達成するために、この発明は、
請求項２３に記載の誤り訂正符号復号化方法として、誤り訂正符号化および復号化において、１ビット誤り訂正、２ビット誤り検出を行う（７６、６４）バイナリ線形符号において、パリティ検査行列の重みを、“１”、
“３”、“７”のみで処理するプロセス、を備える誤り訂正符号復号化方法を提供するものである。

【００４２】

【作用】上記手段において、この発明の請求項１に記載の誤り訂正符号復号化方法は、例えば情報８ビットを１
シンボルとして、それより大きいシンボルで構成されるリードソロモン符号に対して、不足するビットはダミーデータを与えて、１シンボルとし、これにより生成されたリードソロモン符号のチェックシンボルは、情報と同じ８ビットについては情報シンボルに続けて送出し、余ったチェックシンボルのビットは、後からまとめて送るようにし、復号においては、８ビットの情報シンボルおよび８ビットのチェックシンボルにダミービットを付加してシンドローム計算を行い、後に続く余りをまとめたチェックシンボルのビットデータに対しては、補正計算を行う。

【００４３】上記手段において、この発明の請求項７に記載の誤り訂正符号復号化方法は、例えば、情報およびチェックシンボルを全て反転した上でフラッシュメモリなどに記録し、読み出しにおいては、これを全て反転して復号することで、フラッシュメモリの消去状態である全“１”を、全“０”の符号化データとして扱うことを可能にする。

【００４４】上記手段において、この発明の請求項９に記載の誤り訂正符号復号化方法は、短縮部分に情報およびチェックバイトが全て“１”であっても符号となるようにダミー情報を設定し、復号側においては、短縮部分のデータに相当するシンドロームデータを情報およびチェックシンボルより生成されるシンドロームに付加して復号を行う。

【００４５】上記手段において、この発明の請求項１５
に記載の誤り訂正符号復号化方法は、短縮部分の先頭にその符号固有のデータを与え、符号化においてはその固有データに基づくチェックシンボルを生成して、情報およびチェックシンボルのみ送出し、復号においては、固有データパターンに相当するシンドロームを情報およびチェックシンボルより生成されるシンドロームに付加して復号を行う。

【００４６】上記手段において、この発明の請求項２２
に記載の誤り訂正復号化回路は、入力データに対応するシンドロームと、バッファメモリのデータに対するシンドロームを選択し、これに基づく誤り訂正と復号を行うことにより、バッファメモリへのアクセス回数を低減し、バッファメモリの低速化を可能にする。

【００４７】上記手段において、この発明の請求項２３
に記載の誤り訂正符号復号化方法は、誤り訂正符号化および復号化において、１ビット誤り訂正、２ビット誤り検出を行う（７６、６４）バイナリ線形符号において、
パリティ検査行列の重みが“１”、“３”、“７”となるように構成し、誤り訂正不可の検出には、シンドロームの重みを求め、この重み検出に基づく誤り訂正不可の検出を行う。

【００４８】

【実施例】

実施例１． 図１は、この発明の実施例１の誤り訂正符号復号化方法を実現するための回路ブロック図であり、特に１シンボル１０ビットの（１０２３、１０１５）リードソロモン符号を短縮した（５２０、５１２）リードソロモン符号符号のシンドローム演算までを示した復号回路を示すものである。

【００４９】図において、２は１シンボル中の剰余ビットである２ビットのダミーデータ（例えば、“００”を入力するためのダミーデータ入力回路）、３はチェックシンボルのオーバー分（２ビットＸ８シンボル）によるシンドロームデータを生成するシンドロームデータ補正回路、４は１０ビットの２つのデータを選択して出力するセレクタ、５は従来のＧＦ（２Ｅ１０）上のガロア体加算回路、７は１０ビットのレジスタ、８はＧＦ（２Ｅ
１０）上のガロア体係数乗算回路、６は１０ビットの２
つのデータを選択するセレクタ、９はシンドローム出力端子、１０はデータ入力端子１に接続される０／１反転回路である。

【００５０】ちなみに、この実施例１は、先に述べた第１の課題と、第２の課題を解決するものである。

【００５１】以上述べたような構成において、次にその動作を説明する。

【００５２】図１の構成においては、符号データは、全て０／１が反転した状態で記録されているものとする。
つまり、データ入力端子１から入力される符号データは、８ビット単位で反転したデータである。 このデータは、０／１反転回路１０において、反転される。 すなわち、記録データの全ビットが“１”の場合、符号は反転して全て“０”となる。 したがって、フラッシュメモリの消去において、消去データは全て“１”となるので、
０／１反転回路１０の出力としては、全て“０”の符号としてシンドロームチェックできることになる。

【００５３】つまり、第２の課題が解決される。

【００５４】次に、第１の課題に対応する動作を説明する。

【００５５】まず、先に送られた５１２バイトの情報は、剰余ビットである２ビットについて、例えば“０”
として符号化されており、受信側においても、ダミーデータ入力回路２よりダミーデータ（例えば、“０”）を付加して、１０ビットのシンボルとしてセレクタ４を介してガロア体加算回路５に入力される。

【００５６】ガロア体加算回路５のもうひとつの入力は、初期値を“０”とするレジスタ７から、ガロア体係数乗算回路８を通じて、セレクタ６から出力されるデータである。 この回路系は従来のシンドローム回路と同じ演算を行う。

【００５７】次に、８シンボルチェックバイトが入力されるが、これは情報シンボルと同じ８ビットのデータについてのみ入力され、情報シンボル同様、ダミーデータ入力回路２よりダミーデータ（例えば、“０”）を付加して１０ビットのシンボルとしてセレクタ４よりガロア体加算回路５に入力され、先の情報シンボルと同様にシンドローム計算が行われる。

【００５８】最後に、符号の系列として、各チェックシンボル中のオーバービット２ビットが、８ビット単位にまとめられ、８ビットデータとして２シンボル入力される。 このデータはシンドロームデータ補正回路３に入力され、

【数２】

¹⁰ ）のガロア体係数乗算および加算が行われる。 ここで、ｄｉはＨＥＸコードで表現される００

０（ＨＥＸ）、１００（ＨＥＸ）、２００（ＨＥＸ）、

３００（ＨＥＸ）のいずれかである。 ここで得られた補正データは、前のチェックシンボルまでのシンドロームデータとガロア体加算回路５で加算される。 ちなみに、

前のチェックシンボルは、レジスタ７から、セレクタ４

を通り、セレクタ６を通じて出力されるシンボルである。 そして、ガロア体加算回路５の加算結果は、再びレジスタ７に記憶される。 そして、これがシンドロームデータＳ

_jとしてシンドローム出力端子９より出力される。

【００５９】ここで、シンドロームデータ補正回路３の構成の第１の例を図１０の回路ブロック図に基づいて説明する。 図において、３７は８ビットの受信データ入力端子、３８〜４０はＧＦ（２ ¹⁰ ）上のガロア体係数乗算回路、４１〜４４はＧＦ（２ ¹⁰ ）上のガロア体加算回路、４５は１０ビットのレジスタ、４６はＧＦ（２ ¹⁰ ）
上のガロア体係数乗算回路、４７は補正データ出力端子である。

【００６０】以上のような構成において、次にその動作を説明する。

【００６１】この例では、８ビットの入力に対して、４
シンボルのチェックシンボルの上位２ビットが一度に入力され、それが２シンボル入る。 ８ビットで受信データ入力端子３７より入力されたシンボルが、それに対し、
チェックシンボルの次数の高い方から順にα ^3j 、α ^2j 、
α ^jの係数を有するガロア体係数乗算回路３８〜４０
に、それぞれ入力され、その結果がガロア体加算回路４
１〜４３で加算される。

【００６２】これらは、上位２ビットのみ“１”になるので、下位８ビットに関係する論理回路は省略でき、小さな回路規模で実現できる。

【００６３】ガロア体加算回路４３の結果は、ガロア体加算回路４４に入力され、ガロア体係数乗算回路４６の出力と加算され、レジスタ４５に入力される。 レジスタ４５は初期値を“０”とし、その出力をガロア体係数乗算回路４６に入力する。 ガロア体係数乗算回路４６は、
図１におけるガロア体係数乗算回路８と同じ役割を果たすが、ガロア体係数乗算回路８の４乗倍の係数乗算を行う。 これは、８ビットのデータに４シンボルのチェックバイトの上位２ビットが割り当てられているためである。 次のチェックシンボルの上位２ビットのデータも、
同様に処理され、レジスタ４５に記憶される。 以上のような処理を通じて、補正データの計算を終了する。

【００６４】次に、シンドロームデータ補正回路３の構成の第２の例を図１１の回路ブロック図に基づいて説明する。 図１１の構成は、図１０に示した構成から、レジスタ４５およびガロア体加算回路４４を外して、セレクタ４８を追加したものとなっている。

【００６５】以上のような構成において、次にその動作を説明する。

【００６６】図１１の構成において、ガロア体加算回路４３までの動作は、図１０の場合と同様である。

【００６７】一方、先に入力されたシンボルに対して得られたガロア体加算回路４３の出力は、ガロア体係数乗算回路４６を通り、セレクタ４８を通って、補正データ出力端子４７より出力される。

【００６８】この結果を、図１のセレクタ４を通じて、
セレクタ６を通って出力されるレジスタ７の出力結果と、ガロア体加算回路５で加算し、レジスタ７に記憶する。 そして、次の８ビットシンボルデータによるガロア体加算回路４３の出力を、そのままセレクタ４８を通り、先のシンボルと同様の操作を行うことにより、シンドロームが得られる。

【００６９】実施例２． 図２は、この発明の実施例２の誤り訂正符号復号化方法を実現するための回路ブロック図であり、特に第２の課題に対する解決を図るものである。

【００７０】さて、実施例１では、符号化データを反転して記録したので、全て“１”のデータが、情報が全て“０”の符号なのか、消去によって全て“１”となっているのかの区別がつかないという問題点があったが、図２の構成は、この問題を解決するものである。

【００７１】図２において、１１は８ビットの２入力データに対応したセレクタであり、データ入力端子１からの入力を０／１反転回路１０を通じて取り込むか、直接取り込むかの選択を行っている。

【００７２】以上のような構成において、通常においては、データ入力端子１からの受信データをセレクタ１１
を通じて、直接取り込みシンドローム計算を行い、フラッシュメモリの消去チェックの時のみ、０／１反転回路１０を通じて入力されるデータをセレクタ１１で選択して取り出し、シンドローム計算する。

【００７３】なお、この場合は、通常の符号化データは、０／１の反転は行わずに記憶させる。

【００７４】ところで、この実施例２では、０／１反転回路１０とセレクタ１１を分けて制御する構成を例示しているが、両者を合わせた機能は排他的論理和回路を用いて実現できることは、周知である。

【００７５】実施例３． さて、実施例１、実施例２では、第２の課題に対して、０／１反転回路を用いて、フラッシュメモリの消去、すなわち全て“１”の状態をチェックする方法を示したが、この実施例３では、シンドロームのレジスタ７の初期値設定だけで、フラッシュメモリの消去のチェックが行える方法を提示する。 また、
この実施例３では、第３の課題に対応して、シンボル単位のスリップが生じても、これを検出できる方法を提示する。

【００７６】図８は、この実施例３を実行するに当たっての（５２０、５１２）リードソロモン符号の構成法を示している。 ちなみに、図８の符号構成は、実施例１における、第１の課題の解決のためにも適用される。

【００７７】さて、図８において、３０は短縮符号部分、３１は実情報データシンボル部分、３２はチェックシンボル部分、３３は情報およびチェックシンボルが全て“１”であっても、符号となるように挿入したダミーシンボル、３４は１０ビットのチェックシンボルのうちの各上位２ビットをまとめて符号系列の後ろに付加した付加チェックシンボルである。

【００７８】さて、１０ビットを１シンボルとするリードソロモン符号は、通常１０２３シンボルまでの符号長をとることができる。 そこで、図１５の従来例と異なり、フラッシュメモリの記憶単位である８ビットの実情報データシンボル部分３１を１シンボルとして、上位２
ビットにはダミーとして、例えば“０”を挿入する。 これにより、８ビット／１０ビットの変換が不要となる。

【００７９】この情報シンボルにより生成されるチェックシンボル部分３２は、１シンボル当たり１０ビットであり、上位２ビットが固定データである保証はない。 そこで、下位８ビットのみは８ビット情報シンボルに続いて配置し、上位の２ビットは８ビット単位にまとめて、
チェックバイトであるチェックシンボル部分３２の後に、剰余シンボルとして付加チェックシンボル３４を２
シンボル配置する。 これらの動作は、シンボルクロック処理できることであり、全ての操作がシンボルクロックで可能になる。

【００８０】次に、第２、第３の課題に対する解決策となる符号構成を図８にしたがって説明する。 例えば、１
シンボルを１０ビットとする（１０２３、１０１５）リードソロモン符号の例として、原始多項を

【数３】

【数４】

【数５】

であるシンボル部分にダミーシンボル３３として、位置２７８番目に１９Ｄ（ＨＥＸ）、４５４番目に０ＡＢ

（ＨＥＸ）を設定すると、図８における実情報データシンボル部分３１が全て“１”、情報シンボルの上位２ビット部分を“０”とした場合、チェックシンボル部分３

２の８シンボルは全て“１”となる。 すなわち、フラッシュメモリの消去状態である全てが“１”の状態を図８

における（５２０、５１２）リードソロモン符号の符号として見ることができる。

【００８１】次に、図８に示した符号構成における符号化回路について説明する。

【００８２】図６は、図８における符号構成に対応した符号化回路の構成例を示す回路ブロック図である。 図において、２２は８ビットの情報データ入力端子、２は情報シンボルの上位２ビットのダミーデータ入力回路、２
３は、例えば、線形帰還シフトレジスタタイプの初期位置設定可能なＧＦ（２ ¹⁰ ）上の符号化回路、２４は符号化回路２３のレジスタの初期値設定を行うための符号化回路初期値データ設定回路、２５はチェックシンボルの下位８ビットか上位２ビットを束ねて８ビットとしたシンボルを出力として選択するセレクタ、２６はチェックバイトデータを出力するチェックシンボル出力端子である。

【００８３】図からも明らかなように、この回路構成は従来の符号化回路と演算量、回路規模においてほとんど変わらない構成となっている。

【００８４】以上述べたような構成において、次にその動作を説明する。

【００８５】まず、８ビットの情報データが情報データ入力端子２２に入る前に、図８におけるダミーシンボル３３を入力し、符号化回路２３で計算する。 しかし、ダミーシンボル３３は固定値であるので、次に続く情報データが入力される前の符号化回路における状態は、事前に計算しておくことができる。 例えば、符号化回路２３
を、従来から用いられてきたような情報シンボルを入力した時点でチェックシンボルが得られる線形帰還シフトレジスタタイプとし、チェックシンボルを多項式次数の係数とみなして、その計算途中となるレジスタの状態を高次から見ると、１７４（ＨＥＸ）、０Ｂ６（ＨＥ
Ｘ）、１０５（ＨＥＸ）、０ＥＡ（ＨＥＸ）、２６Ｂ
（ＨＥＸ）、２６０（ＨＥＸ）、１８Ｆ（ＨＥＸ）、０
Ｄ７（ＨＥＸ）となる。 したがって、この計算結果を、
符号化回路初期値データ設定回路２４から、符号化回路２３のレジスタに対して、初期値として与えればよい。
ちなみに、このような初期値を与えるための構成は、例えば、フリップフロップ回路のセット端子やリセット端子にダイレクトにデータを設定するように構成することで実現できる。

【００８６】これに続いて、情報データ入力端子２２から入力された８ビットの情報データは、２ビットのダミーデータ入力回路２により、例えば“０”を２ビット付加されて、１０ビットのシンボルデータの形で、符号化回路２３に入力される。 そして、５１２シンボルの８ビット情報データを入力し終えた時点で、符号化回路２３
では８シンボルのチェックシンボルが得られている。 ただし、これは１シンボルを１０ビットとしたシンボルである。 そこで、まず各チェックシンボルの下位８ビットについてセレクタ２５を通じて、チェックシンボル出力端子２６より出力し、その後に、各チェックシンボルの上位２ビットを８ビット単位にまとめてセレクタ２５を通じてチェックシンボル出力端子２６より出力する。 これにより、全てのデータを８ビットの情報データのシンボルクロックで処理することが可能になる。

【００８７】次に、第２、第３の課題に対する解決策を説明する。 図７は、そのための構成例であり、２７は８
ビット排他論理和ゲートで構成されるガロア体加算回路であり、２８は補正データをガロア体加算回路２７に与えるためのチェックシンボル補正データ設定回路２８である。 図からも明らかなように、この回路はセレクタ２
５の出力までの構成は図６の構成と略同様である。 ただし、初期値を設定するための回路を持たず、符号化回路２３は情報データが入力される前に“０”クリアされる。

【００８８】以上述べたような構成において、次にその動作を説明する。

【００８９】図７の構成では、符号化回路２３の初期設定値を“０”とすること以外は、基本的に図６の構成と同様の動作となる。 そして、固定値として与えられるダミーシンボルに対しては以下のように処理する。 つまり、リードソロモン符号は線形符号であるので、初期設定値“０”より得られたチェックシンボルに対して、図８におけるダミーシンボル３３に対するチェックシンボルを、チェックシンボル補正データ設定回路２８からガロア体加算回路２７を通じて、ガロア体加算すればよい。 ここで、ダミーシンボル３３に対するチェックシンボルは、高次からみて、０４Ａ（ＨＥＸ）、０１５（Ｈ
ＥＸ）、３ＡＦ（ＨＥＸ）、２９４（ＨＥＸ）、１２５
（ＨＥＸ）、０９Ｆ（ＨＥＸ）、０２Ｂ（ＨＥＸ）、２
７４（ＨＥＸ）となる。 セレクタ２５は８ビットずつの出力となるので、チェックシンボル補正データ設定回路２８の出力は、高次からみて、４Ａ（ＨＥＸ）、１５
（ＨＥＸ）、ＡＦ（ＨＥＸ）、９４（ＨＥＸ）、２５
（ＨＥＸ）、９Ｆ（ＨＥＸ）、２Ｂ（ＨＥＸ）、７４
（ＨＥＸ）、０Ｅ（ＨＥＸ）、４２（ＨＥＸ）となる。
そして、セレクタ２５の出力にチェックシンボル補正データ設定回路２８の出力を、ガロア体加算回路２７でガロア体加算し、チェックシンボル出力端子２６から出力する。

【００９０】次に、この実施例３における復号回路の例を説明する。 この発明の復号では、シンドローム計算に特長があるので、実施例１と同様に、シンドローム回路部分について示す。

【００９１】図３は、実施例３に適用される復号回路の回路ブロック図であり、図１の構成と異なる点は、０／
１反転回路１０がなく、代わりにシンドローム初期データ設定手段１２が付加された構成となっている。

【００９２】以上述べたような構成において、次にその動作を説明する。

【００９３】８ビット単位で受信された受信データには、図８におけるダミーシンボル３３は入力されないので、図６の符号化回路での動作と同様に、レジスタ７に情報データが入力される直前のダミーシンボル３３に対応したシンドローム計算の途中結果を予め計算しておき、これをシンドローム初期データ設定手段１２に設定しておく。 この時、例えば、先の例で示したのと同じパラメータでは、シンドロームＳ ₀ 〜Ｓ ₇は、

【数６】

【数７】

【数８】

【数９】

【数１０】

【数１１】

【数１２】

【数１３】

の構成と、０／１反転回路１０がないだけで、同様である。

【００９４】次に、図７で説明した符号化回路同様、情報データに対するシンドロームを求めた後に、図８におけるダミーシンボル３３のシンドロームデータに補正する方法について説明する。 図４はそのための回路構成を示す回路ブロック図であり、図６におけるシンドローム初期データ設定手段１２に代わってシンドローム補正データ設定回路１４を設けている。 また、１３はＧＦ（２
¹⁰ ）上のガロア体加算を行うガロア体加算回路１３で、
排他的論理和ゲートで構成される。

【００９５】図４の構成の動作は、シンドローム回路部分のレジスタ７の初期値データ設定が全て“０”となる以外は、図６の構成と同様の演算となる。

【００９６】受信データが全て入力され、シンドロームが得られ、シンドローム出力端子９より出力される時、
シンドローム補正データ設定回路１４からそれぞれ図８
におけるダミーデータのシンドローム数値をガロア体加算回路１３で、受信データからのシンドロームと加算する。 この補正データは、例えば、先の例で示したパラメータでは、シンドロームＳ ₀ 〜Ｓ ₇に対して、それぞれ

【数１４】

【数１５】

【数１６】

【数１７】

【数１８】

【数１９】

【数２０】

【数２１】

【００９７】なお、第２、第３の課題に対する解決策として、本発明では、ダミーシンボル３３に対する初期値設定を行っているので、全て第１の状態のデータを除き、受信データがシンボル単位でスリップしたとしても、ダミーデータ部分がエラーとみなされてしまうので、スリップを検出できる確率が高くなる。

【００９８】また、実施例２と同様に、フラッシュメモリの消去時のみシンドローム初期データ設定手段１２あるいはシンドローム補正データ設定回路１４を、図８におけるダミーシンボル３３に関するシンドロームデータとし、普通は“０”を設定するようにすることも可能である。

【００９９】また、この実施例では、１０ビットシンボルのリードソロモン符号を使った第１の課題の解決策上で、第２、第３の課題を示したが、例えば８ビットシンボルのリードソロモン符号の短縮符号などでも、この実施例同様、第２の課題、第３の課題に対する解決策を実現することができる。

【０１００】実施例４． 次に、本発明の実施例４の誤り訂正符号復号化方法について説明する。 図９は、本実施例を実現するための符号構成例であり、特に図８を改良したものである。 図９において、３５は情報データの手前の短縮符号の符号固有データ挿入シンボル部分を示すものである。

【０１０１】ちなみに、本実施例は、実施例３で示した、第２の課題、第３の課題を解決する発明と類似しているが、第３の課題に対する解決策をより強化したものである。

【０１０２】次に、図９について説明する。 符号固有データ挿入シンボル部分３５の部分に、図８と同様に、
“０”を除くその符号固有のパターンを設定している。
例えば、ｋ段のインターリーブで構成されるリードソロモン符号の構成では、各段に“１”から“ｋ”までの数値を設定する。

【０１０３】なお、この方法における符号化方法および復号方法は、実施例３で示した、図６、図７、図３、図４の回路構成により実現される。

【０１０４】次に、図９の符号構成における同期判定の方法について説明する。 図５は、これを実現するための構成例を示す回路ブロック図である。 図５の構成において、シンドローム出力端子９までの系統は、図３の構成と同様である。 一方、１５は誤り位置、誤り数値を求める誤り位置／大きさ検出回路１５、１６は同期が正しいか否かを調べるための同期判定回路、１７は誤りの位置と大きさを出力する誤り位置／大きさ出力端子、同期判定回路１６から出力される同期チェックフラグを導出するための同期チェックフラグ出力端子である。

【０１０５】以上述べたような構成において、次にその動作を説明する。

【０１０６】初期値データでは、それぞれ受信した符号の、期待される固有のデータが設定されるものとする。
これにより得られたシンドローム出力端子９からのシンドロームから、誤り位置／大きさ検出回路１５において、誤り位置多項式および誤り数値多項式を求め、チェンサーチにより誤り位置および誤りの大きさを求める。
ここで、一般には、受信したリードソロモン符号の符号長部分のチェンサーチの検査を行うが、この実施例では、符号固有データ挿入シンボル部分３５を挿入した短縮部分を含む短縮符号部分３０もチェックする。 この時、正しく訂正できた場合、短縮符号長−１の“０”シンボルランが続き、続いて符号固有データ挿入シンボル部分３５が現れる。 この先頭の挿入データの状態を同期判定回路１６で監視し、同期がとれていたら、フラグを同期チェックフラグ出力端子１８より出力する。 一方、
誤り位置／大きさ出力端子１７からは、同期のずれ情報を含め、誤り位置および大きさを出力する。

【０１０７】このように、短縮部分の“０”ランおよび短縮部分に埋め込んだ先頭の固有データにより、符号長を増やすことなく、シンボル単位のスリップに対して、
検出及びリカバリができる。

【０１０８】なお、本実施例の方法の実現に当たっては、実施例３で示した符号化回路および復号化回路がほとんどそのまま使用できるので、例えばフラッシュメモリの消去には実施例３の方法を採用し、通常のケースでは、この実施例４の方法を採るようにすることも可能である。

【０１０９】実施例５． 次に、本発明の実施例５の誤り訂正符号復号化方法について説明する。 この実施例は、
これまで示してきた実施例において、特に第１課題の解決策について、不完全であった部分に対する解決策を示す。

【０１１０】これまで説明してきた実施例、例えば図８、図９のような符号構成の復号においては、情報シンボル位置での上位２ビットのダミー部分に誤りがあると判定された場合、訂正不可能な誤りが存在する。

【０１１１】これに対して、図８、図９において、後に付加した付加チェックシンボル３４は、１シンボルの全てを誤ると、例えばリードソロモン符号として４シンボルの誤りに拡散する可能性があるが、全体として付加するシンボル数は少ないので、確率的には小さい。 また、
誤った場合で訂正不可能が検出された場合には、その付加したシンボルを消失として消失訂正を行い、その消失位置の誤りの大きさがチェックシンボルの上位２ビットのみに現れたのであれば情報シンボルには誤りがないと判断してもよい。 すなわち、誤りの大きさから誤り検出することが可能である。

【０１１２】また、後に付加した上位２ビットをまとめたシンボルについては、複数回送信送信あるいは複数シンボル記録とし、復号側で多数決復号する方法もある。

【０１１３】また、後に付加した上位２ビットをまとめたシンボルを情報として、伝送形態にあった、例えば８
ビットシンボルのリードソロモン符号、あるいは４ビットシンボルのリードソロモン符号などの第２の誤り訂正符号で符号化して、そのチェックを付加して送信あるいは記録し、復号側では後ろに付加した上位２ビットをまとめたシンボルに対して、第２の誤り訂正符号で復号してから情報シンボルに対する復号を行う方法もある。

【０１１４】実施例６． 次に、この発明の実施例６について説明する。 図１２はこの発明の実施例６の誤り訂正符号復号化方法を実現するための回路の回路ブロック図であり、特に第４の課題を解決するための構成を例示するものである。 図において、６１は受信データを入力するためのデータ入力端子１から入力される符号系列のためのシンドローム回路、６２はバッファメモリ５９からのデータに対応するシンドローム回路６０のデータと、
データ入力端子１からのデータに対応するシンドローム回路６１のデータを選択して、誤り位置／大きさ検出回路６３に入力するためのセレクタである。 その他の構成については、図１８の構成と同様である。

【０１１５】以上述べたような構成において、次にその動作を説明する。

【０１１６】データ入力端子１から入力される符号系列は、バッファメモリ５９に記憶されると同時に、シンドローム回路６１に入力される。 また、シンドローム回路６０は、受信直後の符号系列を除く符号系列についてシンドローム計算を行う。

【０１１７】セレクタ６２は、シンドローム回路６０、
６１のそれぞれのデータを時分割で選択して誤り位置／
大きさ検出回路６３に入力する。 誤り位置／大きさ検出回路６３では、入力されたシンドロームに応じて、誤り位置と誤りの大きさを求め、訂正回路６４に渡す。 訂正回路６４は、バッファメモリ５９に記憶されているデータから誤り位置に該当するデータを取り込み、誤りを訂正して再びバッファメモリ５９に返す。

【０１１８】これにより、バッファメモリ５９とシンドローム回路６０とのデータアクセスは、入力符号長分少なくなり、バッファメモリ５９のアクセス速度は遅くてもよくなり、例えば従来高価なＳＲＡＭで構成していたバッファメモリ５９が、安価なＤＲＡＭで済むようになる。

【０１１９】実施例７． 次に、この発明の実施例７について説明する。 図１３はこの発明の実施例７の誤り訂正符号復号化方法を実現するための回路の回路ブロック図であり、特に第５の課題を解決するための構成を例示するものである。 図において、５１はシンドローム回路６
０から出力される８ビットのシンドローム信号、５０はシンドローム信号５１から偶数および重み“５”を検出するための偶数および重み“５”検出回路、５２は偶数および重み“５”検出回路５０で偶数および重み“５”
を検出した時に信号“１”を出力する偶数および重み“５”検出信号線であり、その他の構成については、７
２ビット入力ＮＯＲ回路６７を除けば図１９の構成と同様である。

【０１２０】さて、１ビット誤り訂正２ビットで検出を行う符号の構成法として、パリティ検査行列をそれぞれ異なる奇数重みのビット系列で構成する方法がある。 これは、先に挙げた文献などにも示されている。 （７２、
６４）バイナリ線形符号では、パリティ検査行列は、８
ビットとなるが、それぞれ奇数重みの状態の組み合わせは、以下のようになる。

【０１２１】重み１＝８ 重み３＝５６ 重み５＝５６ 重み７＝８ そして、従来は、重み“１”、“３”、“５”の状態を選択し、（７２、６４）符号を構成していたが、この実施例では、重み“１”、“３”、“７”をとって符号を構成する。 この場合、例えば、パリティ検査行列を、

【数２２】

【０１２２】さて、以上のような観点から、図１３の動作を説明する。

【０１２３】この実施例の符号構成では、パリティ検査行列に、奇数重みである“１”、“３”、“７”の全パターンを用いているので、該当しないシンドロームパターン、すなわち“０”を除く偶数重みパターンおよび重み“５”のパターンを検出すればよい。 なお、シンドロームの“０”検出は、８入力ＯＲ回路６６で検出し、２
入力ＡＮＤ回路６８で訂正不可フラグが“１”にならないようにしているので、偶数および重み“５”検出回路５０は偶数および重み“５”を検出すればよいことになる。

【０１２４】図１４は、偶数および重み“５”検出回路５０の詳細な構成を示す回路ブロック図である。 図において、５３は２入力ＸＯＲ回路、５４は２入力ＡＮＤ回路、５５は２入力ＯＲ回路、５６は２入力ＸＮＯＲ回路５６である。

【０１２５】図からも明らかなように、従来は７１個の２入力ＯＲ回路あるいはＮＯＲ回路が必要であったが、
この実施例の構成では極めて小さな回路規模で同様の機能を実現することができる。

【０１２６】なお、ここでは（７２、６４）バイナリ線形符号について説明したが、他のパリティ長の符号についても同様に適用されることは言うまでもない。

【０１２７】

【発明の効果】この発明の誤り訂正符号復号化方法は以上のように構成したので、以下に説明するようなさまざまな効果を得ることができる。

【０１２８】効果１． この発明は、第１の課題に対して、情報シンボルよりも大きなビット長をシンボルとするリードソロモン符号符号において、情報ビットの上位部分をダミーとし、チェックシンボルの上位２ビットについては後から付加するように構成したので、シンボル変換することなく、またシンボルクロックのみで符号復号化ができるので、高速で処理できるという効果がある。

【０１２９】効果２． この発明は、第２の課題に対して、符号系列の反転あるいは短縮部分へのダミーデータの設定により、フラッシュメモリの消去チェックを、誤り訂正回路を用いて実施できるので、検査のための特別な回路が不要になり、回路構成を簡略化できるという効果がある。

【０１３０】効果３． この発明は、第３の課題に対して、短縮部分への符号固有データの重畳により、同期データを挿入したので、情報長あるいはデータ長を増やすことなく、同期チェックあるいはリカバリが可能になるという効果がある。

【０１３１】効果４． この発明は、第４の課題に対して、入力データに対応したシンドローム回路を設け、セレクタにより従来のシンドローム回路と選択的して復号できるので、従来に比べてバッファメモリのアクセス速度が遅くてもよく、安価なメモリを適用できるという効果がある。

【０１３２】効果５． この発明は、第５の課題に対して、８ビットのシンドローム長において、重み“１”、
“３”、“７”の全てのパターンについて１ビット誤り訂正に対応させたので、シンドロームから直接“０”を除く偶数および重み“５”を検出するだけで訂正不可の検出が可能となり、従来より高速で小型の回路で誤りの検出が可能になるという効果がある。

【図面の簡単な説明】

【図１】 この発明の実施例１の誤り訂正符号復号化方法を実現するための回路ブロック図である。

【図２】 この発明の実施例２の誤り訂正符号復号化方法を実現するための回路ブロック図である。

【図３】 この発明の実施例３の誤り訂正符号復号化方法における復号回路の第１の例の回路ブロック図である。

【図４】 この発明の実施例３の誤り訂正符号復号化方法における復号回路の第２の例の回路ブロック図である。

【図５】 この発明の実施例４の誤り訂正符号復号化方法における、同期判定を行う回路ブロック図である。

【図６】 この発明の実施例３の誤り訂正符号復号化方法において、図８に示した符号構成に対応する符号化回路の回路ブロック図である。

【図７】 この発明の実施例３の誤り訂正符号復号化方法における、符号化回路の他の例を示すブロック図である。

【図８】 この発明の実施例３を実行するに当たっての（５２０、５１２）リードソロモン符号の構成法の説明図である。

【図９】 この発明の実施例４を実行するに当たっての符号の構成法の説明図である。

【図１０】 図１の構成におけるシンドロームデータ補正回路の第１の例を示す回路ブロック図である。

【図１１】 図１の構成におけるシンドロームデータ補正回路の第２の例を示す回路ブロック図である。

【図１２】 この発明の実施例６の誤り訂正符号復号化方法を実現するための回路ブロック図である。

【図１３】 この発明の実施例７の誤り訂正符号復号化方法を実現するための回路ブロック図である。

【図１４】 図１３の偶数および重み“５”検出回路の回路例を示す回路ブロック図である。

【図１５】 従来の誤り訂正符号復号化方法における符号の構成例の説明図である。

【図１６】 図１５のリードソロモン符号のチェックバイトを生成する符号化回路の回路ブロック図である。

【図１７】 従来の誤り訂正符号復号化方法における復号化回路の回路ブロック図である。

【図１８】 従来の誤り訂正符号復号化方法において、
積符号構成の復号を行う回路の回路ブロック図である。

【図１９】 従来の誤り訂正符号復号化方法において、
（７２、６４）バイナリ線形符号の復号回路の回路ブロック図である。

【符号の説明】

１ データ入力端子、２ ダミーデータ入力回路、３
シンドロームデータ補正回路、４ セレクタ、５ ガロア体加算回路、６ セレクタ、７ レジスタ、８ ガロア体係数乗算回路、９ シンドローム出力端子、１０
０／１反転回路、１１ セレクタ、１２ シンドローム初期データ設定手段、１３ ガロア体加算回路、１４
シンドローム補正データ設定回路、１５ 誤り位置／大きさ検出回路、１６ 同期判定回路、１７ 誤り位置／
大きさ出力端子、１８ 同期チェックフラグ出力端子、
１９ ８ビット／１０ビット変換回路、２０ ＦＦチェック回路、２１ 消去検査フラグ出力端子、２２ 情報データ入力端子、２３ 符号化回路、２４ 符号化回路初期値データ設定回路、２５ セレクタ、２６ チェックシンボル出力端子、２７ ガロア体加算回路、２８
チェックシンボル補正データ設定回路、２９ １０ビット／８ビット変換回路、３０ 短縮符号部分、３１ 実情報データシンボル部分、３２ チェックシンボル部分、３３ ダミーシンボル、３４ 付加チェックシンボル、３５ 符号固有データ挿入シンボル部分、３６ ダミーシンボル部分、３７ 受信データ入力端子、３８、
３９、４０ ガロア体係数乗算回路、４１、４２、４
３、４４ ガロア体加算回路、４５レジスタ、４６ ガロア体係数乗算回路、４７ 補正データ出力端子、４８
セレクタ、４９ 訂正不可検出フラグ出力端子、５０
偶数および重み“５”検出回路、５１ シンドローム信号、５２ 偶数および重み“５”検出信号線、５３ ２
入力ＸＯＲ回路、５４ ２入力ＡＮＤ回路、５５ ２入力ＯＲ回路、５６２入力ＸＮＯＲ回路、５９ バッファメモリ、６０、６１ シンドローム回路、６２ セレクタ、６３ 誤り位置／大きさ検出回路、６４ 訂正回路、６５復号データ出力端子、６６ ８入力ＯＲ回路、
６７ ７２ビット入力ＮＯＲ回路、６８ ２入力ＡＮＤ
回路。