Data decoding method

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、符号化データの復号における改良に関し、特に、レートｋ／ｎ畳込み符号などの高いレートのトレリス符号を用いて符号化されたデータの復号における改良に関する。

【０００２】

【従来の技術】多くのデータ処理アプリケーションでは、トレリス符号などのデータ符号化技術を用いてデータストリームを符号化するのが好ましいことが多い。 例えば、ディジタル通信システムでは、変調データのトレリス符号化は、符号化したデータの適当なマッピングと組み合わせれば、伝送信号パワーまたは帯域幅を増大させずに、受信される信号の信号対雑音比を改善することができる。 （ジー．ウンガーベック(G. Ungerboeck)、
「マルチレベル／位相信号によるチャネル符号化(Chann
el Coding with Multilevel/Phase Signals)」、IEEE T
ransactions on Information Theory、第ＩＴ−２８巻第５５〜６７ページ（１９８２年１月）参照。 ）データ符号化に帰することができる信号対雑音比の改善を符号化利得といい、これは帯域幅効率を増大させる。 上記のウンガーベックの論文によれば、レートｎ／（ｎ＋１）
トレリス符号を２ ⁿ⁺¹点信号セットにマッピングしたものは、符号化しない２ ⁿ点信号セットと比べて大幅な符号化利得を得ることができる。 与えられたアプリケーションで達成される符号化利得の量はいくつかの要因、例えば、符号レートおよび符号の状態数などに依存する。
一般に、符号レートは、符号ビットの各シーケンスを生成するために使用される非符号化データビットの数の関数であり、符号の状態数は例えば符号器メモリ内の記憶要素の数の関数である。

【０００３】レートｋ／ｎ畳込み符号は高レートトレリス符号の一種である。 レートｋ／ｎ畳込み符号においては、ｋ個の非符号化データビットからなるグループ（データシンボルともいう）が、ｎ個の符号ビットを用いて符号化される。 これをまとめて符号シンボルという。 レートｋ／ｎ符号器は、シフトレジスタとして作用する符号器メモリを含む。 トレリス符号は、状態遷移をトレリスの形に図式化することが可能な符号の一般的なクラスであるが、その状態遷移は必ずしもシフトレジスタのような特性を示す必要はない。 低レート符号としてはレート１／ｎ畳込み符号がある。 これは、各１ビットデータシンボルがｎビット符号シンボルを使用して符号化される。 高レートおよび低レートのいずれの符号の場合も、
符号化されたデータは、周知のビタビ最尤アルゴリズムを実装したハードウェアを使用して復号されることが多い。 このアルゴリズムは、例えば、ジー． ディ． フォーニー、ジュニア(GD Forney, Jr.)、「ビタビアルゴリズム(The Viterbi Algorithm)」、Proceedings of th
e IEEE、第２６８〜２７８ページ（１９７３年３月）に記載されている。 ビタビアルゴリズムは、有限状態マルコフ過程の状態シーケンスを評価する問題の再帰的解法である。 畳込み符号を使用してデータを符号化する過程のようなマルコフ過程では、時刻ｔ＋１に与えられた状態ｘ _t+1にある確率は、時刻ｔにおける状態ｘ _t （先行状態ということにする）のみに依存する。 ビタビアルゴリズムは、与えられた符号化データのセットに対して、可能な状態遷移のトレリスを通る最尤パスを見つけるという意味で、最適な復号を行う。

【０００４】与えられた処理速度でビタビ復号アルゴリズムを実装するのに要する回路面積を最小にすることを企図した、いくつかの面積効率の良い復号器設計が、低レート符号に対して開発されている。 （例えば、ピー．
ジー． グラク(PG Gulak)、ティ． カイラス(T. Kaila
th)、「ビタビアルゴリズムのための局所連結ＶＬＳＩ
アーキテクチャ(Locally Connected VLSI Architecture
for the Viterbi Algorithm)」、IEEE Journal on Sel
ected Areas in Communications、第６巻第３号第５２
７〜５３７ページ（１９８８年４月）、および、エイチ−ディ． リン(HD. Lin)他、「畳込み符号に対する折返しビタビ復号器(Folded Viterbi Decoders for Convolu
tional Codes)」、IEEE VLSI Signal Processing、第Ｉ
Ｖ巻、IEEE Press（１９９０年）参照。 ）しかし、高レート符号は一般に、例えばビタビアルゴリズムを用いて最大の符号化利得を与えるためにはずっと複雑なハードウェアのセットを必要とする。 その結果、レートｋ／ｎ
畳込み符号などの高レートトレリス符号に対して現在利用可能な復号器は一般に、復号器の複雑さおよびコストを縮小するために、次善の復号を利用している。 次善の復号アルゴリズムの例は、例えば、アール． イー． ブラフット(RE Blahut)、「誤り制御符号の理論と実際(T
heory and Practice of Error Control Codes)」、Addi
son-Wesley,Reading、米国マサチューセッツ州（１９８
４年）の第３８２〜３８８ページに記載されている。 残念ながら、次善の復号アルゴリズムを使用することにより復号器ハードウェアの複雑さを縮小することは通常、
符号化利得を犠牲にしてしまう。

【０００５】過度にハードウェアが複雑になる１つの理由として、最適高レートビタビ復号器は一般に、先行状態の可能なシーケンスの尤度を測るパスメトリックを並列にアクセスし更新する処理要素を利用することがある。 その後、更新したパスメトリックを比較して、与えられた符号化データのセットに対応する最尤状態シーケンスを選択する。 一般に、レートｋ／ｎ復号器における各処理要素は２ ^k個の並列メトリック入力を必要とする。 さらに、復号器処理要素の総数は一般に、所望される符号化利得の関数として増大するため、高レート符号の復号器は非常に多数の処理要素を含むことが多い。 その結果、レートｋ／ｎ復号器は一般に、レート１／ｎ復号器よりも、多くの相互接続を含み、ずっと大きい回路面積を占めることになる。 しかし、低レート符号に対して開発されている面積効率の良い技術は、一般に、多数の並列入力処理要素の使用に伴って増大する回路面積の問題を軽減しない。 従って、現状では、費用効率の良い方法で高レート符号の利点を達成するのは困難である。

【０００６】

【発明が解決しようとする課題】上記のことから明らかなように、高レートトレリス符号に対して、面積効率を改良した復号器が必要とされている。 この改良した復号器は、次善の復号アルゴリズムに頼らずに、ハードウェアの複雑さを縮小すべきである。

【０００７】

【課題を解決するための手段】本発明は、レートｋ／ｎ
畳込み符号のような高レートトレリス符号を使用して符号化されたデータを復号する方法および装置を実現するものである。 本発明の第１の特徴によれば、符号化されたデータのストリームを復号する方法は、複数の復号器処理要素のそれぞれに符号状態を割り当てるステップと、符号化されたデータごとに異なる計算済みのパスメトリックおよびブランチメトリックを使用して処理要素内での複数の新たなパスメトリックの計算をスケジューリングするステップと、新たなパスメトリックを計算するために、計算済みパスメトリックの適当なセット内の各計算済みパスメトリックが、与えられた処理要素によって順次アクセスされるように、各処理要素から計算済みパスメトリックの当該適当なセットへのアクセスをスケジューリングするステップと、以上のスケジューリングステップに従って計算したパスメトリックの生き残りシーケンスを使用して符号化前のデータを評価するステップとからなる。 本発明は特に、ビタビ最尤復号アルゴリズムとともに用いるのに適しているが、他の復号アルゴリズムとともに使用することも可能である。

【０００８】本発明の第２の特徴によれば、２ ⁱ個の処理要素のそれぞれに符号状態を割り当てる方法は、符号状態のグループを、その２進表示におけるｉ個のビットの共通セットに基づいて分割し、各処理要素に、ｉビットの共通セットを有する符号状態の分割されたグループを割り当てることによって行われる。 本発明の一実施例では、ｉビットのセットは、符号状態の２進表示のｉ個の上位ビットのセットを表す。

【０００９】本発明の第３の特徴によれば、パスメトリック計算およびアクセススケジュールは、各処理要素が計算済みパスメトリックの適当なセットに順次アクセスをするために、２ ⁱ個の処理要素のそれぞれによるメトリックの計算およびメトリックへのアクセスを、ｉ個の復号器クロックサイクルだけずらす。

【００１０】本発明の第４の特徴によれば、パスメトリックは、後の計算におけるアクセスを容易にするために、計算後に再配列される。 実施例のメトリック再配列方法は、パスメトリックに対応するデータ点をいくつかのスロットに分割するステップ（各スロット内のスロット位置の数をスロットサイズという）と、正しくないスロット位置を占めるデータ点を別のスロット位置に移動するようにデータ点を置換するステップと、データ点をいくつかのスロットに分割するステップと、置換するステップとを、所望のデータ点の配列が得られるまで繰り返すステップとからなる。 この方法の一実施例では、あるスロット内の正しくない位置のデータ点は、他のスロット内の別々の位置に直接移動される。 別の実施例では、データ点はまずあるスロット内のスロット境界付近に収集された後、他のスロット内の別々の位置へ境界を横切って移動される。

【００１１】本発明の特徴的な効果として、高レートトレリス符号の最尤復号が実現される。 従って、与えられた符号化方式によって、大幅に符号化利得が改善され、
その結果、多くの高レート復号器で現在利用されている次善の復号に比べて帯域幅効率が改善される。

【００１２】本発明のもう１つの特徴的な効果として、
復号器の複雑さが大幅に縮小され、その結果、復号器を実装するのに必要な回路面積が大幅に減少する。 従って、本発明は、実用的かつ費用効率の良い方法で、高レート符号による帯域幅効率の利点を達成することができる。

【００１３】

【実施例】本発明は、例えばレートｋ／ｎ畳込み符号のような高いレートのトレリス符号を用いて符号化されたデータを復号する方法および装置を提供する。 ここで、
「トレリス符号」という用語は、トレリス線図の形でモデル化されるような状態遷移を有する任意の種類の符号を指す。 畳込み符号はトレリス符号の一種である。 「高レート（高いレート）」という用語は、レート１／ｎより大きい符号レートを指す。 「面積効率の良い復号器」
という用語は、与えられた処理速度において、従来の復号器と比べて、占有する回路面積が小さい復号器の実装を指す。 以下の説明では、２進ストリングを表すのに括弧の対を使用する。 例えば、符号状態「７」は（００１
１１）と書き、処理要素「２」を処理要素（１０）と書く。 同様に、（ａｂｃ）という形の表現では、変数ａ、
ｂおよびｃが２進値のみをとることを意味する。

【００１４】以下の説明は主にレートｋ／ｎ畳込み符号のビタビ復号について行うが、これは単に例示のためであることは理解されるべきである。 本発明は、他の多くの高レートトレリス符号に容易に適用可能である。 ここで開示するデータ再配列技術は、例えば交錯符号のような非トレリス符号にも適用可能である。 さらに、本発明は、いくつもの異なる復号アルゴリズムのうちの任意のものを利用可能である。 さらに、本発明は、例えば、マルチレベル／位相信号の符号化変調の復号、シンボル間干渉のある通信チャネルでの最尤信号シーケンス評価、
磁気記憶装置に対するディジタルシーケンス検出、光学的に走査した文字またはパターンの検出、および音声認識などを含む、多くの異なる復号アプリケーションにも効果がある。

【００１５】図１の（ａ）に、ｋ個の非符号化データビットの各グループ（すなわちデータシンボル）がｎビットの符号シンボルによって表現されるようにデータのストリームを符号化するのに適した、レートｋ／ｎ畳込み符号器１０の例を示す。 一実施例では、符号器１０は、
２個の非符号化データ入力ｂ０、ｂ１、記憶要素１２、
１４、１６、符号化ロジック１８、ならびに３個の符号化データ出力ｃ０、ｃ１、およびｃ２を有する。 例示した符号器１０は、２個の非符号化入力ビットの各グループに対して、３個の符号化出力ビット（まとめて符号シンボルという）を生成するので、レート２／３符号器という。 記憶要素１２、１４、１６はまとめて符号器メモリという。 各記憶要素は一般に２進情報を１ビット記憶し、例えば、Ｄ型フリップフロップである。 符号器メモリの内容は、以下で詳細に説明するように、符号器の状態を決定する。

【００１６】符号器１０の各記憶要素１２、１４、１６
を通る非符号化データをクロックするために、共通の符号器クロック信号を使用する。 符号器クロック信号周期は、符号器シンボルレートの逆数であり、符号器状態は、符号器クロック信号の各サイクル中に２個の新しい入力ｂ０、ｂ１を使用して更新される。 符号化出力ｃ
０、ｃ１およびｃ２は、記憶要素１２、１４、１６からクロック出力されたデータの論理関数であり、従って、
符号化状態を反映する。 符号化ロジック１８内で実行される論理関数のタイプは一般に符号器ごとに異なる。 符号器１０の記憶要素１２、１４、１６は、ともに、２ ^k
を基数とするシフトレジスタとして作用し、任意の与えられた時刻に２ ^k個の非符号化データビットを含む。 これに対して、レート１／ｎ符号器の符号器記憶要素は２
進シフトレジスタとして作用する。 上記のように、このシフトレジスタのような挙動は、より一般的なクラスのトレリス符号から畳込み符号を区別するものである。

【００１７】図１の（ａ）の実線で示された記憶要素１
２、１４、１６は、８状態レート２／３符号器を実装するために必要な要素に対応する。 ８個の状態は、（ｍ ₂
ｍ ₁ ｍ ₀ ）の形のすべての可能なシーケンスによって２進形式で表現される。 ただし、ｍ ₀ 、ｍ ₁ 、およびｍ ₂はそれぞれ記憶要素１２、１４および１６の２進値の内容である。 一般に、符号器状態の数は２ ^jである。 ただし、
ｊは符号器メモリ内の記憶要素の数に対応する。 符号器１０では実線の３個の記憶要素１２、１４、１６があるため、符号器１０の実線バージョンは８個の可能な符号状態を有する。 さらに、符号器１０の破線で示された記憶要素２０、２２を含めることによって、記憶要素の総数ｊは５になり、その場合、符号器１０は３２状態レート２／３符号器として作用する。 ３２個の状態は、（ｍ
₄ ｍ ₃ ｍ ₂ ｍ ₁ ｍ ₀ ）の形のすべての可能な２進シーケンスによって表現される。 ただし、ｍ ₃およびｍ ₄はそれぞれ追加した記憶要素２０および２２の内容である。

【００１８】図１の（ｂ）に、図１の（ａ）の符号器１
０の８状態３記憶要素バージョンに対応するトレリス線図３０を示す。 一般に、トレリス線図は、有限状態機械における可能な状態遷移を時間の関数として重みつきグラフ表示したものである。 トレリス３０は、ブランチ３
６によって相互接続された複数のノード３２、３４を含む。 トレリスノード３２、３４は、符号化過程中の特定の時刻における可能な符号状態に対応し、ブランチ３６
は符号状態間の可能な遷移を示す。 第１列のノード３２
は、８状態符号化過程に対する８個の可能な初期状態を表し、状態の２進表現に従って０〜７とラベルされている。 符号化過程は、離散時間周期（ステージという）に分割される。 初期ステージは図１の（ｂ）ではステージ０とラベルされている。 過程の各ステージは１符号化クロックサイクルに対応し、そのサイクル中に新しいデータ入力ｂ０、ｂ１を受信し、新しい符号化データ出力ｃ
０、ｃ１、ｃ２を生成する。 受信したデータ入力に基づいて、符号器状態は、トレリス線図３０のステージ１でノード３４によって表される次のステージのいくつかのノードのうちの１つに遷移する。 例えば、記憶要素１
２、１４、１６がそれぞれ最初は２進値０を含む場合、
符号器１０は最初は状態（０００）にある。 次の符号化クロックサイクルで受信する入力データビットｂ０、ｂ
１が（１１）である場合、記憶要素１２、１４、１６の内容はそれぞれ１、１および０となり、符号器は状態（０１１）に移る。 入力ビットｂ０、ｂ１には４個の可能な組合せがあるため、符号化過程がステージ０の状態（０００）から遷移することができるステージ１の状態には、４個の可能な状態（０００）、（００１）、（０
１０）および（０１１）がある。 各ブランチ３６は、ステージ０の状態（０００）からの可能な遷移のうちの１
つを表す。 同様のブランチは、符号化過程におけるその他のすべての可能な状態遷移を示す。 理解されるように、ステージ０の状態（０００）からは４個のブランチが出ており、これは、受信データに依存して、この過程がこの状態からステージ１の状態（０００）、（００
１）、（０１０）または（０１１）のうちの１つに遷移することが可能であることを示している。

【００１９】トレリス線図３０は静的タイプのものであり、後のステージも時間の関数として同じものが反復するため、過程を完全に図示するには最初の２個のステージのみを示せばよい。 これは、トレリス線図３０が、与えられた時刻ｔ＋１における状態が前の時刻ｔにおける過程の状態にのみ依存するというマルコフ過程畳込み符号化をモデル化しているという事実によるものである。
トレリス内の状態の総数は、入力データシーケンスの長さに対応するが、これは多くのアプリケーションでは無限である。 注意すべき点であるが、トレリス線図は動的タイプのものも可能である。 この場合のトレリス符号では、異なるステージは異なるセットの可能な状態遷移を有する。 一般に、静的トレリスは、各ステージに２ ^j個のノードを含み、各ノードはマルコフ過程の２ ^j個の可能な各状態に対応する。 ただし、ｊは符号器メモリ内の記憶要素の数である。 レートｋ／ｎ符号に対するトレリスは、各ノードからの２ ^k個のブランチを有する。 これは、対応する状態からの可能な遷移を示す。 これに対して、レート１／ｎ符号は、各ノードからのブランチが２
個だけのトレリスを有する。 従って理解されるように、
トレリスの複雑さは、符号状態の数および符号レートの関数である。 トレリスが複雑になると、対応する復号プロセスを実装する回路のハードウェアの複雑さが増大することになる。

【００２０】符号器１０からの符号化されたデータは、
多くのアプリケーションのうちの任意のものにおいて使用可能である。 通常のアプリケーションはディジタルデータ伝送である。 この場合、符号化データは例えば、高周波キャリア信号を変調するために使用される。 受信機では、受信したキャリア信号を復調した後、復元した符号化データを復号する。

【００２１】符号化したデータは、復号アルゴリズムを使用して復号される。 上記のビタビアルゴリズムは、特に、通信チャネルを通じて伝送される符号化データに一般的に生じるような、記憶のない雑音の存在下での復号に適した最尤復号アルゴリズムである。 ビタビアルゴリズムは、最初は、畳込み符号化されたデータを検出する技術として開発されたものであるが、その後に、より一般的に、重みつきグラフを通る最短パスを見つける問題に対する動的計画法の解を表すことが示されている。 ビタビアルゴリズムは、符号器のトレリス線図を使用して、対応する符号化動作を再構成することによって、符号シンボルのストリームを復号する。 ステージｔ＋１で受信した符号シンボルを現符号シンボルといい、ステージｔで受信した符号シンボルを前符号シンボルということにする。 尤度の測度（パスメトリックという）は、トレリスにおける与えられたステージにおいてノードごとに計算される。 ステージｔ＋１のノードのパスメトリックは、まず、ある重みつき値（ブランチメトリックという）を、ステージｔ内のすべての可能な先行状態に対する各計算済みパスメトリックに加算することによって、
再帰的に計算される。 この操作を、与えられたノードに対してパスメトリックを更新するということが多い。 ブランチメトリックは、対応する状態遷移が起きた尤度を示し、従って、与えられたステージで受信された符号シンボルに依存して異なる。 例えば、非符号化データシンボル（ｂ１ ｂ０）が（１１）であることに対応する符号シンボル（ｃ２ ｃ１ ｃ０）を、図１の（ｂ）のトレリス３０のステージ１における状態（０００）で受信したと仮定する。 トレリス３０によれば、先行状態は（０００）、（０１０）、（１００）または（１１０）
のいずれかである。 これらの４個の可能な遷移のそれぞれに対するブランチメトリックは一般に、現状態および現符号シンボルが与えられた場合に、先行状態のうちの１つが他の状態より尤度が高くなるように変化する。 各符号状態および可能な各符号シンボルごとに異なるブランチメトリックのセットがある。 これらのブランチメトリックの値は、事前に計算して例えばブランチメトリックテーブルに記憶しておくことが可能である（詳細は後述）。

【００２２】与えられたトレリス符号に対して、ステージｔの可能な各先行状態に対する計算済みパスメトリックからなる適当なパスメトリックのセットにブランチメトリックを加算した後、各入力ブランチに対するその結果の和を比較する。 最小の和は、ステージｔ＋１における与えられたノードへの最も尤度の高い遷移に対応する。 この和が、そのノードに対する新たなパスメトリックとして選択される。 このように、受信した符号語ごとに新たなパスメトリックを計算する過程は一般に、計算済みパスメトリックのセットにブランチメトリックを加算し、更新したパスメトリックを比較し、最尤状態遷移に対応する更新パスメトリックを新たなパスメトリックとして選択することを含む。 このパスメトリック計算は一般に復号器処理要素で実行される。

【００２３】与えられたノードにおいて計算された新たなパスメトリックを生じる、トレリスを通る最尤状態遷移に対応する符号化データシンボルのシーケンスを、生き残りシーケンスという。 生き残りシーケンスは、与えられた符号シンボルのシーケンスに対してトレリスを通る最尤パスをたどるので、受信符号シンボルに対応する非符号化データシンボルのシーケンスを評価するために使用することができる。 トレリスの与えられたステージにおけるノードごとに、新たなパスメトリックとそれに対応する生き残りシーケンスの両方を計算し記憶する。
現符号シンボルに対して計算した新たなパスメトリックは、そのシーケンス中の次の符号シンボルに対する新たなパスメトリックを計算する際に計算済みパスメトリックつぃてしようするまで一時的に記憶するだけでよい。
生き残りシーケンスを記憶するためのメモリは、いくつかの既知の技術のうちの任意のものを用いて実装可能である。 そのような技術のうちの１つに、メモリトレースバックがあり、例えば、アール． サイファ（R. Cyphe
r)、シー． ビー． シュン(CB Shung)、「ビタビアルゴリズムにおける生き残りメモリ管理のための一般化されたトレースバック技術(Generalized Trace Back Tech
niques for Survivor Memory Management in the Viter
bi Algorithm)」、Proceedings of GlobeCom（１９９０
年１２月）IEEEPress、第１３１８〜１３２２ページ、
および、オー． コリンズ(O. Collins)、エフ． ポララ
(F. Pollara)、「トレースバックビタビ復号器におけるメモリ管理(Memory Management in Traceback Viterbi
Decoders)」、TDA Progress Report42-99, Jet Propuls
ion Laboratory、第９８〜１０４ページ（１９８９年１
１月１５日）、に記載されている。

【００２４】ビタビアルゴリズムがステージからステージへと進行し、受信符号シンボルに対してパスメトリックを計算していくにつれて、前のステージのノードに対する生き残りシーケンスは最尤パスに収束していく。 生き残りシーケンスは、復号過程が進行するとともに無限に長くのびることになるため、シーケンスは、最も前に評価したデータシンボルを取り出して復号器出力として使用するために、定期的に打ち切られる。 アルゴリズムは、ステージｔ＋１の各ノードに対する新たなパスメトリックが、そのノードの可能な各先行状態に対する計算済みパスメトリックと、受信符号化データシンボルに対応するブランチメトリックのセットとに基づいて計算され記憶されるという意味で、再帰的に動作する。 アルゴリズムは、例えば、図１の（ｂ）のトレリスのステージ０のノード３２のような、トレリスの初期ステージの各ノードに対してパスメトリック値を０と仮定することによって初期化される。 ビタビアルゴリズムに関してさらに詳細には、例えば、ジー． ディ． フォーニーの前掲論文、および、ピー． ジー． グラク(PG Gulak)、イー． シュウェディク(E. Shwedyk)、「ビタビ受信機のＶ
ＬＳＩ構造：第１部−総論と応用(VLSI Structures for
Viterbi Receivers: Part I - General Theory and Ap
plications)」、第ＳＡＣ−４巻第１号第１４２〜１５
４ページ（１９８６年１月）、に記載されている。

【００２５】上記のビタビ復号アルゴリズムを実装するために使用するハードウェアの複雑さは、符号状態の数および符号状態間の可能な遷移の数の関数である。 例えば、レートｋ／ｎビタビ復号器における代表的な復号器処理要素は、与えられたトレリスノードとその２ ^k個の可能な先行ノードとの間の最尤パスを決定するために２
^k個の異なるパスメトリックにアクセスし、それらを更新し、比較し、それらからの選択を行わなければならない。 各パスメトリックのアクセス、更新および比較に１
単位のコストを仮定すると、レートｋ／ｎ符号の場合の各復号器処理要素は、レート１／ｎ符号の場合の対応する処理要素よりも約０．６×２ ^k倍高価になる。 全体の復号器のコストおよび複雑さを比較するためには、各処理要素の追加コストを、復号器内の処理要素の総数倍しなければならない。 処理要素の数は一般に符号状態の数、従って、所望される符号化利得の関数であるため、
復号器のコストおよび複雑さは、高い符号化利得のアプリケーションでは大幅に増大する。

【００２６】処理要素の時分割を利用することによって、符号状態の数を減少させることなく、処理要素の総数を縮小することができる。 しかし、時分割は一般的に復号器全体の処理速度を減少させる。 このようにして一般に、復号器の設計は、少数の時分割処理要素を使用した低速処理と、例えば符号状態ごとに別々の処理要素を使用した高速並列処理との間の速度−複雑さトレードオフを示す。 時分割の程度は、通常、折返し係数Ｆによって指定される。 これは、処理要素の数に対する符号状態の数の比である。 折返し係数は、与えられた処理要素に対して時分割方式でパスメトリックを計算することが必要な、受信符号シンボルあたりの状態数を示す。 例えば、４個の処理要素を使用する５１２状態の符号に対する復号器ではＦは１２８である。 ５１２個の処理要素が５１２状態符号に使用される場合は、折返しすなわち時分割はなく、Ｆは１となる。 後者の場合、復号器は状態並列復号器であるという。

【００２７】折返し係数は、もう１つの重要な復号器のパラメータに関係している。 このパラメータは通常、パイプライン深度と呼ばれるものである。 ビタビ復号に必要な計算の多くはパイプライン化される。 すなわち、別個の関数演算の中間結果を一時的に記憶するためにラッチなどの記憶要素を使用して実行される。 例えば、パイプライン化された処理要素は、パスメトリック計算に関係する加算、比較および選択演算の中間結果を一時的に記憶するためのラッチの直列配置を含む。 パイプライン深度とは、処理要素パイプライン中の記憶要素の数のことをいう。 復号器ハードウェアが１００％利用されるような理想的復号器では、処理要素パイプライン深度は折返し係数Ｆに等しい。 しかし、多くの実際の復号器では、パイプラインを通じてのデータ処理のフローにおける遅延やギャップによるハードウェアの非効率を補償するために、パイプライン深度はＦより大きく設計される。 従って、パイプラインクロックレートは一般に、符号シンボルレートのＦ倍より大きく動作するように設計される。 ここで符号シンボルレートは、ｎビット符号シンボルが符号器で発生されるレートに対応する。

【００２８】従来技術による面積効率の良い復号器の設計は一般に３つの基本的ステップを含む。 第１に、各符号状態を、復号器処理要素のうちの１つにマッピングする（すなわち、割り当てる）。 第２に、各処理要素およびそれに割り当てられた符号状態に対するパスメトリック計算をスケジューリングする。 最後に、符号状態マッピングおよび計算スケジュールを実装するために適当な回路構造を定義する。 最初の２つのステップは、処理要素ごとに、いずれのパスメトリックをどのような順序でアクセスし更新するかを指定する。 この情報と、符号トレリス構造に定義された状態遷移とに基づいて、処理要素間に必要な通信を分析し、ハードウェア効率を決定することができる。 符号状態が少数である簡単な符号では、最も面積効率の良いマッピングおよびスケジューリングを見つけるために全数探索を実行することも可能である。 しかし、このようなアプローチは複雑な符号に対しては一般に実際的ではないため、他のタイプの復号器設計技術が開発されている。

【００２９】レート１／ｎ符号に対して開発された従来技術の例としては、例えば、その場スケジューリング、
メトリック再配列、およびカスケードマッピングがある。 レート１／ｎ符号に対するその場スケジューリングは、例えば、エイチ−ディ． リン(HD. Lin)ほか、「畳込み符号のための折返しビタビ復号器(Folded ViterbiD
ecoders for Convolutional Codes)」、IEEE VLSI Sign
al Processing、第ＩＶ巻、IEEE Press（１９９０
年）、エム． ビヴァ(M. Biver)ほか、「ビタビ復号器におけるパスメトリックのその場更新(In-Place Updating
of Path Metrics inViterbi Decoders)」、IEEE Journ
al of Solid-State Circuits、第２４巻第４号第１１５
８〜１１６０ページ（１９８９年８月）、および、エイチ−ディ． リン(HD. Lin)、シー． ビー． シュン(CB
Shung)、「ビタビアルゴリズムに対する一般的その場スケジューリング(General In-Place Scheduling for t
he Viterbi Algorithm)」、Proceedings of ICASSP-91,
Toronto, Canada（１９９１年５月１４〜１７日）、に記載されている。 レート１／ｎ符号に対するメトリック再配列は、例えば、シー． ビー． シュン(CB Shung)
ほか、「ビタビアルゴリズムのための面積効率の良いアーキテクチャ(Area-Efficient Architectures for the
Viterbi Algorithm)」、Proceedings of GlobeCom 199
0、IEEE Press、第１７８７〜１７９３ページ、に記載されている。 レート１／ｎ符号に対するカスケードマッピングは、例えば、ピー． ジー． グラク(PG Gula
k)、ティ． カイラス(T. Kailath)、「ビタビアルゴリズムのための局所連結ＶＬＳＩアーキテクチャ(Locally C
onnected VLSI Architecture for the Viterbi Algorit
hm)」、IEEE Journal on Selected Areas in Communica
tions、第６巻第３号第５２７〜５３７ページ（１９８
８年４月）、に記載されている。 レートｋ／ｎ畳込み符号に対するその場スケジューリングは、エイチ−ディ．
リンとシー． ビー． シュンの前掲論文に記載されている。 上記のように、これらの従来技術のいずれも、高レート符号に対する十分に良い面積効率を実現していない。

【００３０】本発明の一実施例では、２ ⁱ個のパイプライン化した処理要素を使用して２ ^j状態レートｋ／ｎ畳込み符号に対する面積効率の良いビタビ復号器を構成する（ただし０＜ｉ＜ｊ）という復号器設計技術を提供する。 得られる復号器の複雑さは非常に小さいため、従来技術を使用して開発された復号器に比べて面積効率が改善される。

【００３１】本発明の１つの特徴には、符号状態を復号器処理要素に割り当てるステップが含まれる。 各処理要素は、それに割り当てられた符号状態に対する新たなパスメトリックを計算する。 一実施例では、この割当てステップには、分割（詳細は後述）に基づく最上位ビット（ＭＳＢ）が関係する。 これにより一般に処理要素間の一様な通信が得られる。 既に図１の（ａ）に関して述べたように、２ ^j状態レートｋ／ｎ畳込み符号の符号器メモリは、基数２ ^kのシフトレジスタとして作用する。 一般性を失うことなく、以下の説明では、符号器メモリ内の記憶要素は、長い方の符号器記憶要素の列中の左端の記憶要素が符号の最下位ビット（ＬＳＢ）に割り当てられるように配置されると仮定する。 例えば、図１の（ａ）の符号器１０では、ＬＳＢｍ ₀は記憶要素１２に割り当てられる。 図１の（ａ）に示されているように、
基数２ ^kのシフトレジスタの内容は、ｊビットの２進ストリング（ｍ _j-1 ...ｍ ₁ ｍ ₀ ）として書くことができる。
ここで、ビットは、ＭＳＢｍ _{j- 1}がレジスタ内の最も古いビットであり、ＬＳＢｍ ₀がレジスタ内の最も新しいビットであるように順序づけられる。 ２進ストリングのビットは、図１の（ａ）のラベルｍ ₄ 、ｍ ₃ 、ｍ ₂ 、ｍ ₁およびｍ ₀によって識別され、符号器状態の２進表示に対応する。 符号器へのｋビット入力が（ｂ _k-1 ...ｂ ₁ ｂ ₀ ）
によって与えられる場合、符号器の次状態は（ｍ _jk-1
ｍ _jk-2 ...ｍ ₁ ｍ ₀ ｂ _k-1 ...ｂ ₁ ｂ ₀ ）によって与えられる。 例えば、符号器１０の３２状態レート２／３バージョンの符号器メモリ内容が（ａｂｃｄｅ）によって与えられ、（ｆｇ）の入力（ｂ ₁ ｂ ₀ ）を受信した場合、符号器の次状態は（ｃｄｅｆｇ）である。 処理要素への符号状態の割当ては、復号器内の処理要素網に対する配置も定義する。

【００３２】図２〜図５に、本発明によるいくつかの３
２状態レート２／３復号器の例およびそれらに対応するトレリス線図を示す。 図２は、１６個の処理要素４２を含む復号器４０を示す。 各処理要素４２の出力は、相互接続ライン４６を通じて１６個のパスメトリック出力分配ノード４４のうちの１つに接続される。 各分配ノード４４はまた、４個の相異なる処理要素４２の入力に接続される。 パスメトリック分配ノードは、パスメトリックの計算およびアクセスのスケジュール（後述）に従って、各処理要素からの出力を他の処理要素に分配する。
図３の対応するトレリス線図５０は１６個のステージ０
トレリスノード５２を含み、このトレリスノード５２はそれぞれブランチ５６によって１６個のステージ１トレリスノード５４のうちの４つと相互接続されている。 図２の復号器４０は、１６個の処理要素を含むので、３２
状態符号に対して使用するときには折返し係数は２である。 従って、トレリス５０内の各ノードは２個の異なる符号状態を表す。 注意すべき点であるが、符号器４０
は、より複雑さの少ない１６状態レート３／２符号に対する状態並列復号器も表す。 上記のように、状態並列復号器とは、各符号状態が１個の処理要素に割り当てられ復号器折返し係数を１とした復号器である。

【００３３】図４の（ａ）に示した復号器６０は８個の処理要素６２を含み、各処理要素６２の出力は、相互接続ライン６６を通じて８個のパスメトリック分配ノードのうちの１つに接続される。 復号器６０は、３２状態符号に対して使用するときには折返し係数は４であり、従って、８状態レート２／３符号に対する状態並列復号器に対応する。 対応するトレリス線図７０は８個のステージ０ノード７２を含み、各ノード７２はブランチ７６を通じて４個のステージ１ノード７４に接続される。 図５
の（ａ）に示した復号器８０は２個の処理要素８２を含み、各処理要素８２の出力は、相互接続ライン８６を通じて２個のパスメトリック分配ノードのうちの１つに接続されるので、復号器８０は、３２状態符号に対して使用するときには折返し係数は１６である。 従って、復号器８０は完全に相互接続され、対応する２状態レート２
／３符号はない。 完全相互接続復号器では、各処理要素は各パスメトリック分配ノードに接続される。 注意すべき点であるが、図５の（ａ）の復号器８０は、各メトリック分配ノード８４と処理要素８２の間に二重ラインの対を含む。 復号器８０における二重ラインの各対は、２
つのメトリックが各分配ノードから各処理要素に分配されることを示す。 実際の復号器の実装では、単一の相互接続を使用して両方のメトリックを転送することも可能である。 対応するトレリス線図９０は２個のステージ０
ノード９２を含み、各ノード９２は二重ライン９６の対を通じて２個のステージ１ノード９４に接続される。

【００３４】一般に、２ ^j状態レートｋ／ｎ符号に対して、本発明による、２ ⁱ個（ただしｉ≧ｋ）の処理要素を有する面積効率の良い復号器は、２ ⁱ状態レートｋ／
ｎ符号に対する状態並列復号器に対応する配置を有する。 ｉ＜ｋの場合、復号器の配置は、２ ⁱ個の処理要素の完全相互接続網のものに対応する。 従って、本発明の復号器は、異なる数の符号状態を有する他のレートｋ／
ｎ符号に対しても利用可能である。

【００３５】上記のように、本発明による、符号状態の復号器処理要素への割当ては、例えば、符号状態のＭＳ
Ｂ分割に基づく。 ＭＳＢ分割では、２ ⁱ個の処理要素は２ ^j状態レートｋ／ｎ畳込み符号を復号するために使用され、ｉ個のＭＳＢの共通セットを有する符号状態のグループが同じ処理要素に割り当てられる。 例として、４
個の処理要素（すなわちｉ＝２）を有する復号器を使用して３２状態レートｋ／ｎ符号を復号すると仮定する。
この場合、本発明による符号状態割当ては、与えられた状態の２個のＭＳＢに基づくことになる。 従って、符号状態の２進表示は、４個のグループ、すなわち、（００
ｘｘｘ）、（０１ｘｘｘ）、（１０ｘｘｘ）および（１
１ｘｘｘ）、に分割される。 ただし、ｘは「ドントケア」値を表す。 すると、各グループの符号状態は、４個の復号器処理要素のうちの１つに割り当てられることになる。 注意すべき点であるが、符号状態の割当ては、ｉ
個のＭＳＢ以外のｉ個の共通セットに基づくことも可能である。 さらに、各グループは同数の符号状態を含む必要はないが、少なくとも１つの異なる符号状態が一般に各処理要素に割り当てられる。 簡単のため、以下の説明では、個々の処理要素は、それに割り当てられる状態のｉ個のＭＳＢによって識別されるとする。 例えば、処理要素（００）、すなわちＰＥ（００）は、符号状態０〜
７を処理し、ＰＥ（０１）は符号状態８〜１５を処理し、などとなる。

【００３６】上記のような符号状態の処理要素への割当ての下では、処理要素間の通信はほとんど一様である。
例えば、図１の（ａ）の符号器１０の３２状態レート２
／３バージョンに対する４個の処理要素の復号器では、
状態（ａｂｃｄｅ）の先行状態は状態（００ａｂｃ）、
（０１ａｂｃ）、（１０ａｂｃ）および（１１ａｂｃ）
である。 状態（ａｂｃｄｅ）はＰＥ（ａｂ）によって計算され、その先行状態はそれぞれＰＥ（００）、ＰＥ
（０１）、ＰＥ（１０）およびＰＥ（１１）によって計算される。 こうしてＰＥ（ａｂ）は常に、割り当てられた状態に対するパスメトリックを計算する前に、復号器内の４個の処理要素のそれぞれによって生成されるパスメトリックにアクセスする。 ４個の処理要素間の同様に一様な通信が、（ｃｄｅ）の値に関わらず（ａｂ）のすべての値に対して得られる。 より一般的にいえば、２ ⁱ
個の処理要素を使用して２ ^j状態レートｋ／ｎ畳込み符号を復号する場合、状態（ｍ _j-1 ...ｍ ₁ ｍ ₀ ）の先行状態は、ｚ ₀ ，ｚ ₁ ，...，ｚ _k-1のすべての可能な値に対して（ｚ _k-1 ...ｚ ₁ ｚ ₀ ｍ _j-1 ...ｍ ₁ ｍ ₀ ）となる。 処理要素通信パターンはｉおよびｋの相対的な値に依存する。 ｉ＜
ｋの場合、ＰＥ（ｄ _i-1 ...ｄ ₁ ｄ ₀ ）は２ ⁱ個の処理要素のそれぞれからの２ ^k-1個のパスメトリックにアクセスする。 ｉ≧ｋの場合、ＰＥ（ｄ _i-1 ...ｄ ₁ ｄ ₀ ）は、
ｚ ₀ ，ｚ ₁ ，...，ｚ _k-1のすべての可能な値に対して２ ⁱ
個の処理要素ＰＥ（ｚ _k-1 ...ｚ ₁ ｚ ₀ ｄ _i-1 ...ｄ _k+1 ｄ _k ）
のそれぞれからの１個のパスメトリックにアクセスする。 いずれの場合にも、各処理要素に対する通信パターンは、特定のＰＥ（ｄ _i-1 ...ｄ ₁ ｄ ₀ ）に割り当てられる符号状態の特定のグループとは独立である。

【００３７】本発明のもう１つの特徴には、符号器内の各処理要素に対するパスメトリックのアクセスおよび計算のスケジュールを決定することが含まれる。 上記のように、２ ^jの符号状態は、例えばｉ個のＭＳＢの共通セットに基づいて、分割され復号器処理要素に割り当てられる。 ２ ⁱ個の処理要素はそれぞれ、時分割方式でＦ個の状態に対するパスメトリックを計算するために使用される。 ただしＦは折返し係数であり、２ ^j-1に等しい。
特に、ＰＥ（ｄ _i-1 ...ｄ ₁ ｄ ₀ ）は、ｚ ₀ ，ｚ ₁ ，...，ｚ
_k-1のすべての可能な値に対して符号状態（ｄ _i-1 ...ｄ ₁
ｄ ₀ ｚ _ji-1 ...ｚ ₁ ｚ ₀ ）に対するパスメトリックを計算する。 １つの可能なパスメトリック計算スケジュールは、符号状態の昇順に従うことである。 次の表１に、３
２状態レート２／３符号および４個の処理要素復号器に対して、昇順符号状態に基づいた、パスメトリック計算スケジュールの例を示す。

【００３８】

【表１】

【００３９】表１では、時刻ｔ０〜ｔ７は復号器におけるクロックサイクルを表す。 各処理要素は、各復号器クロックサイクル中に１個の符号状態に対する新たなパスメトリックを計算する。 復号器クロックサイクルｔ０〜
ｔ７は、受信符号シンボルごとに繰り返す。 各行の番号は、与えられた復号器クロックサイクル中に特定の処理要素で新たなパスメトリックが計算される符号状態を表す。 例えば、ＰＥ（００）は、状態分割において符号状態（００ｘｘｘ）に割り当てられており、８個の復号器クロックサイクルにわたって符号状態０、１、２、３、
４、５、６および７に対する新たなパスメトリックを昇順に計算する。 この例の３２状態４処理要素復号器に対する折返し係数Ｆは８である。 Ｆが８であり、従って各処理要素が受信符号シンボルごとに時分割方式で８個の異なる符号状態に対する新たなパスメトリックを計算するので、表１には８個の復号器クロックサイクルｔ０〜
ｔ７が示されている。

【００４０】表１で指定される符号状態に対するパスメトリックを計算するため、各処理要素は、その処理要素に割り当てられた計算済みパスメトリックを含む、計算済みパスメトリックの適当なセットにアクセスしなければならない。 計算済みパスメトリックとは、復号器で受信した符号シンボルのストリーム中で前の符号シンボルに対して計算されたパスメトリックである。 このように、現符号シンボルに対して計算される新たなパスメトリックは、ストリーム中の次の符号シンボルに対する計算済みパスメトリックとして使用される。 上記のように、状態（ａｂｃｄｅ）に対する新たなパスメトリックを計算するために、処理要素ＰＥ（ａｂ）は先行状態（００ａｂｃ）、（０１ａｂｃ）、（１０ａｂｃ）および（１１ａｂｃ）に付随するパスメトリックにアクセスする必要がある。 次の表２に、４個の処理要素を有する３２状態レート２／３復号器の場合のアクセススケジュールの例を示す。 明確にするために、与えられた処理要素がアクセスする必要がある計算済みパスメトリックのセットは、以下の説明では各括弧で囲むことにする。 一般に、次の表２は、ＰＥ（ａｂ）は、（ｃｄｅ）の昇順に、計算済みパスメトリック［（００ａｂｃ），（０１
ａｂｃ），（１０ａｂｃ），（１１ａｂｃ）］にアクセスすることを必要とすることを示している。 従って、Ｐ
Ｅ（ａｂ）は、復号器クロックサイクルｔ０〜ｔ３中にパスメトリックのセット［（００ａｂ０），（０１ａｂ
０），（１０ａｂ０），（１１ａｂ０）］にアクセスし、復号器クロックサイクルｔ４〜ｔ７中にパスメトリックのセット［（００ａｂ１），（０１ａｂ１），（１
０ａｂ１），（１１ａｂ１）］にアクセスする。 例えば、ＰＥ（００）は、状態０、１、２および３に対するパスメトリックを計算するために、復号器クロックサイクルｔ０〜ｔ３中に、パスメトリック［（００００
０），（０１０００），（１００００），（１１００
０）］、すなわち［０，８，１６，２４］にアクセスする。 状態０、８、１６、および２４は、３２状態レート２／３トレリスにおいて状態０、１、２および３の先行状態である。 同様に、状態１、９、１７および２５は、
状態４、５、６および７の先行状態である。 表２のアクセススケジュールは、表１においてパスメトリックが計算される３２個の符号状態のそれぞれに対する先行状態の適当なセットを示す。 復号器クロックサイクルのセットｔ０〜ｔ８は、受信符号シンボルごとに反復されるので、符号シンボル周期ともいう。

【００４１】

【表２】

【００４２】注意すべき点であるが、表１および表２では、パスメトリック計算スケジュールとパスメトリックアクセススケジュールの間には不一致がある。 表２では、与えられた処理要素によってアクセスされる計算済みパスメトリックは、前符号シンボル周期における同じ復号器クロックサイクル中にそれぞれ計算された。 例えば、ＰＥ（１１）は、現符号シンボル周期のクロックサイクルｔ０においてメトリック［６，１４，２２，３
０］にアクセスするが、これらのメトリックはすべて、
前符号シンボル周期のクロックサイクルｔ６中に計算されたものである。 その結果、符号状態値の昇順に基づくこの実施例では、前符号シンボルに対するパスメトリックを計算して適当な処理要素に送るにはクロックサイクルが少なすぎるため、次の符号シンボルに対する新たなパスメトリックを計算することができない可能性がある。 ＰＥ（１１）の場合には、ＰＥ（１１）は次の符号シンボル周期のクロックサイクルｔ０において状態２４
に対する新たなパスメトリックを計算するのに、２個のクロックサイクルｔ６およびｔ７のみが、４個のパスメトリック［６，１４，２２，３０］のすべてを計算し送信するために利用可能である。

【００４３】本発明のもう１つの実施例は、符号状態の昇順に基づくメトリック計算スケジューリングに固有の潜在的なタイミング制限を軽減する。 この実施例では、
各処理要素に対するメトリックの計算およびアクセスのスケジュールは時間的にずらされる（オフセットされる）。 その時間オフセットは、例えば、ＰＥ（ａｂ）の計算およびアクセスのスケジュールを（ａｂ）復号器クロックサイクルだけずらすことによって実現される。 従って、２ ⁱ個の処理要素を有する復号器では、各処理要素の計算およびアクセスのスケジュールはｉ個の復号器クロックサイクルだけずらされる。 ３２状態レート２／
３復号器に対する時間オフセット設定の例をそれぞれ表３および表４のメトリックの計算およびアクセスのスケジュールに示す。 この例では、ＰＥ（００）のスケジュールは不変であり、ＰＥ（０１）、ＰＥ（１０）およびＰＥ（１１）のスケジュールはそれぞれ１、２および３
個の復号器クロックサイクルだけずらされる。

【００４４】

【表３】

【００４５】

【表４】

【００４６】表３および表４のパスメトリックの計算およびアクセスのスケジュールは、各処理要素に対して、
計算済みメトリックの適当なセットへの順アクセスを提供しており、これによって、表１および表に２の並列アクセススケジュールよりも改善されている。 表２におけるＰＥ（００）の動作は並列パスメトリックアクセスの例を提供する。 例えば、表２は、ＰＥ（００）が、クロックサイクルｔ０、ｔ１、ｔ２およびｔ３中に状態０、
１、２および３に対する新たなパスメトリックを計算するために、クロックサイクルｔ０から開始して並列にパスメトリック［０，８，１６，２４］にアクセスしなければならないことを示している。 この理由は、新たなパスメトリックを計算する第１の状態すなわち状態０が、
状態０、８、１６および２４からの計算済みパスメトリックを必要とするためである。 これに対して、表４によれば、状態０、８、１６、２４に対する計算済みパスメトリックはクロックサイクルｔ０、ｔ１、ｔ２およびｔ
３中に順次アクセスされるが、新たなパスメトリックは状態０、１、２および３に対して同時に計算される。 同様に、復号器内の各処理要素は、そのセット内の計算済みパスメトリックに順にアクセスする。 本発明のこの順アクセス実施例で使用するのに適した処理要素設計の例については後述する。 上記の復号器クロックサイクルオフセットおよび同時メトリック計算の利点は、処理要素間の通信のバースト性をなめらかにすることにつながるため、ハードウェア効率を改善することである。

【００４７】表１および表２のスケジュールに伴う潜在的なタイミング制限は表３および表４のスケジュールに示したタイミングオフセットを使用することによって軽減されるが、理解されるように、本発明による面積効率の良い高符号レート復号器は、表１および表２のスケジュールに基づいても構成することができる。 例えば、本発明のパイプライン化した処理要素およびメトリック再配列技術（いずれも詳細は後述）は、復号器クロックサイクルをずらさずに、計算済みパスメトリックへの順アクセスを提供する。 このような実施例は、他の処理要素でパスメトリックを計算しながら、与えられた処理要素のパイプラインに計算済みまたは部分的に計算済みのパスメトリックを一時的に記憶することによって、復号器のタイミングを改善する。

【００４８】本発明のもう１つの特徴には、メトリックアクセススケジュールを実装するためのメトリック再配列技術が含まれる。 表３および表４のスケジュールはメトリック再配列の概念を例示している。 例えば、ＰＥ
（００）は、０、１、２、３、４、５、６、７の順序でパスメトリックを計算するが、これらのメトリックはＰ
Ｅ（００）および他の３個の処理要素によって、０、
２、４、６、１、３、５、７の順序でアクセスされる。
このように、メトリックアクセスシーケンスはメトリック計算シーケンスの４ウェイ交錯である。 表３および表４の他の処理要素もまた、それらの計算スケジュールの４ウェイ交錯バージョンであるようなアクセススケジュールを示す。 ハードウェア効率をさらに改善するためには、新たなパスメトリックは、所望のアクセススケジュールに従って順にアクセスされるように、計算後に再配列することができる。 このように再配列は、後のパスメトリック計算に対するスケジューリングされたアクセスを容易にする。 表４の例では、計算されたメトリックは４ウェイ交錯によって再配列されるべきである。 ４ウェイ交錯を実行するための従来技術の例では、計算したメトリックのシーケンスを４×２メモリアレイに行の順序で記憶した後、列の順序で読み出すことによって所望のシーケンスでメトリックにアクセスする。

【００４９】一般に、レートｋ／ｎ畳込み符号では、所望のメトリック再配列は代表的には２ ^p個のメトリックの２ ^qウェイ交錯によるものである。 ただしｐおよびｑ
はアプリケーションに依存する。 ｉ≧ｋの復号器では、
ｐ＝ｊ−ｉであり、ｑ＝ｋである。 ｉ＜ｋの復号器では、時分割の結果として、メトリック再配列は一般に追加の分割および反復を含む。 上記の例における４×２メモリアレイのような転置メモリなどのメモリまたはレジスタに基づく技術は、２ ^qウェイ交錯を実現するために使用可能である。 他の交錯技術には、シフト交換ユニット（ＳＥＵ）と呼ばれる超大規模集積（ＶＬＳＩ）構造の使用がある。 ＳＥＵは一般的に、いくつかのパイプライン化されたラッチを有し、パイプラインデータの固定サイズ置換を実装する（詳細は図１１について後述）。
ＳＥＵの詳細は、例えば、上記のシー． ビー． シュンほかによる論文に記載されている。 本発明のアクセススケジュールを提供するためにメトリックを再配列するには、他の交錯技術を使用することも可能である。

【００５０】これから、ＳＥＵなどの回路構造を使用してデータ点の２ ^qウェイ交錯を実装するのに適した、本発明によるメトリック再配列技術について説明する。 例示的な再配列技術について説明するために、４個の処理要素を有する６４状態レート２／３畳込み符号に対する復号器の例を用いる。 この例では、ｊ＝６、ｋ＝２およびｉ＝２である。 状態（ａｂｃｄｅｆ）に対するパスメトリックはＰＥ（ａｂ）によって（ｃｄｅｆ）の昇順に計算され、状態（ｘｘａｂｃｄ）、すなわち、状態（ａ
ｂｃｄｅｆ）の先行状態に対するパスメトリックは、時間オフセット（ａｂ）で、（ｃｄｅｆ）の昇順にアクセスされる。 時間オフセット（ａｂ）の量は（ｅｆ）の昇順に同期するため、メトリックは（ｘｘｅｆｃｄ）と同期してアクセスされる。 このようにして、理解されるように、パスメトリック計算とアクセスシーケンスを同期させるためには、ＰＥ（ａｂ）は、計算するパスメトリックを、計算シーケンス（ａｂｃｄｅｆ）からアクセスシーケンス（ａｂｅｆｃｄ）に再配列すべきである。 これは、１６個のデータ点の４ウェイ交錯と同等である。
４ウェイメトリック交錯が必要であることはＰＥ（０
０）の作用において理解される。 ＰＥ（００）は、０、
１、２、３、４、５、６、７、８、９、１０、１１、１
２、１３、１４、１５の順でメトリックを計算するが、
これらのメトリックは、０、４、８、１２、１、５、
９、１３、２、６、１０、１４、３、７、１１、１５の順でＰＥ（００）、および復号器内のその他の処理要素によってアクセスされる。

【００５１】図６および図７に、本発明によるメトリック再配列技術の２つの例を示す。 メトリック再配列は、
例示的な、４個の処理要素を有する６４状態レート２／
３復号器内のＰＥ（００）によって計算される１６個のパスメトリックの昇順シーケンスを使用して示される。
一般的には、本発明の再配列技術は以下の３つのステップを含む。 第１に、与えられた処理要素によって計算されるパスメトリックのセット、あるいはさらに一般的には、再配列を必要とするデータ点の任意のセットを、少なくとも２つのグループに分割し、各グループが相異なるスロットに対応するようにする。 ここでスロットとは一般にデータ点のグループの順列をいう。 例えばスロットは、復号器処理要素内のラッチなどの一時記憶要素の順序グループを表す。 各スロットはいくつかのスロット位置を含み、各スロット位置は一般に、例えば単一のパスメトリックのような単一のデータ点によって占められる。 従って各スロット位置は復号器内の単一の一時記憶要素に対応する。 スロットサイズとは、与えられたスロット内のスロット位置の数をいう。 以下で説明する例は、再配列プロセス中の各ステップで同一のスロットサイズを有するスロットを使用するが、データ点は、与えられた再配列ステップでいくつかの異なるサイズのスロットに分割することも可能である。 第２に、１スロット内のあるスロット位置に記憶されるデータ点は、与えられたステップサイズの置換をデータ点に適用することによって、他のスロット内の異なるスロット位置に移動される。 移動されるデータ点は、現在のスロット内で正しくないスロット位置を占めるものであることもあり、また、各データ点に対する現在のスロット位置を所望のスロット位置と比較することによって識別されるものであることもある。 置換ステップサイズは、与えられたデータ点が移動の結果としてシフトされるスロット位置の総数である。 最後に、データ点をスロットに分割するステップおよび置換を適用するステップは、データ点の所望の順列が得られるまで、異なるスロットサイズを用いて再帰的に反復される。 スロットサイズは一般に再配列ステップの反復とともに減少する。 また、ステップサイズは一般に新たなスロットサイズとともに変化し、データ点配列における所望の置換を提供するために、与えられたスロットサイズに対していくつかの異なるステップサイズを使用することも可能である。

【００５２】図６は、本発明による直接移動メトリック再配列を示す。 再配列プロセスの各ステップに示されているデータ点のセットは、例えば、与えられた符号シンボルに対して復号器処理要素によって計算されたパスメトリックのセットを表す。 データ点の列は、例えば、一時記憶要素のグループに記憶される。 破線が、データ点のセットを２つのグループすなわちスロットに分割し、
各スロットは８個のスロット位置を含む。 ステップ１
で、現在のデータ点のスロット位置を所望のスロット位置と比較する。 第１および第２のスロットにおいてそれぞれ円および四角によって示されるような正しくないスロット位置のいくつかのデータ点を、他のスロット内の異なるスロット位置に直接移動する。 ステップ１は、ステップサイズが６の固定ステップ置換を使用し、移動される各データ点はスロット位置６個分だけシフトされる。 この手続きは、図６のステップ２に示すように、より小さいスロットサイズを使用して反復される。 ステップ２では、データ点を含む記憶要素は、破線によって分割して示してあるように、４個のスロットに再分割される。 再び、第１および第３のスロットの円ならびに第２
および第４のスロットの四角によって示される正しくないスロット位置のいくつかのデータ点を、他のスロットの異なる位置に直接移動する。 ステップ２では、ステップサイズが３の固定ステップ置換が使用される。 ステップ３に示されるように、ステップ２におけるデータ点の移動は各データ点を正しい位置に配置し、さらに分割および移動を行う必要はない。 こうして、図６のステップ１および２は１６個のデータ点の４ウェイ交錯を実行した。 上記の例では、１６個のデータ点は６４状態復号器内のＰＥ（００）によって計算されるパスメトリックであるが、このパスメトリックは、一時記憶要素からまたはメモリから単に順に読み出すことによって所望の順序でアクセスすることができるようになった。 上記の直接移動法では、置換ステップサイズは単調減少である。 しかし、データ点が多数の場合、ステップサイズすなわちデータ点が移動しなければならないスロット位置の数は、最初は非常に大きい。 大きい初期ステップサイズは、例えばＳＥＵを使用してこの技術をハードウェア実装する際には長い配線長が必要となるため、好ましくないことがある。

【００５３】図７は、直接移動法の長い初期ステップサイズの制限を解決するもう１つのメトリック再配列技術（収集移動法と呼ぶ）の図である。 図７の例では、収集移動法は、図６のステップ１および２における長いほうの各移動を２つの短い移動に分割する。 短いほうの移動の第１のものは、ステップ１ａに示したように、スロットサイズは８、ステップサイズは２を用いて、正しくないデータ点を２つの記憶スロットの隣接する端部に収集する。 例えば、ステップ１ａにおけるパスメトリック２、３は、これらの正しくないパスメトリックを２つの記憶スロットの間の境界付近に収集するためにパスメトリック４、５と交換され、パスメトリック１２、１３
は、パスメトリック１０、１１と交換される。 データ点が隣接するスロットの隣接する端部の境界付近に収集された後、ステップ１ｂに示したように、第２の短い移動が、正しくないデータ点を、スロット境界を越えて隣接するスロットの別の位置に移動させる。 その後このプロセスは、ステップ２ａおよび２ｂに示したように、スロットサイズを４として反復される。 ステップ３までに、
すべてのデータ点は所望のスロット位置に入り、この収集移動再配列プロセスは完了する。 この再配列技術は、
高レートビタビ復号器で計算されたパスメトリックの再配列に特に適しているが、複数のデータ点を交錯することを含む他のアプリケーションにも有用であることが理解されるべきである。

【００５４】上記の直接移動法および収集移動法によるメトリック再配列は、例えば、固定ステップ置換を行ういくつかのＳＥＵを縦続することによって実装される。
このような実装は、レート１／ｎ畳込み符号の場合には、例えば、エイチ−ディ． リン(HD. Lin)他、「畳込み符号に対する折返しビタビ復号器(Folded Viterbi De
coders for Convolutional Codes)」、IEEE VLSI Signa
l Processing、第ＩＶ巻、IEEE Press（１９９０年）、
および、シー． ビー． シュンほかの前掲論文に記載されている。 各ＳＥＵは、与えられたステップサイズの固定ステップ置換を行う。 例えば、図６のメトリック再配列は、ステップサイズ６の固定ステップ置換を行うＳＥＵ
と、ステップサイズ３の固定置換を行うもう１つのＳＥ
Ｕからなる２個のＳＥＵを縦続することによって実装可能である。 縦続したＳＥＵの出力は、図６のステップ３
に示したような所望の順序のデータ点となる。 従って、
注意すべき点であるが、各ＳＥＵは本来的に上記のデータ点をスロットに分割するステップと置換を行うステップとの両方を備えている。 スロットサイズは、ＳＥＵの置換ステップサイズに依存する。 スロットに分割するステップおよび置換を行うステップは、異なる置換ステップサイズを有するＳＥＵにデータ点を通すことにより異なるスロットサイズを使用して反復される。

【００５５】一般に、ＳＥＵで使用されるパイプラインラッチの数は、置換ステップサイズに対応する。 従って、ハードウェアの複雑さは、置換ステップサイズの最小和を与える再配列方法を選択することによって縮小される。 図６および図７の６４状態レート２／３復号器の例では、直接移動法によるステップサイズの和は６＋３
＝９である一方で、収集移動法によるステップサイズの和も２＋４＋１＋２＝９となる。 しかし、理解されるべき点であるが、他の多くのアプリケーションでは、各方法におけるステップサイズ和は異なる。 例えば、８個のデータ点の４ウェイ交錯の場合、直接移動法を使用したときのステップサイズ和は３＋１＝４であるが、収集移動法を使用したときのステップサイズ和は１＋２＝３である。

【００５６】上記の再配列方法はいずれも、例えば従来技術の転置メモリ法よりも効率的である。 ６４状態レート２／３の例では、直接移動法および収集移動法のいずれも、ステップサイズ和は９であり、全部で９個のみのパイプラインラッチを有する縦続ＳＥＵを使用して１６
個のデータ点の４ウェイ交錯を実行することができる。
これに対して、転置メモリ法は、例えば、４×４メモリアレイ、すなわち、全部で１６個の記憶要素を必要とする。 さらに、本発明の再配列技術は、パスメトリック計算を中断せずに、６４状態レート２／３の場合には９個の復号器クロックサイクル以内にパスメトリックを再配列することができ、シンボル周期中の全部で１６個の復号器クロックサイクルのうちの７個を、パスメトリック計算および分配のパイプライン化のために残すことができる。

【００５７】要約すれば、面積効率の良い復号器アーキテクチャは、図２〜図５とともに上記で定義したとおりである。 本発明の面積効率の良い復号器は、処理要素を使用して、例えば、上記の表１および表３に示したような計算スケジュールに従ってメトリックを計算する。 また、処理要素は、例えば表２および表４に示したようなアクセススケジュールに従ってメトリックを再配列するＳＥＵのようなメトリック再配列ハードウェアも含む。
メトリック再配列は、図６および図７に示した再配列方式のうちの１つを使用して実現される。 図２、図４の（ａ）および図５の（ａ）のそれぞれの処理要素４２、
６２および８２は、メトリックの計算および再配列の両方の機能を行うように設計することが可能であり、対応するメトリック出力分配ノード４４、６４、８４は、再配列したメトリックを適当な処理要素に分配する。

【００５８】上記のように、従来の復号器処理要素は一般に並列に計算済みパスメトリックにアクセスしそれを更新した後、更新したメトリックのうち最小のものを現在のトレリスノードの新しいパスメトリックとして選択する。 図８に、並列メトリックアクセスを使用する従来の処理要素１０５を示す。 処理要素１０５は、レートｋ
／ｎ畳込み符号の復号器で使用可能である。 一般に、レートｋ／ｎ畳込み符号では、並列アクセス処理要素は、
２ ^k個の並列メトリック入力と、２ ^k個の加算器と、２ ^k
−１個の比較／選択ユニットを必要とする。 従って、処理要素１０５は、４個のメトリック入力（図８ではΓ _A 、Γ _B 、Γ _CおよびΓ _Dで示す）と、４個の加算器１１
２と、３個の比較／選択ユニット１２０を有する。 各比較／選択ユニット１２０は、比較器１２２および選択器１２４を有する。 選択器１２４は、例えば、２：１マルチプレクサである。 加算器１１２および比較／選択ユニット１２０は、まとめて、加算比較選択（ＡＣＳ）ユニットと呼ばれることが多い。 各加算器１１２は入力として４個のパスメトリックのうちの１つを受信する。 例えば、処理要素１０５が表２のアクセススケジュールを有するＰＥ（００）として使用される場合、Γ _A 、Γ _B 、Γ
_CおよびΓ _Dはそれぞれ状態０、８、１６および２４に対する計算済みパスメトリックに対応する。 処理要素１０
５はまた、与えられた受信符号シンボルに対して、特定の状態遷移の尤度を示すブランチメトリックを含むブランチメトリックテーブル１１０も有する。 テーブル１１
０からのブランチメトリックは計算済みパスメトリックと加算器１１２で加算され、隣接する加算器の結果は比較／選択ユニット１２０で比較され、最小の和が新たなパスメトリックとして選択される。 このように、処理要素１０５の出力は、パスメトリックΓ _A 、Γ _B 、Γ _CおよびΓ _Dの先行状態を有する符号状態に対応して、新たなパスメトリックΓ _Eとなる。 再び処理要素１０５を表２
のＰＥ（００）とすると、Γ _A 、Γ _B 、Γ _CおよびΓ _Dがそれぞれ状態０、８、１６および２４である場合、新たなパスメトリックΓ _Eは状態０に対する新たなパスメトリックとなる。 従来の処理要素１０５は、既に詳細に説明したように、一般に高レート符号に対する面積効率の良い復号器アーキテクチャを提供することができない。

【００５９】図９に、本発明による順アクセス処理要素１３５を示す。 処理要素１３５は、ブランチメトリックテーブル１４０およびいくつかの加算器１４２を有する。 単一の計算済みパスメトリックΓ _Aが、直列メトリック入力を通じて同時に各加算器１４２に供給され、テーブル１４０からの適当なブランチメトリックと加算される。 テーブル１４０は、適当なタイプのメモリを使用して実現され、他の実装での処理要素１０５の外部に記憶されることが可能である。 比較／選択ユニット１５０
は、各加算器１４２の出力をラッチ１４６の内容と比較する。 ラッチ１４６は一部計算パスメトリックを記憶し、すべての可能な先行状態に対する計算済みパスメトリックは順に更新される。 ここで、一部計算パスメトリックとは、まだすべての可能な計算済みパスメトリックを更新し、比較し、選択していないようなパスメトリックをいう。 例えば、上記の表３および表４を参照すると、ＰＥ０は、復号器クロックサイクルｔ０、ｔ１、ｔ
２およびｔ３にわたって状態０、１、２、および３に対するパスメトリックを同時に計算し、一方、状態０、
８、１６、および２４に対する計算済みパスメトリックに順次アクセスする。 例えば復号器クロックサイクルｔ
０中には、状態０に対する計算済みパスメトリックのみがアクセスされる。 ただ１つの計算済みパスメトリックのみがアクセスされるため、状態０に対する新たなパスメトリックを完全に計算することはできない。 従って、
この一部計算メトリックは、次の復号器クロックサイクルｔ１（このｔ１中に状態８に対する計算済みパスメトリックがアクセスされる）までラッチ１４６に記憶される。 その後、ラッチ１４６に記憶された状態０に対する一部計算パスメトリックは、加算器１４２からの、状態８に対する計算済みパスメトリックと適当なブランチメトリックとの和とともに、比較／選択ユニット１５０で処理される。 その結果は再び、状態０に対する一部計算パスメトリックとしてラッチ１４６に記憶される。 復号器クロックサイクルｔ３の後、状態０、８、１６および２４に対する計算済みパスメトリックがすべてアクセスされると、状態０、１、２および３に対する新たなパスメトリックはすべて完全に計算される。

【００６０】処理要素１３５で計算されたパスメトリックはΓ _H 、Γ _G 、Γ _FおよびΓ _Eとラベルされ、表３および表４のＰＥ０の例では状態０、１、２、および３に対する新たなパスメトリックに対応する。 これらの新たなパスメトリックが計算されている間、入力パスメトリックΓ _Aは、復号器クロックサイクルｔ０、ｔ１、ｔ２およびｔ３にわたって、符号状態０、８、１６および２４に対する計算済みパスメトリックを表す。 完全に計算されると、これらの新たなパスメトリックはそれぞれ、いくつかのＳＥＵ１５６を含むメトリック再配列手段にロードされ、そこでメトリック再配列が上記のようにして実行される。 メトリック再配列手段は、処理要素１３５によって計算されたメトリックが復号器内の他の処理要素によって正しくアクセスされることを保証する。 順アクセス処理要素１３５は、１個だけのメトリック入力と、
２ ^k個の加算器と、２ ^k個の比較／選択ユニットを使用する。 さらに、一度に１個の計算済みパスメトリックへの順アクセスを使用して４個のメトリックを計算するため、一部計算パスメトリックの記憶のために２ ^k個のラッチを使用する。 ＳＥＵ１５６への新たなパスメトリックΓ _H 、Γ _G 、Γ _FおよびΓ _Eのロードは、さらに適当な初期順序にメトリックを配列することによって、符号構造に依存して、あるアプリケーションではメトリック再配列を容易にするために使用することができる。

【００６１】図１０に、本発明による順アクセス処理要素のもう１つの実施例を示す。 処理要素１６０は、ブランチメトリックテーブル１６１と、計算済みパスメトリックΓ _Aを処理要素１６０に順次提供する直列メトリック入力と、単一の加算器１６２を有する。 処理要素１６
０は、パイプライン化したラッチを使用して、図９の復号器実施例における複数の加算器と比較／選択ユニットの機能を結合する。 加算器１６２は、計算済みパスメトリックΓ _Aをテーブル１６１からの適当なブランチメトリックに加算する。 パイプライン化された処理要素１６
０は、例えば一部計算メトリックΓ _Eを記憶するパイプラインラッチ１６６と、比較器１６８と、比較器１６８
の出力を記憶するパイプラインラッチ１７０と、新たなパスメトリックを計算する際にラッチ１７０の出力のうちの１つを選択する２：１選択器１７２を有する。 この実施例の処理要素１６０にはさらにパイプラインラッチの対１７４、１７６が含まれる。 ラッチ１７４、１７６
もまた一部計算パスメトリックを記憶する。 これらは後でラッチ１６６にフィードバックされ、新たなパスメトリックを計算する際に使用される。 ラッチ１６６、１７
０、１７４および１７６の直列配置はともにいくつかの復号器クロックサイクルにわたって一部計算パスメトリックを記憶する。 例えば、処理要素１６０が表３および表４のＰＥ０として使用される場合、クロックサイクルｔ０、ｔ１、ｔ２およびｔ３にわたって、Γ _Aはそれぞれ状態０、８、１６および２４に対する計算済みパスメトリックを表す。 ４個のラッチ１６６、１７０、１７４
および１７６は、状態０、８、１６および２４に対する計算済みパスメトリックがすべてアクセスされるまで、
４個の復号器クロックサイクルｔ０、ｔ１、ｔ２およびｔ３にわたって加算、比較および選択の演算結果を一時的に記憶する。 比較器１６８および選択器１７２はラッチの直列配置の内部に配置され、いくつかの復号器クロックサイクルにわたって、一時的に記憶されている値を使用して、新たなパスメトリックのセットを計算する。
もちろん、処理要素１６０内のラッチの配置は例示のみのものであって、ラッチは、いくつかの別法のうちの任意のものによって配置可能である。 例えば、ラッチ１７
０および１７４はいずれも、比較器１６８の前または選択器１７２の後に配置することが可能である。

【００６２】新たなパスメトリックは、完全に計算されると、少なくとも１つのＳＥＵ１７８を含むメトリック再配列手段１８０に供給される。 メトリック再配列手段１８０は、与えられたアプリケーションの要求に応じて、他のタイプの記憶要素とともに、追加のＳＥＵを含むことも可能である。 処理要素１６０は、図８に示した従来のレートｋ／ｎ処理要素１０５よりもかなり複雑さが少ない。 実際、処理要素１６０の複雑さは、レート１
／ｎ復号器に対する従来の処理要素の複雑さのオーダーである。

【００６３】図１１の（ａ）〜（ｃ）に、図９および図１０の処理要素で使用するのに適したＳＥＵの例を示す。 図１１の（ａ）は、パスメトリック入力２０１と、
選択器２０２、２０４と、一対のパイプラインラッチ２
０６、２０８と、選択器２０２、２０４へのもう１つの入力を提供するパイプライン出力２０９を有するＳＥＵ
２００を示す。 各選択器２０２、２０４は、選択器に送られる外部制御信号に応じて、２つの入力のうちのいずれを出力へと通過させるかを選択するように設計される。 例えば、選択器２０２は、ライン２０１またはライン２０９のいずれかからのデータを出力へと通過させるように構成される。 この出力はラッチ２０６を駆動する。 これらの選択器は、選択器Ｓ１が上の入力を選択するように作用した場合に、対応する選択器Ｓ１´が下の入力を選択するように作用し、逆の場合も同様となるように、相補的に動作する。 実施例のＳＥＵ２００への入力はメトリックのシーケンス［ｘ，ｙ，ｚ］である。 ラッチ２０８はメトリックｘを含み、ラッチ２０６はメトリックｙを含み、メトリックｚはＳＥＵ入力２０１にある。 選択器に適当な外部制御信号を加えることによって、実施例のＳＥＵ２００は、例えば、メトリックの相対的な順序［ｘ，ｙ，ｚ］を保存するか、または、その順序を［ｚ，ｘ，ｙ］に変更するように作用する。 図１
１の（ｂ）に、選択器２２４がラッチ出力２２９を選択し、その結果、メトリックｘがＳＥＵ２２０の出力に供給され、一方メトリックｙはラッチ２２８にラッチされ、メトリックｚはラッチ２２６にラッチされるというＳＥＵ２２０の状態を示す。 この場合、ＳＥＵ２２０
は、メトリックの順序を保存する状態にある。 図１１の（ｃ）には、選択器２４２がラッチ出力２４９を選択するというＳＥＵ２４０を示す。 その結果、メトリックｚ
はライン２４１を通じて選択器２４４に送られ、そこからＳＥＵ２４０の出力に送られる。 同時に、メトリックｘはラッチ２４６に記憶され、メトリックｙはラッチ２
４８にシフトされる。 この場合、ＳＥＵ２４０は、入力メトリックの順序を［ｘ，ｙ，ｚ］から［ｚ，ｘ，ｙ］
に変換するように作用し、従って、ステップサイズ２の固定ステップ置換を行うことになる。

【００６４】メトリック再配列を実装するためのパイプライン化ＳＥＵの代替例には、例えばケー． パーリ(K.
Parhi)、「寿命解析および前方−後方レジスタ配置を用いたＤＳＰデータフォーマット変換器の組織的合成(Sys
tematic Synthesis of DSP Data Format Converters Us
ing Life-Time Analysis and Forward-Backward Regist
er Allocation)」、IEEE Trans. on Circuits and Syst
ems、第３９巻第７号第４２３〜４４０ページ（１９９
２年７月）、および、ケー． パーリ(K. Parhi)、「最小数のレジスタを用いたビデオデータフォーマット変換器
(Video Data Format Converters Using Minimum Number
of Registers)」、IEEE Trans. on Circuits and Syst
ems for Video Technology、第２巻第２号第２５５〜２
６７ページ（１９９２年６月）、に記載されているデータフォーマット変換器がある。

【００６５】ここまでの詳細な説明は、主にレートｋ／
ｎ畳込み符号の場合の本発明の説明であるが、トレリス型の状態遷移を有する他のタイプの符号も使用可能であることは理解されるべきである。 説明した構成にはさまざまな変形が可能である。 例えば、符号状態を処理要素に割り当てるのに別の方式を使用すること、パスメトリックの計算およびアクセスのスケジュールに別の時間オフセット量を適用すること、他のメトリック再配列方式を使用すること、復号器処理要素の構造および相互接続を変更することが可能である。 さらに、ここで開示したメトリック再配列方式は、交錯符号化において使用するのに好適であり、処理要素の構造は、他の復号アプリケーションでも使用可能である。

【００６６】

【発明の効果】以上述べたごとく、本発明によれば、高レートトレリス符号の最尤復号が実現される。 従って、
与えられた符号化方式によって、大幅に符号化利得が改善され、その結果、多くの高レート復号器で現在利用されている次善の復号に比べて帯域幅効率が改善される。
本発明のもう１つの特徴的な効果として、復号器の複雑さが大幅に縮小され、その結果、復号器を実装するのに必要な回路面積が大幅に減少する。 従って、本発明は、
実用的かつ費用効率の良い方法で、高レート符号による帯域幅効率の利点を達成することができる。

【図面の簡単な説明】

【図１】（ａ）は、従来技術による通常のレートｋ／ｎ
畳込み符号器のブロック図である。 （ｂ）は、（ａ）の従来技術の畳込み符号器に対応するトレリス線図である。

【図２】折返し係数２の、本発明による３２状態レート２／３復号器の例のブロック図である。

【図３】図２の復号器に対応するトレリス線図である。

【図４】（ａ）は、折返し係数４の、本発明による３２
状態レート２／３復号器の例のブロック図である。
（ｂ）は、（ａ）の復号器に対応するトレリス線図である。

【図５】（ａ）は、折返し係数１６の、本発明による３
２状態レート２／３復号器の例のブロック図である。
（ｂ）は、（ａ）の復号器に対応するトレリス線図である。

【図６】本発明による直接移動法を用いた１６個のデータ点の４ウェイ交錯のための再配列ステップのセットの例の図である。

【図７】本発明による収集移動法を用いた１６個のデータ点の４ウェイ交錯のための再配列ステップのセットの例の図である。

【図８】従来技術による通常の並列アクセス復号器処理要素のブロック図である。

【図９】図２〜図５の復号器で使用するのに適した、本発明による直列アクセス処理要素の実施例のブロック図である。

【図１０】図２〜図５の復号器で使用するのに適した、
本発明による直列アクセス処理要素のもう１つの実施例のブロック図である。

【図１１】図９および図１０の処理要素で使用するのに適した、ステップサイズ２の置換を行うシフト交換ユニット（ＳＥＵ）の例の図である。

【符号の説明】

１０ レートｋ／ｎ畳込み符号器 １２ 記憶要素 １４ 記憶要素 １６ 記憶要素 １８ 符号化ロジック ２０ 記憶要素 ２２ 記憶要素 ３０ トレリス線図 ３２ ノード ３４ ノード ４０ 復号器 ４２ 処理要素 ４４ 分配ノード ４６ 相互接続ライン ５０ トレリス線図 ５２ ノード ５４ ノード ５６ ブランチ ６０ 復号器 ６２ 処理要素 ６６ 相互接続ライン ７０ トレリス線図 ７２ ノード ７４ ノード ７６ ブランチ ８０ 復号器 ８２ 処理要素 ８４ ノード ８６ 相互接続ライン ９０ トレリス線図 ９２ ノード ９４ ノード ９６ 二重ライン １０５ 処理要素 １１０ ブランチメトリックテーブル １１２ 加算器 １２０ 比較／選択ユニット １２２ 比較器 １２４ 選択器 １３５ 処理要素 １４０ ブランチメトリックテーブル １４２ 加算器 １４６ ラッチ １５０ 比較／選択ユニット １５４ メトリック再配列手段 １５６ ＳＥＵ １６０ 処理要素 １６１ ブランチメトリックテーブル １６２ 加算器 １６６ ラッチ １６８ 比較器 １７０ ラッチ １７２ 選択器 １７６ ＳＥＵ １８０ メトリック再配列手段 ２００ ＳＥＵ ２０１ パスメトリック入力 ２０２ 選択器 ２０４ 選択器 ２０６ ラッチ ２０８ ラッチ ２０９ パイプライン出力 ２２０ ＳＥＵ ２２１ パスメトリック入力 ２２２ 選択器 ２２４ 選択器 ２２６ ラッチ ２２８ ラッチ ２２９ パイプライン出力 ２４０ ＳＥＵ ２４１ パスメトリック入力 ２４２ 選択器 ２４４ 選択器 ２４６ ラッチ ２４８ ラッチ ２４９ パイプライン出力