信号処理装置及び信号処理方法

本発明は、信号処理装置及び信号処理方法に関し、特に、消費電力を低減することが可能な信号処理装置及び信号処理方法に関する。

大容量かつ高速な通信を可能とする、コヒーレント光伝送システムの実用化が進められている。コヒーレント光伝送システムでは、信号光を復調するために、コヒーレント光受信器が用いられる。

図10は、一般的なコヒーレント光受信器800の構成を示すブロック図である。コヒーレント光受信器800は、フロントエンド801、アナログデジタル変換器(analog-digital converter、ADC)802、局部発振光源803、信号処理プロセッサ(digital signal processor、DSP)900を備える。局部発振光源803は光源であり、例えば半導体レーザである。フロントエンド801は、局部発振光源803から出力された局部発振光と信号光とのビート信号を、アナログ受信信号として出力する。フロントエンド801は、例えば、ビームスプリッタ、90度ハイブリッド及びフォトダイオードを含む公知の構成を備える。アナログ受信信号は、ADC802によってデジタル受信信号に変換される。デジタル受信信号は、DSP900に入力される。DSP900は、デジタル受信信号を演算処理して得られたデータを、受信データとして出力する。DSP900は、デジタル受信信号の誤り訂正をも行う。コヒーレント光伝送システムでは、LDPC(low density parity check、低密度パリティ検査)符号と呼ばれる誤り訂正符号が用いられることがある。

図11は、コヒーレント光受信器800で用いられる、一般的なDSP900の構成を示すブロック図である。DSP900は、復調部901、誤り訂正部902、フレーマ903を備える。復調部901は、ADC802から入力されたデジタル受信信号のシンボル判定を行い、デジタルデータを生成する。誤り訂正部902は、復調されたデジタルデータの誤りを訂正する。フレーマ903は、デジタルデータを所定の形式のフレームを持つ受信データに変換して出力する。

本発明に関連して、特許文献1には、LDPC符号をフレーム単位で復号する復号装置が記載されている。

特開2005−064735号公報([0135]段落、図15)

誤り訂正部902は、入力されたデジタルデータの誤り訂正処理を行う。誤り訂正部902は、負荷の大小にかかわらず、一定の電力を消費する。このため、図10及び11に記載されたDSP900は、消費電力が大きく、発熱量も大きいという課題がある。さらに、DSP900には、DSP900を駆動及び冷却するための設計コストや部品のコストが大きいという課題もある。一方、低消費電力化のために誤り訂正部902の規模を縮小すると、必要な誤り訂正能力が確保されない恐れがある。

このような背景により、DSPにおいて、消費電力の低減と誤り訂正能力の確保とを両立させるための技術が必要とされている。しかしながら、特許文献1は、このような技術を開示していない。 (発明の目的) 本発明の目的は、消費電力の低減と誤り訂正能力の確保とを両立させることが可能な信号処理装置及び信号処理方法を提供することにある。

本発明の信号処理装置は、入力された信号の誤り訂正を行う複数の演算手段が直列に接続された訂正ブロックが並列に接続された誤り訂正手段と、前記信号に対する前記演算手段のいずれかにおける誤り訂正数に基づいて、各々の前記訂正ブロックの動作状態を制御する制御手段と、を備える。

本発明の信号処理方法は、複数の演算手段が直列に接続された訂正ブロックが並列に接続された誤り訂正手段によって入力された信号の誤り訂正を行い、前記演算手段のいずれかにおける前記信号に対する誤り訂正数に基づいて、各々の前記訂正ブロックの動作状態を制御する、ことを特徴とする。

本発明の信号処理装置及び信号処理方法は、消費電力の低減と誤り訂正能力の確保とを両立できるという効果を奏する。

第1の実施形態の信号処理装置の構成を示すブロック図である。

信号処理装置の誤り訂正部の構成を示すブロック図である。

訂正ブロックの構成を示すブロック図である。

演算部の誤り訂正数の例を示すグラフである。

誤り訂正部の負荷が小さい場合の訂正ブロックの動作状態の例を示す図である。

誤り訂正部の負荷が大きい場合の訂正ブロックの動作状態の例を示す図である。

訂正ブロックの動作状態の他の例を示す図である

制御部による誤り訂正部の制御例を示すフローチャートである。

第2の実施形態のコヒーレント光受信器の構成を示すブロック図である。

一般的なコヒーレント光受信器の構成を示すブロック図である。

コヒーレント光受信器で用いられる一般的な信号処理プロセッサ(DSP)の構成を示すブロック図である。

(第1の実施形態) 図1は、第1の実施形態の信号処理装置100の構成を示すブロック図である。本実施形態の信号処理装置100は、光受信器に搭載される信号処理プロセッサ(digital signal processor、DSP)である。信号処理装置100には、デジタル受信信号が入力される。デジタル受信信号は、光受信器のフロントエンドで信号光が光電変換されたアナログ受信信号がADCによってデジタル化された信号である。デジタル受信信号は、位相変調された信号光の位相情報を含む。信号処理装置100は、デジタル受信信号を復調して誤り訂正を行い、所定の形式のフレームに乗せて受信データとして出力する。

信号処理装置100は、復調部101、誤り訂正部102、フレーマ103及び制御部104を備える。復調部101は、ADCから入力されたデジタル受信信号のシンボル判定を行い、デジタルデータに変換する。誤り訂正部102は、デジタルデータの誤りを訂正する。フレーマ103は、デジタルデータを所定の形式のフレームデータに変換して、受信データとして出力する。復調部101は、デマッパー(de-mapper)と呼ばれることもある。復調部101及びフレーマ103の構成及び動作は公知であるため詳細な説明は省略する。

制御部104は、信号処理装置100の各部の動作を制御する。制御部104は、中央処理装置(central processing unit、CPU)として、プログラムを実行することにより信号処理装置100の動作を制御してもよい。プログラムは、信号処理装置100の内部又は外部に備えられた、固定された記録媒体に記録される。記録媒体は、例えば、半導体メモリ、磁気固定ディスク、光ディスクであるが、これらには限定されない。また、図1では、制御部104は、復調部101、誤り訂正部102及びフレーマ103とは独立したブロックとして記載されている。しかし、制御部104の機能は、復調部101、誤り訂正部102、フレーマ103のいずれかの機能に含まれていてもよい。また、制御部104は、信号処理装置100の外部に備えられ、遠隔から復調部101、誤り訂正部102及びフレーマ103を制御してもよい。

本実施形態においては、誤り訂正部102は、軟判定前方誤り訂正(soft-decision forward error correction、SD−FEC)を用いてデジタルデータの誤り訂正を行う。また、デジタルデータの誤り訂正符号には、低密度パリティ検査(low density parity check、LDPC)符号と呼ばれる誤り訂正符号が用いられる。LDPC符号は、並列処理により、高速な復号が可能である。

図2は、信号処理装置100が備える誤り訂正部102の構成を示すブロック図である。誤り訂正部102は、N個(Nは自然数)の訂正ブロック301〜30Nを備える。誤り訂正部102は、復調部101から入力されたデジタルデータの誤り訂正を行い、訂正されたデジタルデータをフレーマ103に出力する。

誤り訂正部102は、並列に接続された訂正ブロック301〜30Nにより、誤り訂正を行う。誤り訂正部102は、例えば、動作中の訂正ブロックの数に応じてデジタルデータを時間的に分割し、動作中の各訂正ブロックに入力されるデータ量が等しくなるように分配することで、訂正ブロックの負荷分散を行う。ただし、訂正ブロックの負荷分散の手順は特に限定されない。誤り訂正部102は、それぞれの訂正ブロックから出力されるデジタルデータを時系列順に結合してフレーマ103に出力する。制御部104は、誤り訂正部102に対するこのようなデジタルデータの分配、分割及び結合の制御を行ってもよい。この場合、制御部104は、動作中の訂正ブロックのみに対して、デジタルデータを動的に分配する。本実施形態では、動作していない訂正ブロックには、デジタルデータは入力されない。

図3は、誤り訂正部102に含まれる訂正ブロック301の構成を示すブロック図である。図3では訂正ブロック301を例に説明するが、他の訂正ブロック302〜30Nも同様の構成を備える。訂正ブロック301は、M個(Mは自然数)の演算部401〜40Mを備える。演算部401〜40Mは、訂正ブロック301の内部で直列に接続される。以下では、訂正ブロック301〜30NのいずれもがM個の演算部を備える場合について説明する。しかし、演算部の数Mは、訂正ブロック301〜30Nのそれぞれで同一でなくともよい。

復調部101から入力されたデジタルデータに対して、まず演算部401において誤り訂正処理が実施される。演算部401における誤り訂正処理の結果、誤りが残存する場合は、さらに演算部402で誤り訂正が実施される。このように、訂正ブロック301は、M個の演算部を用いてデジタルデータに対する誤り訂正処理を行い、処理されたデジタルデータをフレーマ103に出力する。誤り訂正部102が備える他の訂正ブロック302〜30Nも、同様にデジタルデータに対する誤り訂正処理を行い、処理されたデジタルデータをフレーマ103に出力する。

図3に示された訂正ブロック301は、さらに、演算部401〜40Mにおけるそれぞれの誤り訂正数を制御部104に出力する機能を備える。誤り訂正数は、例えば、一定の時間あたりの各演算部の誤り訂正数あるいは一定のデータ量あたりの誤り訂正数であるが、これらには限定されない。制御部104は、訂正ブロック301〜30Nのそれぞれについて、演算部401〜40Mの誤り訂正数を収集する。

図4は、訂正ブロック301が備える演算部401〜40Mの誤り訂正数の例を示すグラフである。図4の縦軸は演算部401〜40Mの誤り訂正数を示し、横軸は演算部の段数を示す。誤り訂正数は任意目盛りである。演算部の段数は、デジタルデータの入力側を1とし、出力側(最終段)をMとする番号であり、演算部401、402・・・40Mに対応する。

図4の例では、訂正ブロック301の入力に近い演算部401〜403で比較的誤り訂正数が多く、訂正ブロック301の出力に近い演算部では誤り訂正数は小さい。これは、一般的に、演算部における複数回の誤り訂正処理により、受信データの誤りは訂正ブロックの出力に近づくほど減少するからである。

誤り訂正部102において、受信データに誤りが多く、その結果誤り訂正数も多い場合には、誤り訂正部102における誤り訂正処理の負荷が大きい。この場合には、多くの訂正ブロックを動作させる必要がある。しかし、受信データに誤りが少ない場合には、多くの訂正ブロックを動作させることなく、必要な品質の誤り訂正処理が実行できる。本実施形態では、制御部104は、訂正ブロック301〜30Nのそれぞれから出力される、演算部401〜40Mの誤り訂正数に基づいて、訂正ブロック301〜30Nの動作状態を制御する。

具体的には、制御部104は、ある訂正ブロックの最後段の演算部(図3における演算部40M)の誤り訂正数が第1の閾値未満の場合は、当該演算部を備える訂正ブロックの誤り訂正処理を停止させる。制御部104は、誤り訂正処理が停止されていない訂正ブロックにデジタルデータを分配し、誤り訂正処理が停止された訂正ブロックには、デジタルデータを分配しない。以下、「訂正ブロックの誤り訂正処理を停止させる(あるいは動作させる)」ことを、単に「訂正ブロックを停止させる(あるいは動作させる)」と記載する。制御部104は、訂正ブロックごとに電源供給を実施しあるいは停止することで、それぞれの訂正ブロックを動作させ、あるいは停止させてもよい。なお、制御部104は、エラーが充分に少ない訂正ブロックに対するデジタルデータの分配を継続し、当該訂正ブロックの誤り訂正処理のみを停止させてもよい。

例えば、訂正ブロック302の演算部40Mの誤り訂正数が第1の閾値を下回ると、制御部104は、訂正ブロック302を停止させる。そして、制御部104は、残余の訂正ブロック301、303〜30Nを用いた並列処理により、デジタルデータの誤り訂正処理を続行する。このように、制御部104は、誤り訂正数が少ない(すなわち、誤り訂正の負荷が小さい)訂正ブロックを停止することで、誤り訂正部102の電力消費を抑制できる。

図5は、誤り訂正部の負荷が小さい場合の訂正ブロック301〜30Nの動作状態の例を示す図である。図5において、停止している訂正ブロックは破線で示される。図5に示された訂正ブロック301の最後段の演算部40Mから出力される誤り訂正数は、第1の閾値以上である。そして、訂正ブロック302〜30Nのそれぞれの最後段の演算部40Mから出力される誤り訂正数は、第1の閾値未満である。従って、制御部104は訂正ブロック301を動作させるとともに、訂正ブロック302〜30Nを停止させる。訂正ブロック301〜30Nのうち、負荷が小さい訂正ブロックを停止させることで、誤り訂正部102の電力消費や発熱が抑制される。

一方、制御部104は、ある訂正ブロックの最後段の演算部の誤り訂正数が第2の閾値を超えると、停止しているいずれかの訂正ブロックに、誤り訂正処理を開始する指示を与える。第2の閾値は、第1の閾値よりも大きい。例えば、図5において、訂正ブロック302が停止中に、訂正ブロック301の演算部40Mの誤り訂正数が第2の閾値を超えると、制御部104は、訂正ブロック302の動作を開始させる。そして、制御部104は、訂正ブロック301及び302を用いた並列処理により、デジタルデータの誤り訂正処理を続行する。このように、動作中の訂正ブロックの訂正処理の負荷が上昇した場合には、制御部104は、停止している訂正ブロックの動作を再開させることで、必要な誤り訂正能力を確保する。なお、同時に動作が開始される訂正ブロックの数は1個でなくてもよい。

複数の訂正ブロックが停止している状態で、動作中のいずれかの訂正ブロックにおいて、最後段の演算部の誤り訂正数が第2の閾値を超えた場合には、制御部104は、予め規定された優先順位に基づいて、動作を開始させる訂正ブロックを選択してもよい。制御部104は、停止している訂正ブロックのうち、例えば、最も過去に停止した訂正ブロックの動作を開始させる。

図6は、誤り訂正処理の負荷が大きい場合の訂正ブロック301〜30Nの動作状態の例を示す図である。図6に示された訂正ブロック301〜30Nのそれぞれの最後段の演算部の負荷は第1の閾値以上である。この場合、制御部104は訂正ブロック301〜30Nの全てを動作させる。このようにして、誤り訂正部102の誤り訂正処理能力が確保される。

図7は、訂正ブロック301〜30Nの動作状態の他の例を示す図である。図7の例では、訂正ブロック304〜30Nは、過去に最後段の演算部の誤り訂正数が第1の閾値未満となったため、停止している。一方、訂正ブロック301〜303の最後段の演算部の誤り訂正数は、いずれも第1の閾値以上かつ第2の閾値以下である。その結果、訂正ブロック301〜303が動作し、訂正ブロック304〜30Nは停止している。訂正ブロック301〜303の最後段の演算部の誤り訂正数はいずれも第2の閾値以下であるため、制御部104は、訂正ブロック304〜30Nに対して動作の開始を指示しない。

誤り訂正処理の負荷の判断に用いられる誤り訂正数は、最後段の演算部40Mの誤り訂正数のみには限られない。例えば、制御部104は、最後段及びその前に位置する複数の演算部の誤り訂正数の合計、平均値あるいは最大値と、第1及び第2の閾値との比較結果に基づいて、当該訂正ブロックの誤り訂正負荷の増大及び低下を判断してもよい。さらに、制御部104は、訂正ブロックごとに全ての演算部401〜40Mの誤り訂正数の合計、平均値あるいは最大値を求め、これらの値と第1及び第2の閾値との比較結果に基づいて、当該訂正ブロックの誤り訂正負荷の増大及び低下を判断してもよい。

このように、制御部104は、演算部のいずれかにおける誤り訂正数に基づいて、各々の訂正ブロックの動作状態を制御する。具体的には、制御部104は、演算部の誤り訂正数と所定の閾値との比較結果に基づいて、動作させる訂正ブロックを1個からN個の間で動的に変更する。

図8は、制御部104による誤り訂正部102の制御例を示すフローチャートである。ステップS11〜S15の手順は、訂正ブロック301〜30Nの動作の開始とともに起動し、動作中の訂正ブロック301〜30Nに対して並行して行われる。制御部104は、訂正ブロック301〜30Nがそれぞれ備える演算部401〜40Mから出力される誤り訂正数Pを収集する(図8のステップS11)。

制御部104は、誤り訂正数Pが、第1の閾値未満であるかどうかを判断する(S12)。第1の閾値は、誤り訂正処理の負荷が低いため訂正ブロックの動作を停止させるかどうかを判断するための閾値である。上述のように、誤り訂正数Pとしては、各々の訂正ブロックの最後段(M段目)の演算部40Mの誤り訂正数が用いられてもよい。誤り訂正数Pが第1の閾値未満である場合には、誤り訂正数Pが出力された訂正ブロックにおける誤り訂正処理の負荷は小さいと判断される。この場合、制御部104は、当該誤り訂正数Pを出力した演算部を含む訂正ブロックを停止させる(S13)。訂正ブロックの停止により、誤り訂正部102の電力消費が抑制される。ステップS13で停止した訂正ブロックは、以下で説明するステップS15において制御部104から動作開始の指示を受けるまでの間、停止する。このため、ステップS13の後、当該訂正ブロックに対する図8のフローは一旦終了する。制御部104は、動作を再開させようとする訂正ブロックに対して、ステップS15から手順を開始するよう指示する。ステップS13で停止した訂正ブロックは、制御部104から動作開始の指示を受けると、動作を再開する(S15〜S11)。

なお、ステップS13において、当該訂正ブロックの停止により、誤り訂正部102の全ての訂正ブロックが停止することになる可能性がある。このような場合には、制御部104は、ステップS12の判断結果にかかわらず、訂正ブロックを停止させなくともよい。

ステップS12において誤り訂正数Pが第1の閾値以上である場合には、制御部104は、誤り訂正数Pが、第2の閾値を超えているかどうかを判断する(S14)。第2の閾値は、誤り訂正処理の負荷が高いため停止中の他の訂正ブロックの動作を開始させるかどうかを判断するための閾値であり、第1の閾値よりも大きい。ステップS12と同様に、誤り訂正数Pとしては、各々の訂正ブロックの最後段の演算部40Mの誤り訂正数が用いられてもよい。誤り訂正数Pが第2の閾値を超えている場合には、誤り訂正数Pが出力された訂正ブロックの誤り訂正処理の負荷が高いと判断される。この場合、制御部104は、1個以上の停止中の訂正ブロックを選択し、選択した訂正ブロックの動作を開始させる(S15)。上述のように、制御部104は、例えば、予め規定された優先順位に基づいて、動作を再開させる訂正ブロックを選択する。ステップS14において誤り訂正数Pが第2の閾値以下である場合には、制御部104は、停止中の訂正ブロックに対して動作の開始を指示しない。

誤り訂正数Pが第1の閾値以上である場合には、ステップS14における第2の閾値との比較結果にかかわらず、当該誤り訂正数Pが出力された訂正ブロックの動作、及び、制御部104による当該訂正ブロックの誤り訂正数Pの収集は継続される。すなわち、ステップS14及びS15の後、フローはステップS11に戻る。ステップS15において制御部104から動作開始の指示を受けた訂正ブロックにおいても、図8に示した手順が実行される。このように、誤り訂正処理の負荷が増大した場合に停止中の訂正ブロックの動作を再開させることにより、誤り訂正部102の誤り訂正処理能力が確保される。

ステップS15において、誤り訂正部102が備える訂正ブロック301〜30Nがすでに全て動作している場合には、これ以上、訂正ブロックを動作させることはできない。このような場合には、制御部104は、ステップS14の判断結果にかかわらず、他の訂正ブロックに対する制御を行わなくともよい。

以上説明したように、第1の実施形態の信号処理装置100は、演算部の誤り訂正数に基づいて、動作させる訂正ブロックの数を動的に変更する。その結果、信号処理装置100は、信号処理装置の消費電力の低減と誤り訂正能力の確保とを両立できるという効果を奏する。

(第1の実施形態の最小構成) 第1の実施形態の信号処理装置100の効果は、誤り訂正部102及び制御部104のみで構成された信号処理装置によっても得られる。すなわち、図1及び図2を参照すると、最小構成の信号処理装置は、誤り訂正部102と、制御部104とを備える。誤り訂正部102は、並列に接続された訂正ブロック301〜30Nを備える。訂正ブロック301〜30Nは、入力された信号の誤り訂正を行う複数の演算部401〜40Mが直列に接続されて構成される。制御部104は、訂正ブロック301〜30Nに入力された信号に対する演算部401〜40Mにおける誤り訂正数に基づいて、訂正ブロック301〜30Nの動作状態を制御する。

このような構成を備える信号処理装置も、演算部の誤り訂正数に基づいて、動作させる訂正ブロックの数を動的に変更できる。従って、最小構成の信号処理装置も、信号処理装置の誤り訂正能力の確保と消費電力の低減とを両立できるという効果を奏する。

(第2の実施形態) 図9は、本発明の第2の実施形態の光受信器200の構成を示すブロック図である。光受信器200は、フロントエンド201、アナログデジタル変換器(analog-digital converter、ADC)202、局部発振光源203、信号処理装置204を備える。局部発振光源203は、半導体レーザ等の光源である。フロントエンド201は、局部発振光源203が出力する局発光と信号光とのビート信号を、アナログ受信信号として出力する。フロントエンド201は、例えば公知の90度ハイブリッドを用いて構成される。アナログ受信信号は、ADC202によってデジタル受信信号に変換される。デジタル受信信号は、信号処理装置204に入力される。信号処理装置204は、第1の実施形態で説明した信号処理装置100と同様の構成及び機能を備える。信号処理装置204は、ADC202から出力されたデジタル受信信号を演算処理して得られたデータを、受信データとして出力する。

第2の実施形態の光受信器200は、信号処理装置204として、第1の実施形態で説明した信号処理装置100を備える。すなわち、光受信器200は、信号処理装置204の演算部の誤り訂正数に基づいて、動作させる訂正ブロックの数を動的に変更する。その結果、光受信器200は、信号処理装置の消費電力の低減と誤り訂正能力の確保とを両立できるという効果を奏する。

以上の各実施形態では、本発明がコヒーレント光受信器に適用された実施形態について説明した。しかし、本発明は、コヒーレント光受信器以外の装置にも適用可能である。すなわち、第1の実施形態で説明した信号処理装置100は、誤り訂正処理が必要とされる装置の消費電力を低減できる。また、各実施形態では、誤り訂正符号として低密度パリティ検査(LDPC)符号が用いられ、誤り訂正部は軟判定前方誤り訂正(SD−FEC)を用いてデジタルデータの誤り訂正を行う構成について説明した。しかし、誤り訂正符号及び誤り訂正の判定手順は、これらには限られない。

なお、本発明の実施形態は以下の付記のようにも記載されうるが、これらには限定されない。

[付記1] 入力された信号の誤り訂正を行う複数の演算手段が直列に接続された訂正ブロックが並列に接続された誤り訂正手段と、 前記信号に対する前記演算手段のいずれかにおける誤り訂正数に基づいて、各々の前記訂正ブロックの動作状態を制御する制御手段と、 を備える信号処理装置。

[付記2] 前記演算手段は、前記誤り訂正数を前記制御手段に出力し、 前記制御手段は、 各々の前記演算手段から取得した前記誤り訂正数に基づいて前記訂正ブロックの訂正処理の負荷を算出し、 前記負荷が第1の閾値未満である訂正ブロックを停止させる、 ことを特徴とする付記1に記載された信号処理装置。

[付記3] 前記負荷が前記第1の閾値よりも大きい第2の閾値を超えている場合には停止している前記訂正ブロックのいずれかを動作させる、 ことを特徴とする付記2に記載された信号処理装置。

[付記4] 前記負荷は、動作中の1台の前記訂正ブロックが備える前記演算手段から選択された1台の演算手段の誤り訂正数であることを特徴とする、付記1乃至3のいずれかに記載された信号処理装置。

[付記5] 前記選択された1台の演算手段は、前記訂正ブロック内で直列に接続された前記演算手段の最後段に配置された演算手段であることを特徴とする、付記4に記載された信号処理装置。

[付記6] 前記負荷は、動作中の1台の前記訂正ブロックが備える前記演算手段から選択された複数の演算手段の誤り訂正数の平均値であることを特徴とする、付記2又は3のいずれかに記載された信号処理装置。

[付記7] 前記負荷は、動作中の1台の前記訂正ブロックが備える前記演算手段から選択された複数の前記演算手段の誤り訂正数の最大値であることを特徴とする、付記2又は3のいずれかに記載された信号処理装置。

[付記8] 入力されたデジタル受信信号のシンボル判定を行い、前記デジタル受信信号をデジタルデータに変換して前記誤り訂正手段に入力する復調手段と、 前記誤り訂正手段から出力された信号を所定の形式のフレームに変換して受信データとして出力するフレーマと、 をさらに備える、付記1乃至7のいずれかに記載された信号処理装置。

[付記9] 信号光をアナログ受信信号に変換して出力するフロントエンドと、 前記アナログ受信信号をデジタル受信信号に変換するアナログデジタル変換手段と、 前記デジタル受信信号が入力され、前記受信データを出力する付記7に記載された信号処理装置と、 を備えた光受信器。

[付記10] 複数の演算手段が直列に接続された訂正ブロックが並列に接続された誤り訂正手段によって、入力された信号の誤り訂正を行い、 前記演算手段のいずれかにおける、前記信号に対する誤り訂正数に基づいて、各々の前記訂正ブロックの動作状態を制御する、 信号処理方法。

[付記11] 信号処理装置のコンピュータに、 複数の演算手段が直列に接続された訂正ブロックが並列に接続された誤り訂正手段によって、入力された信号の誤り訂正を行う手順、 前記演算手段のいずれかにおける、前記信号に対する誤り訂正数に基づいて、各々の前記訂正ブロックの動作状態を制御する手順、 を実行させるためのプログラム。

[付記12] さらに、 前記誤り訂正数を前記制御手段に出力し、 各々の前記演算手段から取得した前記誤り訂正数に基づいて前記訂正ブロックの訂正処理の負荷を算出し、 前記負荷が第1の閾値未満である訂正ブロックを停止させる、 付記10に記載された信号処理方法。

[付記13] さらに、 前記負荷が前記第1の閾値よりも大きい第2の閾値を超えている場合には停止している前記訂正ブロックのいずれかを動作させる、 付記12に記載された信号処理方法。

[付記14] さらに、 前記誤り訂正数を前記制御手段に出力する手順、 各々の前記演算手段から取得した前記誤り訂正数に基づいて前記訂正ブロックの訂正処理の負荷を算出する手順、 前記負荷が第1の閾値未満である訂正ブロックを停止させる手順、 実行させる、付記11に記載されたプログラム。

[付記15] さらに、 前記負荷が前記第1の閾値よりも大きい第2の閾値を超えている場合には停止している前記訂正ブロックのいずれかを動作させる手順、 を実行させる、付記14に記載されたプログラム。

以上、実施形態を参照して本発明を説明したが、本発明は上記の実施形態に限定されない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解し得る様々な変更をすることができる。

この出願は、2015年2月3日に出願された日本出願特願2015−018978を基礎とする優先権を主張し、その開示の全てをここに取り込む。

100、204 信号処理装置 101 復調部 102 誤り訂正部 103 フレーマ 104 制御部 200 光受信器 201、801 フロントエンド 202、802 アナログデジタル変換器(ADC) 203 局部発振光源 301〜30N 訂正ブロック 401〜40M 演算部 800 コヒーレント光受信器 900 信号処理プロセッサ(DSP)