A method of generating a soft symbol confidence level

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ビタビ復号化法に関し、特に少なくとも２つの加算器を有するプロセッサを用いた単一サイクルソフト判定の比較−選択操作に関する。

【０００２】

【従来の技術】ビタビデコーダ（復号化器）は、フォワードエラー修正を与える最尤度デコーダである。 ビタビ復号化はビットストリームのような符号化シンボルのシーケンスを復号化するのに用いられる。 ビットストリームはシンボル時（symbol instant）を表す各ビットの組でもってシステム内の様々な媒体を介して伝送される符号化情報を表す。 ビタビ復号化法は、通信チャネルを介してデジタル情報を通信するのに用いられ、その使用例は、例えば人工衛星と地球の間，セルラ電話機，マイクロプロセッサとディスクとの間，モデム間のようなデジタル通信で用いられる。

【０００３】ビタビデコーダは、ハードウェアのマイクロプロセッサ，マイクロコントローラ，デジタル信号プロセッサで実行される。 ビタビ復号化は公知でその応用例は、米国特許第５，４９０，１７８号，第５，４５
４，０１４号，第５，５５９，８３７号，第５，４６
５，２７５号，第５，４７１，５００号，第５，１４
４，６４４号，第４，４９３，０８２号に記載されている。 最後の３件の特許は、ソフトシンボル復号化を用いたビタビ復号化方法を開示している。

【０００４】ビタビ復号化プロッセスは次の４つのステップからなる。 （１）ブランチとパスのメトリック計算（２）比較−選択操作と（３）最少または最大の状態コスト決定（４）トレースバック操作である。 これにより復号化されたシンボルを決定している。 復号化プロセスにおいては、ビタビデコーダは各シンボル時において、
可能性のあるビットシーケンスを介して戻り動作をして、どのビットシーケンスが送信された可能性が最も高いかを決定する。

【０００５】あるシンボル時における状態（即ち現在の状態）から次のシンボル時（即ち次の状態）へ移り変わる可能性は限定されている。 現在の状態から次の状態への各遷移の可能性は、グラフでもって示すことができそれはブランチと称する。 相互接続されたブランチのシーケンスはパスと称する。 各状態はビットストリームにおいて、次のビットを受信したときにある限られた数の次の状態へ遷移することができるに過ぎない。

【０００６】このためあるブランチは生き残りそしてパスの一部となり、別のブランチは生き残ることができない。 生き残りが許されなかったこれらの遷移あるいはブランチを削除することにより、生き残る可能性の大きなパスを決定する際に計算効率が高められる。 通常ビタビデコーダは、各ブランチに関連したブランチメトリックを規定し、このブランチメトリックを用いてどのパスが生き残り、どのパスが生き残らないかを決定する。

【０００７】ブランチメトリックは、各ブランチの可能性決定のために各シンボル時に計算される。 各パスは関連するメトリック即ち蓄積コストを有し、各シンボル時に更新される。 各遷移の可能性を決定するために、次の状態の蓄積コストがブランチメトリックとこのブランチメトリックの現在の状態におけるパスの蓄積コストの和として計算される。 最大値または最小値のような極値が選択される。

【０００８】数個のブランチおよび数個のパスが、あるシンボル時から次のシンボル時への遷移を生き残らせ、
この生き残ったパスを通したトレースバック操作を用いて送信された可能性が最大であるビットシーケンスを選択する。 この連続的なシンボル時はトレリスと称する列で表される。 あるシンボル時で開始した極値の蓄積コストパスを特定することを「トレースバック操作」と称する。

【０００９】蓄積コストが極値のパスが延びるトレリスを介して戻るシンボル時の数は、トレースバック操作の長さ即ち「トレースバック深さ」と称する。 トレースバック操作の終了時においては、極値の蓄積コストで発生した生き残りパスに関連するトレリス内の個々の状態は、そのシンボル時において送信された可能性の最も高いビットに変換される。 このビットまたはビットグループは「復号化シンボル」と称する。

【００１０】１個のビットが各シンボル時に送信されるようなビタビ復号化を採用する通信アプリケーションにおいては、２つの可能性のある現在の状態が１個の次の状態に移る即ち分岐することができ、１個のビットで２
つの可能性のあるブランチのうちのいずれかが次の状態に移るかを決定するのに十分である。

【００１１】

【発明が解決しようとする課題】したがって本発明の目的は、現在の状態の蓄積コストを極値として特定するために、比較−選択操作を同時に実行しながら受信したデジタル信号を復号化する際に用いられるソフトシンボルを生成する方法を提供するものである。

【００１２】

【課題を解決するための手段】本発明によれば、受信したデジタル信号を復号化する際に用いられるソフトシンボルを生成する方法は、確信レベルを提供するために、
２つの可能性のある次の状態の蓄積コストの間の差を計算するステップを含む。 パイプライン環境では２つの可能性のある次の状態の蓄積コストの間の差を計算すると同時に、比較−選択操作を実行してこの２つの可能性のある次の状態の蓄積コストのうちの一方を２つの現在の状態の蓄積コストの極値として特定する。

【００１３】本発明は、デコーダ内においてソフトシンボルの確信レベルを生成する回路も開示する。 この本発明の回路は、第１と第２の可能性のある次の状態の蓄積コストを受信する第１の加算器と第２の加算器を含む。
同時にこの可能性のある次の状態の蓄積コストを加算器の一方で比較し、同時に差分をソフトシンボルの確信レベルとして他の加算器内に取り入れる。

【００１４】セレクタは、加算器の一方により設定されたフラグに基づいて、第１と第２の可能性のある次の状態の蓄積コストの一方を選択する。 本発明の回路は、１
つあるいは複数のトレースバックビットを記憶するレジスタと、複数のトレースバックビットをレジスタ即ちワードに詰め込むシフトレジスタとを有する。

【００１５】

【発明の実施の形態】図１に拘束長が５である例（その結果１６個の状態が発生する）のビタビバタフライを表す２つの可能性のある現在の状態が次の状態に移り変わる線図を示す。 図１において、状態は十進法と二進法の両方で示されているが本明細書においては、状態はいずれでも指定するものとする。 シングルビット０が入力され右側へシフトすると、第１の２つの現在の状態ＰＳ０
：００００またはＰＳ１ ：０００１のいずれかが、現在の状態の最終（右側）ビットがシフトアウトされることにより、次の状態ＮＳ０ ：００００に遷移する。

【００１６】同図には、全ての可能性のある遷移（ブランチ）が示されているわけではないが、シングルビット入力と１６個の現在の状態のあらゆる組み合わせが次の各１６個の状態に遷移する２つのブランチを表している。 言い換えると、１６個の次の状態の各々は、現在の状態がシングルビット入力の全ての組み合わせを受信すると、次の状態に移る２つの現在の状態を有する。 かくして図１に示す１６個の状態の例においては、現在の状態から次の状態に移る３２個のブランチの可能性がある。 図１では３２個のブランチのうちの一部のみを示したものである。

【００１７】各ブランチは、ｍ _ijで指定されたブランチメトリックを有する。 ここでｉはブランチの現在の状態を表しｊは次の状態を表す。 現在の状態はｉ番目の現在の状態に関連する蓄積コストＰＳ _iを有し（ここでｉ＝
０，１，２，…，１５）、この蓄積コストＰＳ _iは現在の状態までのパス内の全てのブランチのうちの生き残ったブランチに関連するブランチメトリックの和である。
次の状態のＮＳ _jに対する蓄積コストメトリックは、ｉ
番目の現在の状態に関連する現在の状態の蓄積コストＰ
Ｓ _iと、例えばユークリッド距離またはハミング距離（マンハッタン距離とも称する）に基づくブランチメトリックｍ _ijの１つとの和である。

【００１８】ある次の状態例えば次の状態ＮＳ０ に終端する２つのブランチメトリックｍ _{i j}が計算されそして現在の状態の蓄積コストに加算され、そして比較されるべき２つの可能性のある次の状態コストを生成する。 この可能性のある次の状態コストの極値（最大値または最小値）が、比較操作で可能性のある次の状態コストメトリックが極値である次の状態に関連する次の状態コストとして選択される。 極値メトリックに関連した現在の状態から次の状態への遷移は生き残りパス内のブランチである。

【００１９】極値メトリックは、生き残りブランチの次の状態に関連する次の状態コストである。 現在の状態からシフトアウトするビットは、生き残りブランチのトレースバックパスを再構成する際に用いられるトレースバックビットとして記憶される。 全ての現在の状態に関連する同様な計算結果は、各次の状態に関連するトレースバックビットの蓄積と全ての次の状態の蓄積コストの更新となる。 かくしてメトリックｍ ₀₀が極値の一部を含む場合には、ゼロがシングルビットトレースバックとして記憶され、メトリックｍ ₁₀が極値の一部を含む場合には１がトレースバックビットとして記憶される。

【００２０】ある次の状態に関連する２個のブランチメトリックが計算され、元のブランチメトリックに関連したそれぞれの現在の状態のコストに加えられ、２つの可能性のある次の状態コストＰＮＳ ₀₀ ，ＰＮＳ ₁₀を生成する。 この２つの可能性のある次の状態のコストメトリックが図２に示すようなデータ演算ユニット２０内で計算され、２つの可能性のある次の状態コストの極値が選択される。 このデータ演算ユニット２０の例としては、マイクロプロセッサ，マイクロコントローラ，デジタル信号プロセッサである。

【００２１】図２は集積回路の一部であるデータ演算ユニット（ＤＡＵ）２０の一部を示すブロック図である。
集積回路は、移動デジタルセルラホーンのような通信システム内の受信器の一部である。 ＤＡＵ２０はプロセッサ２２の一部である。 このプロセッサ２２はマイクロコントローラ，マイクロプロセッサ，またはデジタル信号プロセッサである。 ＤＡＵ２０は少なくとも２つの乗算−蓄積パスを有する。 乗算器２４と加算器２６が第１の乗算−蓄積パスを、乗算器２８と加算器３０が第２の乗算−蓄積パスを形成する。

【００２２】マルチプレクサ（ＭＵＸ）３２は、第１バス（Ｘデータバスとも称する）１６に接続された入力と、加算器２６，３０の出力からのフィードバックパス３６からの入力を有する。 マルチプレクサ３２は、この複数の入力から第１の入力レジスタ３４への入力を選択する。 この第１の入力レジスタ３４は、高部分（ｘｈ）
と低部分（ｘｌ）に分けられている。 高部分と低部分はｎ個のビットを有する。 ここでｎは任意の数である。 好ましい実施例においてはｎは１６である。 第１の入力レジスタ３４は、高部分（ｎビット）と低部分（ｎビット）を有する２ｎビットのレジスタである。 ｎビットワードが高部分ｘｈと低部分ｘｌの各々に多重化される。
ここで２ｎビットという表現は、ｎビットと適当な数のガードビットを加えたワード長の２倍を意味する。

【００２３】マルチプレクサ（ＭＵＸ）３８は、複数の入力を第２の入力レジスタ４０への入力として選択する。 この第２の入力レジスタ４０は、ｙレジスタとも称する。 第２の入力レジスタ４０は、高部分ｙｈと低部分ｙｌに分割される。 高部分と低部分それぞれはｎ個のビットを含む。 同様に第２の入力レジスタ４０は、高部分と低部分を有する２ｎビットレジスタである。 マルチプレクサ３８は、第２データバス（Ｙデータバスとも称する）１８と、加算器２６，３０の出力からのフィードバックパス３６に接続される。

【００２４】第１の入力レジスタ３４のｘｈ部分とｘｌ
部分からのビットと第２の入力レジスタ４０のｙｈ部分とｙｌ部分からのビットは、交差マルチプレクサ（ＭＵ
Ｘ）４２を介して乗算器２４，２８に独立に入力される。 この交差マルチプレクサ（ＭＵＸ）４２は乗算器２
４と２８に２個の入力を与える。 即ち、入力４４，４６
は乗算器２４に与えられ、入力４８，５０は乗算器２８
に与えられる。 ｎビットワードが入力レジスタ３４，４
０の各々の高半分と低半分の各々に多重化される。

【００２５】第１の入力レジスタ３４または第２の入力レジスタ４０のいずれかの高部分または低部分のいずれかからの出力は、入力４４，４６，４８，５０としてそのいずれかを乗算器２４と２８に交差マルチプレクサ４
２を介して与える。 各乗算器２４と２８は、受信した入力を乗算して積を出力する。 乗算器２４からの積出力は、第１の積レジスタ５２に記憶され、マルチプレクサ５６，５８の両方の入力に与えられる。 同様に第２の乗算器２８からの積出力は、第２の積レジスタ５４に記憶され、マルチプレクサ５６と５８の両方に入力として与えられる。 マルチプレクサ５６，５８は、第２の入力レジスタ４０の内容を入力として受け取る。

【００２６】アキュムレータファイル６２は複数のレジスタ６４を有する。 レジスタ６４は高部分と低部分によりアクセス可能な２ｎビットレジスタでもある。 アキュムレータファイル６２の出力は、ライン６６によりマルチプレクサ５６と加算器２６へ入力され、またライン６
８によりマルチプレクサ５８と加算器３０に入力される。

【００２７】マルチプレクサ５６の出力は加算器２６へ入力される。 加算器２６からの和出力は飽和ブロック７
０によりオーバーフロー時に極値に出力を制限し、そしてマルチプレクサ６０を介してマルチプレクサ３２，３
８の入力に接続される。 マルチプレクサ６０は加算器２
６または３０のいずれかの出力をアキュムレータファイル６２内のレジスタ６４に与える。

【００２８】マルチプレクサへの入力の選択は、適切な入力を適切な出力として選択するためにプロセッサアーキテクチャ（図示せず）の制御部分内の命令デコーダにより設定される。

【００２９】一実施例においては、加算器３０は３個の入力を有する加算器であり、加算器２６は少なくとも２
個の入力を有する。 各加算器２６と３０は、加算器入力の組み合わせの和出力を生成する。 さらにまたこれら加算器２６と３０の一方または両方は、スプリット加算器である。 このスプリット加算器とは、例えば２つの演算子の高次ビットと２つの演算子の低次ビットを組み合わせることにより２つの加算または２つの減算を実行する。 加算器２６は加算器として示されているが、加算器２６は論理操作および加算操作，減算操作を実行できる算術論理ユニットでもよい。

【００３０】加算器２６は、乗算器２４または乗算器２
８のいずれかの出力から積レジスタ５２，５４，マルチプレクサ５６によりその入力の１つを受信する。 同様に加算器３０は乗算器２４と乗算器２８の出力から１つあるいは２つの入力を積レジスタ５２，５４を介して、そして乗算器２４からの出力の場合にはマルチプレクサ５
８を介して受信する。 かくして第１のデータパスにおける乗算器２４の出力は、第１のデータパスの加算器２６
または第２のデータパスの加算器３０のいずれかあるいは両方への入力として与えられる。 同様に第２のデータパスの乗算器２８からの出力は、第２のデータパスの加算器３０の入力として、あるいは第１のデータパスの加算器２６への入力としてあるいはその両方に与えられる。

【００３１】加算器２６への２つの入力は、アキュムレータファイル６２のレジスタ６４からの出力としてライン６６により与えられる。 言い換えると、加算器２６への一方の入力は、アキュムレータファイル６２の出力から直接与えられるが、他方の入力はマルチプレクサ５６
を介して与えられる。 同様に加算器３０への２つの入力は、アキュムレータファイル６２のレジスタ６４からの出力としてライン６８を介して与えられる。 加算器３０
への第１入力は、アキュムレータファイル６２のレジスタ６４の出力に直接接続されているが、加算器３０への第２入力は、マルチプレクサ５８を介してライン６８により接続される。

【００３２】トランシーバ内での信号処理の一部は図２
に示したデータ演算ユニット（ＤＡＵ）内で行われる。
この信号処理は、（１）ブランチとパスメトリックの計算、（２）比較−選択操作、（３）コストの極値（最小値または最大値）の決定、（４）トレースバック操作のステップを含む。 データ演算ユニット（ＤＡＵ）２０
は、トランシーバの一部の場合には、ビタビ復号化を行う際に、パイプラインで操作する場合には本発明による一回のクロックサイクルで以下のステップを行う。

【００３３】それらは、（１）２つの可能性のある次の状態蓄積コストの間の差をソフト判定（soft decisio
n）確信レベルとして見いだす、（２）前記差を見いだすのと同時にパイプライン環境においては、比較−選択操作を実行して２つの可能性のある次の状態蓄積コストの一方を２つの可能性のある次の状態蓄積コストの極値として特定すること、である。

【００３４】ビタビ復号化操作において、上記のステップをデータ演算ユニット（ＤＡＵ）２０が同時に実行するようなインストラクションを議論する前に、パイプライン操作のインストランクションについて先ず説明する。 パイプライン処理は、前のデータセットでの計算を完了する前に新たなデータセットの計算を開始することにより行われる。 パイプライン処理で使用されるラッチの数が増えると、パイプライン処理の深さも大きくなる。

【００３５】パイプライン処理ではパイプラインを埋めるのに必要な計算時間の初期遅延が発生するが、加算器のような資源の使用状態を最大にできる。 次式（１）〜
（４）は、パイプラインを埋めることを示す。 パイプラインが一旦埋められると、式（５）〜（７）が繰り返し実行され、ビタビ復号化のメトリック計算と加算−比較−選択操作が行われる。 新たに受信したシンボルは、必要により式（１）に従ってロードされる。

【数１】

【００３６】式（１）では、ポインタｒ１が指している受信したシンボルをアキュムレータファイル６２とレジスタａ５にロードする。 式（２）では、予測したシンボルを第２の入力レジスタ４０にロードする。 この入力レジスタ４０は、ｙレジスタとも称するものである。

【００３７】左から右へ式（３）は、式（１）でロードされた受信シンボルと、式（２）でロードされた予測シンボルとの間の同相と直交相の差を計算する。 式（４）
では、新たな予測シンボルを第２の入力レジスタ４０にロードする。

【００３８】左から右へ式（４）は、式（１）の受信シンボルと式（３）の予測シンボルとの間の同相と直交相の差を計算する。 式（３）で計算された同相と直交の差は、積レジスタ５２（レジスタｐ０）と積レジスタ５４
（レジスタｐ１）内で自乗され記憶される。 新たに予測されたシンボルが第２の入力レジスタ４０内にロードされる。 現在の状態のコストがアキュムレータファイル６
２のレジスタａ４ｈ内にロードされる。 このシーケンスは、式（５）〜（７）に表される繰り返し計算用のパイプラインを埋める。

【００３９】このパイプラインが埋められると、メトリックの計算が式（５）と（６）の各々で１クロックサイクルで計算される。 新たに受信したシンボルの各発生によりパイプラインを再初期化するために、式（１）〜
（４）の実行が必要となる。 式（７）は、比較−選択の命令（インストラクション）であり、２つの可能性のある次の状態コスト（１つは式（５）により計算され、他方は式（６）により計算され）を比較し、極値（最大値または最小値）を選択し、そして式（５），（６）により計算された２つの可能性のある次の蓄積コストの間の差をソフト判定として計算し、そのソフト判定をレジスタａ１に記憶する。

【００４０】インストラクションが実行されると、ＤＡ
Ｕ２０は上記に挙げられたステップを同時に実行する。
その式（５）（６）の代表例を式（８）として示す。

【数２】

【００４１】以下の説明は、パイプラインが満杯であることを仮定している。 式（８）の右側から始まり現在の状態のコストＰＳ（１）がＸデータバス１６から取り出され、レジスタ６４の高部分（レジスタａ４）内にロードされる。

【００４２】受信したシンボルの予測値である予測シンボルｅ（３）は、Ｙデータバス１８から取り出され、マルチプレクサ３８に入力されて第２の入力レジスタ４０
内に記憶される。 例えば、同相の予測シンボルｅ
_I （３）は第２の入力レジスタ４０の高部分ｙｈ内に記憶され、直交相予測シンボルｅ _Q （３）は第２の入力レジスタ４０の低部分ｙｌ内に記憶される。 予測シンボルは、またライン７４により加算器２６に入力される。

【００４３】メトリックの計算例えばユークリッドメトリックの例を次に示す。 直交相の受信したシンボルと予測シンボルとの間の差は、パイプラインで前のクロックサイクルで計算され、第１の入力レジスタ３４の低部分ｘｌ内に記憶され、そして自乗される。 第１の入力レジスタ３４の低部分ｘｌは、交差マルチプレクサ４２により乗算器２８の入力４８と５０の両方に与えられる。 直交した受信シンボルＸ _Q （ｎ）と予測シンボルとの間の差は乗算器２８内で自乗され、積レジスタ５４内にｐ１
として記憶される。 その計算された量は次式で表される。 ［Ｘ _Q （ｎ）−ｅ _Q （ｌ）］ ²

【００４４】同様に同相の受信シンボルと予測シンボルとの間の差は、パイプラインで前のクロックサイクルで計算され、第１の入力レジスタ３４内の高部分ｘｈ内に記憶されそして自乗される。 第１の入力レジスタ３４の高部分ｘｈは乗算器２４の入力４４と４６の両方に交差マルチプレクサ４２を介して与えられる。 同相の受信シンボルと予測シンボルとの間の差は乗算器２４内で自乗され、積レジスタ５２に記憶されてレジスタｐ０として指定される。 その計算された量は次式で表される。 ［Ｘ _I （ｎ）−ｅ _I （ｌ）］ ²

【００４５】現在の状態のコストは、アキュムレータレジスタファイル６２内に記憶された現在の状態コストであるレジスタａ４に乗算器２４，２８により生成され積レジスタ５２，５４により記憶された自乗差を加えることにより次の状態コストを生成するために更新される。
アキュムレータファイル６２のレジスタａ４は、ライン６８により加算器３０への第１入力を与える。 積レジスタ５２と第２の入力レジスタ４０は、マルチプレクサ５
８により加算器３０に第２入力を与える。

【００４６】第２の入力レジスタ４０は、加算器３０に直接別の入力を与える。 加算器３０は自乗差を現在の状態コストに加えて、第１の可能性のある次の状態コストＮＳ（０）１ を生成する。 その量は次式で表される。 ＰＮＳ ₀₀ ＝ＰＳ(０)＋［Ｘ _I (ｎ)−ｅ _I (０)］ ² ＋［Ｘ
_Q (ｎ)−ｅ _Q (０)］ ²第１の可能性のある次の状態コストは、加算器３０からの和出力で、これはアキュムレータファイル６２のレジスタａ０に記憶される。

【００４７】処理中の受信したシンボルは、アキュムレータ６２のレジスタａ５に記憶される。 受信したシンボルの同相部分は、レジスタａ５の高部分内に記憶され、
受信したシンボルの直交相部分は、レジスタａ５の低部分に記憶される。 この受信したシンボルは、加算器２６
の入力にライン６６を介して与えられる。 加算器２６
は、２つの別のｎビットの加算と減算操作を行うことができ、低エンドビット（lower end bit）上でと高エンドビット（upper end bit）上で行う。 加算器２６は、
スプリット加算器として機能し、低部分で受信したシンボルと予測シンボルとの直交部分の差と、高部分で受信したシンボルと予測したシンボルの同相部分の差を計算する。

【００４８】受信したシンボルと予測したシンボルとの間の差は、第１の入力レジスタ３４にフィードバックパス３６を介し、フィードバックパス３６とマルチプレクサ３２を介して入力される（別のメトリック計算の準備用）。 これはブランチメトリック計算と称する。 フィードバックパス３６により加算器２６または３０のいずれかの出力が、第１の入力レジスタ３４または第２の入力レジスタ４０のいずれかの高部分または低部分のいずれか内にラッチされる。 このようにして加算器２６，３０
からのフィードバックパス３６を用いて、２つのブランチメトリックを同時に計算する。 加算器３０は、２つのブランチメトリックと現在の状態コストとを加算することによりパスメトリックを計算する。

【００４９】式（５）は、特に第１の可能性のある次の状態コストを計算し、この第１の可能性のある次の状態コストをアキュムレータファイル６２のレジスタａ０に記憶する。 式（６）は、特に第２の可能性のある次の状態コストを計算し、この第１の可能性のある次の状態コストをアキュムレータファイル６２のレジスタａ１に記憶する。 式（７）を実行すると、ＤＡＵ２０はソフト判定確信レベルを計算するステップと比較−選択操作を実行するステップを同時に実行して、式（５）（６）で計算された２つの可能性のある次の状態コストの１つを次の状態コストの極値として特定する。

【００５０】式（５）で計算された第１の可能性のある次の状態コストは、加算器３０の第１入力に加えられ、
式（６）で計算された第２の可能性のある次の状態コストは、加算器３０の第２入力に加えられる。 加算器３０
への第３入力はゼロに設定される。 加算器３０により計算され、加算器３０から出力される２つの可能性のある次の状態コストの間の差はソフト判定確信レベルであり、これはアキュムレータファイル６２のレジスタａ１
に記憶される。 加算器３０内でのソフト判定確信レベルの計算と同時に式（５）（６）で計算された可能性のある次の状態コストは、加算器２６への２つの入力として与えられる、この加算器２６は算術論理ユニットとして機能する。

【００５１】２つの可能性のある次の状態コストの極値は、この実施例においては大きい方かあるいは小さい方のいずれかであるが、極値ビットを設定することにより選択される。 可能性のある次の状態コストの極値は、次の状態コストとして選択され、アキュムレータファイル６２のレジスタａ０に記憶される。 式（５）〜（７）
は、次の状態で終端するブランチメトリックを有するシンボル時の現在の状態の各対に対し、繰り返し計算され、これは図１のビタビバタフライで示されている。

【００５２】ある次の状態に関連する２つのブランチメトリックが計算され、そしてこのブランチメトリックの枝元に関連したそれぞれの現在の状態のコストに加えられて、式（５）（６）で２つの可能性のある次の状態コストＰＮＳ ₀₀とＰＮＳ ₀₁を生成し、これをアキュムレータファイル６２のレジスタａ０とレジスタａ１に記憶する。 この２つの可能性のある次の状態のコストメトリックは、ＤＡＵ２０内で対称的に比較され、これを図３に示すが、そしてこの２つの可能性のある次の状態のコストの極値を選択する。

【００５３】レジスタａ０からの可能性のある次の状態コストＰＮＳ ₀₀と、レジスタａ１からの可能性のある次の状態コストＰＮＳ ₀₁は、演算論理装置（ＡＬＵ）２６
とマルチプレクサ９２との入力にライン８０，８２を介して与えられる。 ＡＬＵ２６は、その差を計算するなどして２つの入力を比較する。 その差のＡＬＵ符号フラグがライン８４を介して排他的ＯＲゲート８６の第１入力に与えられる。 排他的ＯＲゲート８６への第２入力は、
１ビット入力セレクタ８８であり、これはＡＬＵ内で比較されている２つの入力のうちの小さい方または大きい方のいずれかを選択するして第１状態と第２状態の一方を採る。

【００５４】ＡＬＵ２６へ入力として小さい方を選択することは、最少メトリックを極値として選択することに対応し、ＡＬＵ２６へ入力を大きい方を選択することは、最大メトリックを極値として選択することに対応する。 選択するされた方法に基づいて、論理１のような第１状態のミニ／マックスセレクタは小さい入力を選択し、一方論理ゼロのような第２状態のミニ／マックスセレクタはＡＬＵに対し大きい方の入力を選択する。

【００５５】排他的ＯＲゲート８６の出力はマルチプレクサ９２の選択入力９０に与えられる。 マルチプレクサ９２はＡＬＵ２６と同一の入力を受信し、２つのメトリックＰＮＳ ₀₀またはＰＮＳ ₀₁の一方を２つの可能性のある次の状態コストの極値として選択し、この選択された極値をレジスタａ０に記憶させる。 このようにして第１
と第２の可能性のある次の状態コストが比較され極値が選択される。

【００５６】加算器３０は２つの可能性のある次の状態コストの間の差を計算し、この差をソフト判定確信レベルとしてレジスタａ１に記憶する。 確信レベルの全ビットよりも少ないビットを保持して、それをワード内にパックする。 差のｎビット部分は、通常最上位ビットであるがそれを保持するのが好ましい。 このようにしてワードにビットをパックしたりワードからビットを取り出すために、余分のサイクルを省略することができる。

【００５７】単一ビットが図１に示す各シンボル時に送信される通信システムにおいては、２つの可能性のある現在の状態が１個の次の状態に遷移する。 極値の次の状態コストが２つの可能性のある次の状態コストから選択される。 単一のトレースバックビットでどちらの現在の状態が次の状態へのブランチの枝元となるかを決定するのに十分である。 この場合送信されたシンボルを受信して、シフトアウトされる現在の状態の二進表示のビットが、トレースバックビットとして記憶される。 このようなトレースバックビットは、シフトレジスタ９４内に論理ユニット９６によりパックされる。

【００５８】複数のビットが各シンボル時に送信される通信システムにおいては４個の以上の現在の状態が１個の次の状態に遷移する。 極値の次の状態コストを選択することは、生き残りブランチの枝元を特定するために、
トレースバックビットとして複数のビットを記憶する必要がある。 一時的な記憶レジスタ９８を用いて中間結果を記憶する。 論理ユニット９６は記憶されるべきトレースバックビットの数および必要な他の入力を受信する。
シフトレジスタ９４は複数のトレースバックビットをＹ
データバス１８によりメモリ内で記憶するために１個のワードにパックする。

【００５９】式（５）（６）を実行することにより、その後比較−選択操作とソフト判定計算が行われ、パイプラインがフルになる毎に式（７）が繰り返して行われ、
全体のビタビ追加−比較−選択操作が完了する。

【００６０】本発明は、通信システムおよび本発明の技術を用いた集積回路を採用した装置に特に有効に利用できる。 このような通信システムと装置は、二重加算プロセッサを用いて一回のクロックサイクルで比較−選択操作を行う利点がある。 比較操作を実行すると同時にトレースバックビットをトレースバック操作およびソフト判定用に使用するために記憶する。

【００６１】本発明は、トレースバックビットとソフト判定情報を個別に記憶できる利点がある。 ソフト判定情報は、シンボル時においてシンボル時トレースバック符号化により必要とはされないので、ソフト判定情報とトレースバックビットが併せて記憶される場合よりも、トレースバック符号化操作を実行するのに必要とされるプロセッサのクロックサイクルは少なくて済む。

【図面の簡単な説明】

【図１】２つの可能性のある現在の状態が１個の次の状態に移ることを表す１６の状態の例を表すビタビバタフライを示す現在の状態と次の状態を示す図

【図２】本発明により用いられるデータ演算ユニットの一部を表すブロック図

【図３】最大／最少選択回路とトレースバックビット蓄積回路を含むデータ演算ユニットを表すブロック図

【符号の説明】

１６ 第１Ｘデータバス １８ 第２Ｙデータバス ２０ データ演算ユニット（ＤＡＵ） ２２ プロセッサ ２４，２８ 乗算器 ２６，３０ 加算器 ３２，３８，５６，５８ マルチプレクサ ３４，４０ 入力レジスタ ３６ フィードバックパス ４２ 交差マルチプレクサ ４４，４６，４８，５０ 入力 ５２，５４ 積レジスタ ６０ マルチプレクサ ６２ アキュムレータファイル ６４ レジスタ ６６，６８，７４ ライン ７０，７２ 飽和ブロック 図３ ２６ 算術論理ユニット（ＡＬＵ） ３０ 加算器 ８０，８２，８４ ライン ８６ 排他的ＯＲゲート ８８ １ビット入力セレクタ ９０ 選択入力 ９２ マルチプレクサ ９４ シフトレジスタ ９６ 論理ユニット ９８ 一時的な記憶レジスタ

フロントページの続き (73)特許権者 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊ ｅｒｓｅｙ 07974−0636Ｕ． Ｓ． Ａ. (72)発明者 ラリー アール テイト アメリカ合衆国，60010 イリノイ，サ ウス バーリントン，チッピング キャ ンプデン ドライブ 12 (56)参考文献 特開 平７−191868（ＪＰ，Ａ) 特開 平８−340263（ＪＰ，Ａ) 特開 平９−153822（ＪＰ，Ａ) 特開 平７−225682（ＪＰ，Ａ) (58)調査した分野(Int.Cl. ⁷ ，ＤＢ名) H03M 13/00 G06F 11/10 330