解码装置、解码方法和程序 |
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| 申请号 | CN201210043101.8 | 申请日 | 2012-02-23 | 公开(公告)号 | CN102655413A | 公开(公告)日 | 2012-09-05 |
| 申请人 | 索尼公司; | 发明人 | 山岸弘幸; | ||||
| 摘要 | 一种解码装置，包括确定单元，以比重复解码中的一个解码处理的间隔短的间隔确定是否满足解码结束条件并且在满足解码结束条件的情况下在这个解码处理的中途结束处理。 | ||||||
| 权利要求 | 1.一种解码装置，包括： |
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| 说明书全文 | 解码装置、解码方法和程序技术领域[0001] 本发明涉及解码装置、解码方法和程序，更具体地讲，涉及能够降低重复解码的量的解码装置、解码方法和程序。 背景技术[0002] [LDPC码] [0003] 最近，作为纠错码(ECC)，LDPC(低密度奇偶校验)码已经得到关注(R.G.Gallager，″Low-density parity-check codes，″IRE Trans.Inform.Theory，vol.IT-8，pp.21-28，Jan.1962.)。LDPC码的特征在于，定义该码的奇偶校验矩阵被稀疏布置。稀疏布置的矩阵表示元素“1”的数目被构造为较小的矩阵。 [0004] 图1示出了(12，6)LDPC码的奇偶校验矩阵的例子。 [0005] 图1中所示的奇偶校验矩阵H是每列的权重(“1”的数目)为“3”并且每行的权重为“6”的矩阵。通过基于奇偶校验矩阵H产生生成矩阵G实现根据LDPC码的编码，并且该根据LDPC码的编码通过将生成矩阵G与二进制信息相乘产生码字。 [0006] 更具体地讲，执行根据LDPC的编码的编码装置计算与奇偶校验矩阵H的转置矩阵T TH 满足GH ＝0的生成矩阵G。这里，在生成矩阵G是k×n矩阵的情况下，编码装置将生成矩阵G与由k比特构造的信息相乘以产生由n比特构造的码字。在由该编码装置产生的码字中，值为“0”的码比特被映射成“+1”，值为“1”的码比特被映射成“-1”，并且由接收侧经由预定的通信线路发送和接收该码字。 [0007] 另一方面，作为LDPC码的解码方法，已知一种方法，其中，奇偶校验矩阵被表示为偶图，并且在校验节点与比特节点之间交换似然信息的同时重复执行该处理。 [0008] 图2示出了图1所示的奇偶校验矩阵H的偶图。 [0009] 图2的上侧上所示的白色矩形表示校验节点，在下侧上所示的白色圆圈表示比特节点。校验节点对应于奇偶校验矩阵的行，比特节点对应于奇偶校验矩阵的列。在奇偶校验矩阵H的非“0”的元素与节点之间的连接相关联的情况下，如图2所示，校验节点与比特节点在这些边上彼此连接。 [0010] [现有技术中的BP解码] [0011] 这里，将描述置信传播(Belief Propagation，BP)解码作为对LDPC码进行解码的方法之一。 [0012] 这里，码比特长度由N表示，并且奇偶校验行的数目为M的奇偶校验矩阵由H＝[Hmn]进行表示。此外，m表示行号(校验节点号)并且值在0≤m＜M的范围内。另外，n表示列号(比特节点号)并且值在0≤n＜N的范围内。此外，用于第m个奇偶校验计算的位号的集合由N(m)＝{n|Hmn＝1}进行表示，并且针对其通过使用第n个比特执行奇偶校验操作的奇偶校验号的集合由M(n)＝{m|Hmn＝1}进行表示。N(m)＝{n|Hmn＝1}表示连接到第m校验节点(校验节点m)的比特节点的集合，M(n)＝{m|Hmn＝1}表示连接到第n比特节点(比特节点n)的校验节点的集合。 [0013] 从第n比特的接收值获取的初始似然由Fn进行表示，第i解码处理中从校验节点(i)m到比特节点n的似然由εmn 进行表示，并且第i解码处理中从比特节点n到校验节点m(i) (i) 的似然由zmn 进行表示。此外，由第i解码处理获取的比特n的后似然由zn 进行表示，通过对解码处理重复执行预先设置的最大次数来实现重复的解码。在这种情况下，BP解码被表示如下。 [0014] 初始化： [0015] LDPC解码电路将i设置为1。 [0016] LDPC解码电路将各zmn(0)设置为Fn。 [0017] 步骤1： [0018] (i)校验节点计算 [0019] LDPC解码电路通过使用下面的方程(1)和(2)针对满足“m∈M(n)”的所有n值(i)和所有m值获取εmn 。在方程(1)中，n’表示通过从包括在N(m)中的比特节点中排除n获取的比特节点。 [0020] [0021] [0022] (ii)比特节点计算 [0023] 针对满足“n∈N(m)”的所有m值和所有n值，LDPC解码电路通过使用下面方程(3)获取zmn(i)并且通过使用下面方程(4)获取zn(i)。在方程(3)中，m’表示通过从包括在M(n)中的校验节点中排除m获取的校验节点。 [0024] [0025] [0026] 步骤2： [0027] (i)硬判断 [0028] LDPC解码电路执行硬判断，其中，在zn(i)＞0的情况下wn(i)＝1，在zn(i)＜0的情(i) (i) (i)况下wn ＝0。此外，LDPC解码电路基于硬判断的结果获取确定值矢量w ＝[wn ]，该确(i) (i) 定值矢量w ＝[wn ]具有硬判断值(比特确定值)作为它的元素。 [0029] (ii)解码结束条件确定 [0030] LDPC解码电路执行奇偶校验计算即奇偶校验方程Hw(i)的计算。在奇偶校验方程(i)Hw ＝0被满足的情况下，换言之，在针对0≤m＜M下面方程(5)得到满足的情况下，或者在解码处理的重复的次数i到达预先设置的最大次数的情况下，LDPC解码电路执行步骤 3的处理。另一方面，在其它情况下，LDPC解码电路将i增加1并且执行步骤1的处理。 [0031] [0032] 步骤3： [0033] LDPC解码电路输出确定值矢量w(i)作为解码处理的结果。 [0034] 在BP解码中，在如上所述在第一次解码处理中完成所有的校验节点计算以后，执(i)行所有的比特节点计算。换言之，获取步骤1(i)的校验节点计算中的εmn ，并且通过使用(i) (i) 其结果在步骤1(ii)的比特节点计算中获取zmn 和zn 。 [0035] [现有技术中的分组搅乱(Group Shuffled)BP解码] [0036] 然而，在LDPC码的重复解码中，提议了一种减小次数直到解码收敛为止的方法 (J.Zhang and M.Fossorier，“Shuffled belief propagation decoding”Proc.36th Annu.Asilomar Conf.Signals，Syst.，Computers，pp.8-15，Nov.2002 and M.M.Mansour and N.R.Shanbhag，“Turbo decoder architecture for low-density parity-check codes”Proc.Global Telecommun.Conf.，pp.1383-1388，Nov.2002)。 [0037] 在 J.Zhang and M.Fossorier，“Shuffled belief propagationdecoding”Proc.36th Annu.Asilomar Conf.Signals，Syst.，Computers，pp.8-15，Nov.2002中，描述了以分割方式执行比特节点计算的分组搅乱BP解码。此外，在JP-T-2008-527760中，公开了通过使用多个分组搅乱BP解码电路形成复制耦合的解码电路。此外，在JP-A-2008-16959中，公开了能够通过改变搅乱BP解码电路中的似然的更新计划来有效执行解码的解码装置和解码方法。 [0038] 接下来，将描述分组搅乱BP解码。如下表示分组搅乱BP解码。分割比特节点的分组的数目由G进行表示，并且假设在每个分组中处理的比特节点的数目是Ng＝N/G。 [0039] 初始化： [0040] LDPC解码电路将i设置为1。 [0041] LDPC解码电路将各zmn(0)设置为Fn。 [0042] 步骤1： [0043] 在将作为处理目标的、表示比特节点的分组的变量g从0改变到G-1的同时，LDPC解码电路重复(i)校验节点计算和(ii)比特节点计算。换言之，LDPC解码电路为作为目标的G个校验节点分组中的第一分组执行校验节点计算和比特节点计算。接下来，LDPC解码电路为作为目标的第二分组执行校验节点计算和比特节点计算，然后通过顺序设置第三分组和它之后的分组作为目标执行校验节点计算和比特节点计算。 [0044] (i)校验节点计算 [0045] LDPC解码电路通过使用下面方程(6)和(7)针对满足“gNg≤n＜(g+1)Ng”的n(i)和满足“m∈M(n)”的m获取εmn 。 [0046] [0047] [0048] (ii)比特节点计算 [0049] 针对满足“gNg≤n＜(g+1)Ng”的n和满足“m∈M(n)”的m，LDPC解码电路通过(i) (i)使用下面方程(8)获取zmn 并且通过使用下面方程(9)获取zn 。 [0050] [0051] [0052] 步骤2： [0053] (i)硬判断 [0054] LDPC解码电路执行硬判断，其中，在zn(i)＞0的情况下wn(i)＝1，在zn(i)＜0的情况下wn(i)＝0。此外，LDPC解码电路基于硬判断的结果获取确定值矢量w(i)＝[wn(i)]。 [0055] (ii)解码结束条件确定 [0056] 在奇偶校验方程Hw(i)＝0得到满足的情况下，换言之，在针对0≤m＜M满足下面方程(10)的情况下，或者在解码处理的重复的次数到达预先设置的最大次数的情况下，LDPC解码电路执行步骤3的处理。另一方面，在其它情况下，LDPC解码电路将i增加1并且执行步骤1的处理。 [0057] [0058] 步骤3：(i) [0059] LDPC解码电路输出确定值矢量w 作为解码处理的结果。 [0060] 图3是示出执行上述的分组搅乱BP解码的LDPC解码电路的结构的框图。 [0061] 图3中所示的LDPC解码电路1由校验节点计算电路11、比特节点计算电路12、硬判断电路13、奇偶校验电路14和输出电路15进行构造。向校验节点计算电路11和比特节点计算电路12输入从第n比特的接收值获取的初始似然Fn。 [0062] 如在步骤1(i)的处理中所述，校验节点计算电路11通过对作为目标的比特节点(i) (i)的预定分组执行校验节点计算获取εmn 。校验节点计算电路11将εmn 输出到比特节点计算电路12。 (i) [0063] 如步骤1(ii)的处理所述，比特节点计算电路12通过执行比特节点计算获取zmn(i) (i)和zn 。比特节点计算电路12将zn 输出到硬判断电路13并且将从先前(第(i-1)次)(i) (i-1) 重复的解码获取的zmn 和zmn 输出到校验节点计算电路11。 [0064] 如步骤2(i)的处理所述，硬判断电路13执行硬判断。硬判断电路13将确定值矢(i)量wn 输出到奇偶校验电路14和输出电路15。 [0065] 如步骤2(ii)的处理所述，奇偶校验电路14执行解码结束条件确定。每次当针对与码比特长度相同的N比特节点的比特节点计算完成时，奇偶校验电路14执行一次解码结(i)束条件确定。在奇偶校验方程Hw ＝0没有满足的情况下，以及当解码处理的重复的次数没有到达预先设置的最大次数时，解码结束条件被确定没有被满足。另一方面，在奇偶校验(i) 方程Hw ＝0被满足或者解码处理的重复的次数已经到达预先设置的最大次数的情况下，解码结束条件被确定为被满足。 [0066] 在解码结束条件被确定为没有被满足的情况下，奇偶校验电路14将控制信号输出到校验节点计算电路11和比特节点计算电路12，该控制信号指令将变量i增加1并且重复解码处理。另一方面，在解码结束条件被确定为被满足的情况下，奇偶校验电路14将指示解码结束条件被满足的信号输出到输出电路15。 [0067] 在从奇偶校验电路14提供指示解码结束条件被满足的信号的情况下，输出电路(i)15输出确定值矢量wn 作为解码的结果。 [0068] [现有技术中的分层BP解码] [0069] 在 M.M.Mansour and N.R.Shanbhag，“Turbo decoder architecture for low-density parity-check codes”Proc.Global Telecommun.Conf.，pp.1383-1388，Nov.2002中，公开了已知为Turbo解码或分层BP解码的解码方法，其中，通过被分割成多个处理执行校验节点计算。接下来，将描述分层BP解码。分层BP解码被表示如下。 [0070] 初始化： [0071] LDPC解码电路将i设置为1。 [0072] LDPC解码电路将各个εmn(0)设置为0。 [0073] 步骤1： [0074] 在将作为处理目标的、表示校验节点的变量m从0改变到M-1的同时，LDPC解码电路重复(i)校验节点计算和(ii)比特节点计算。 [0075] (i)比特节点计算 [0076] 针对满足“n∈N(m)”的n，LDPC解码电路通过使用下面方程(11)获取zmn(i-1)。 [0077] [0078] (ii)校验节点计算 [0079] LDPC解码电路通过使用下面方程(12)和(13)针对满足“n∈N(m)”的n获取(i)εmn 。 [0080] [0081] [0082] 步骤2： [0083] (i)硬判断i) [0084] LDPC解码电路针对所有n值通过使用下面方程(14)获取zn( 。 [0085] [0086] 此外，LDPC解码电路执行硬判断，其中，在zn(i)＞0的情况下wn(i)＝1，在zn(i)＜0(i) (i) (i)的情况下wn ＝0。另外，LDPC解码电路基于硬判断的结果获取确定值矢量w ＝[wn ]。 [0087] (ii)解码结束条件确定 [0088] 在奇偶校验方程Hw(i)＝0被满足的情况下，换言之，在针对0≤m＜M满足下面方程(15)的情况下，或者在解码处理的重复的次数i达到预先设置的最大次数的情况下，LDPC解码电路执行步骤3的处理。另一方面，在其它情况下，LDPC解码电路将i增加1并且执行步骤1的处理。 [0089] [0090] 步骤3： [0091] LDPC解码电路输出确定值矢量w(i)作为解码处理的结果。 [0092] 在 Timo Lehnigk-Emden，Norbert When and Friedbert Berens(“Enhanced iteration control for ultra low power LDPC decoding”proceedings of ICT-MobileSummit 2008)中，公开了一种技术，其中，在解码处理的重复之前确定接收字的硬判断是否满足码字的条件，并且在码字的条件被满足的情况下不重复解码处理。 发明内容[0093] 通常，期望低功耗的装置，并且这类似地应用于内置LDPC解码功能的装置。由于LDPC解码是根据计算量消耗功率的解码方法，所以为了实现低功耗，需要实现计算量较小的解码方法。 [0094] 因此，希望降低重复解码的计算量。 [0095] 本发明的一个实施例涉及一种解码装置，包括：确定单元，以比重复解码中的一次解码处理的间隔短的间隔确定是否满足解码结束条件并且在满足解码结束条件的情况下在这次解码处理的中途结束处理。 [0096] 解码结束条件可以是满足线性区块码的奇偶校验方程。 [0097] 线性区块码可以是LDPC码。 [0098] 还可以包括：比特节点计算单元，将比特节点计算分割成多个处理并且执行所述多个处理；以及比特确定单元，每次当执行由比特节点计算单元分割的处理时，基于以分割方式执行的处理的结果获取部分比特确定值并且执行解码。在这种情况下，确定单元基于由比特确定单元获取的比特确定值确定是否满足解码结束条件。 [0099] 还可以包括：校正子存储单元，存储当刚好之前由确定单元确定是否满足解码结束条件时获取的校正子；以及确定值存储单元，存储由比特确定单元在上次解码处理时获取的比特确定值。在这种情况下，确定单元可以基于由比特确定单元在这次的解码处理中获取的比特确定值与存储在比特确定值存储单元中的比特确定值之间的差更新存储在校正子存储单元中的校正子并且基于更新的校正子确定是否满足解码结束条件。 [0100] 确定单元可以在开始第一次解码处理之前确定是否满足解码结束条件并且在满足解码结束条件的情况下不执行重复解码。 [0101] 还可以包括校验节点计算单元，将校验节点计算分割成多个处理并且执行所述多个处理。在这种情况下，每当执行由校验节点计算单元分割的处理时，比特确定单元基于以分割方式执行的处理的结果获取比特确定值。 [0102] 本发明的另一个实施例涉及一种解码方法和程序，其中，以比重复解码中的一次解码处理的间隔短的间隔确定是否满足解码结束条件；以及在满足解码结束条件的情况下在这次解码处理的中途结束处理。 [0104] 图1示出了奇偶校验矩阵的例子。 [0105] 图2示出了图1所示的奇偶校验矩阵的偶图。 [0106] 图3是示出LDPC解码电路的结构的框图。 [0107] 图4是示出根据本发明的一个实施例的分组搅乱BP解码处理的流程的流程图。 [0108] 图5是示出执行图4所示的处理的解码电路的结构例子的框图。 [0109] 图6示出了模拟结果。 [0110] 图7是示出根据本发明的一个实施例的另一个分组搅乱BP解码处理的流程的流程图。 [0111] 图8是示出奇偶校验电路的结构例子的框图。 [0112] 图9是示出根据本发明的一个实施例的分层BP解码处理的流程的流程图。 [0113] 图10是示出计算机的结构例子的框图。 具体实施方式[0114] 将在下文中描述本发明的实施例。将按照下面的顺序呈现描述。 [0115] 1.第一实施例(分组搅乱BP解码的变型) [0116] 2.第二实施例(分层BP解码的变型) [0117] <1.第一实施例> [0118] [分组搅乱BP解码的变型] [0119] 根据通用的分组搅乱BP解码处理，每次由校验节点计算处理和比特节点计算处理构造的步骤1的整个解码计算处理完成时，执行硬判断和解码结束条件判断。与此相比较，根据基于本发明的实施例的分组搅乱BP解码处理，一个解码计算处理被分割，并且在分割的解码计算处理之间执行硬判断和解码结束条件确定。 [0120] 在分割的解码计算处理中确定解码结束条件已经被满足的情况下，该处理在分割的处理的中途结束而没有结束整个解码计算处理，由此在保持相同解码能力的同时还能够降低计算量。 [0121] 根据本发明的实施例的分组搅乱BP解码处理被表示如下。 [0122] 这里，码比特长度由N表示，奇偶校验行的数目为M的奇偶校验矩阵由H＝[Hmn]进行表示。此外，m表示行号(校验节点号)并且值在0≤m＜M的范围内。另外，n表示列号(比特节点号)并且值在0≤n＜N的范围内。此外，用于第m奇偶校验计算处理的比特号的集合由N(m)＝{n|Hmn＝1}进行表示，针对其通过使用第n比特执行奇偶校验计算的奇偶校验号的集合由M(n)＝{m|Hmn＝1}进行表示。 [0123] 此外，从接收的第n比特的值获取的初始似然由Fn进行表示，第i解码处理中从校(i)验节点m到比特节点n的似然是εmn ，并且第i解码处理中的从比特节点n到校验节点m(i) (i) 的似然由zmn 进行表示。通过第i解码处理获取的比特n的后似然由zn 进行表示。通过分割比特节点获取的分组的数目由G进行表示，针对每个分组进行处理的比特节点的数目由Ng＝N/G进行表示。 [0124] 初始化： [0125] LDPC解码电路将i设置为1。 [0126] LDPC解码电路将各个zmn(0)设置为Fn。 [0127] LDPC解码电路执行硬判断，从而使得，在Fn＞0的情况下wn(0)＝1，在Fn＜0的情(0) (0)况下wn ＝0。此外，LDPC解码电路基于硬判断的结果获取确定值矢量w＝[wn ]。 [0128] 步骤1： [0129] 在将作为处理目标的、表示比特节点的分组的变量g从0改变到G-1的同时，LDPC解码电路重复(i)校验节点计算、(ii)比特节点计算、(iii)硬判断和(iv)解码结束条件确定，。 [0130] 换言之，在对校验节点的G个分组中的第一分组执行校验节点计算和比特节点计算以后，LDPC解码电路基于作为目标的第一分组的解调计算的结果执行硬判断和解码结束条件确定。在解码结束条件被确定为得到满足的情况下，LDPC解码电路结束该处理。另一方面，在解码结束条件被确定为没有得到满足的情况下，LDPC解码电路通过顺序设置第二分组等等作为目标顺序执行相同处理。 [0131] (i)校验节点计算 [0132] LDPC解码电路通过使用下面方程(16)和(17)针对满足“gNg≤n＜(g+1)Ng”的(i)n和满足“m∈M(n)”的m获取εmn 。 [0133] [0134] [0135] (ii)比特节点计算 [0136] 对于满足“gNg≤n＜(g+1)Ng”的n和满足“m∈M(n)”的m，LDPC解码电路通过使用下面方程(18)获取zmn(i)并且通过使用下面方程(19)获取zn(i)。 [0137] [0138] [0139] (iii)硬判断 [0140] 对于满足“gNg≤n＜(g+1)Ng”的n，LDPC解码电路执行硬判断，其中，在zn(i)＞0(i) (i) (i)的情况下wn ＝1，在zn ＜0的情况下wn ＝0。通过执行硬判断，获取部分硬判断值。 (i-1) (i) 此外，LDPC解码电路基于硬判断的结果更新从wn 到wn 的确定值矢量w的第n元素。 [0141] (iv)解码结束条件确定 [0142] LDPC解码电路执行奇偶校验计算即奇偶校验方程Hw的计算。在奇偶校验方程Hw＝0被满足的情况下，换言之，在对于0≤m＜M满足下面方程(20)的情况下，LDPC解码电路执行步骤3的处理。在方程(20)的计算中，使用第(i-1)解码处理的结果，这与方程(10)的计算不同。 [0143] [0144] 在针对0≤m＜M方程(20)没有被满足并且当前变量g不是G-1的情况下，LDPC解码电路将变量g增加1并且继续步骤1的处理。另一方面，在针对0≤m＜M方程(20)没有被满足并且当前变量g是G-1的情况下，LDPC解码电路执行步骤2的处理。 [0145] 步骤2： [0146] 在解码处理的重复的次数达到预先设置的最大次数的情况下，LDPC解码电路执行步骤3的处理。另一方面，在解码处理的重复的次数没有达到预先设置的最大次数的情况下，LDPC解码电路将i增加1并且执行步骤1的处理。 [0147] 步骤3： [0148] LDPC解码电路输出确定值矢量w作为解码处理的结果。 [0149] 在图4所示的流程图中显示了上述的一系列流程。在图4中，由虚线L1进行包围指示的处理对应于步骤1的处理，由点划线L2进行包围指示的处理对应于步骤2的处理。图4的步骤S1对应于初始化，步骤S9对应于步骤3的处理。恰当的是，将通过使用在图5中所示的构造(以后描述)描述每个步骤的处理之间的对应关系以及执行每个步骤的处理的结构。 [0150] 在步骤S1中LDPC解码电路执行初始化处理并且在步骤S2中将变量g设置为0。作为初始化，由在图5中所示的LDPC解码电路1的各个电路执行将i设置为1的处理和在步骤S2中将变量g设置为0的处理，并且由校验节点计算电路11和比特节点计算电路(0) 12执行将各个zmn 设置为Fn的处理。此外，由硬判断电路13执行获取确定值矢量w＝(0) [wn ]的处理作为初始化。 [0151] 此外，在步骤S3中LDPC解码电路执行校验节点计算并且在步骤S4中执行比特节点计算。由校验节点计算电路11执行步骤S3的校验节点计算，并且由比特节点计算电路12执行步骤S4的比特节点计算。 [0152] 在步骤S5中LDPC解码电路执行硬判断并且在步骤S6中基于硬判断的结果更新确定值矢量w。由硬判断电路13执行步骤S5的硬判断以及步骤S6的更新确定值矢量w的处理。 [0153] 在步骤S7中LDPC解码电路执行奇偶校验计算并且在步骤S8中确定奇偶校验方程Hw＝0是否被满足。由奇偶校验电路14执行步骤S7的奇偶校验计算和步骤S8的确定。在步骤S8中确定奇偶校验方程Hw＝0得到满足的情况下，在步骤S9中LDPC解码电路输出确定值矢量w并且结束该处理。由输出电路15执行输出确定值矢量w的处理。 [0154] 另一方面，在步骤S8中确定奇偶校验方程Hw＝0没有被满足的情况下，在步骤S10中LDPC解码电路确定变量g是否是G-1。在步骤S10中确定变量g不是G-1的情况下，在步骤S11中变量g增加1并且步骤S3以及其后的处理被重复。通过使用奇偶校验电路14执行步骤S10的确定，并且由LDPC解码电路1的每个电路执行步骤S11的处理。 [0155] 另一方面，在步骤S10中确定变量g为G-1的情况下，在步骤S12中LDPC解码电路确定i是否达到最大次数。在步骤S12中确定i没有达到最大次数的情况下，在步骤S13中LDPC解码电路将变量i的值增加1并且重复步骤S2及其以后的处理。由奇偶校验电路14执行步骤S12的确定，并且由LDPC解码电路1的各个电路执行步骤S13的处理。 [0156] 在步骤S12中确定i已经达到最大次数的情况下，在步骤S9中LDPC解码电路输出确定值矢量w并且结束该处理。 [0157] 在现有技术的分组搅乱BP解码处理中，即使当在第一次解码处理的中途获取满足奇偶校验方程Hw＝0的解码结果时，在针对所有的比特节点的分组的解码计算结束以后，仍执行解码结束条件确定。因此，需要在一个解码处理内执行G次的解码计算。另一方面，在根据本发明的实施例的分组搅乱BP解码处理中，在第一次解码处理中确定解码结束条件，并且因此，在通过第g＜(G-1)解码计算处理获取满足奇偶校验方程Hw＝0的解码结果的情况下，没有执行剩余处理。因此，能够降低计算量，并且通过降低计算量能够抑制装置的功耗。 [0158] [电路结构] [0159] 图5是示出设置在根据本发明的实施例的解码装置21中的LDPC解码电路1的结构例子的框图。相同标号分配给与图3所示的结构相同的图5所示的每个结构。 [0160] 图5所示的LDPC解码电路1由校验节点计算电路11、比特节点计算电路12、硬判断电路13、奇偶校验电路14、输出电路15和选择电路31进行构造。从第n比特的接收值获取的初始似然Fn输入到校验节点计算电路11、比特节点计算电路12和选择电路31。 [0161] 校验节点计算电路11将变量g设置为0并且如步骤1(i)的处理所述，通过执行(i) (i)校验节点计算获取εmn 。校验节点计算电路11将εmn 输出到比特节点计算电路12。校验节点计算电路11根据从输出电路15发送的控制信号恰当地将变量g增加1以改变校验节点的分组并且重复校验节点计算。 [0162] 如步骤1(ii)的处理所述，比特节点计算电路12通过使用由校验节点计算电路11(i) (i) (i) (i)获取的εmn 获取zmn 和zn 。比特节点计算电路12将zn 输出到选择电路31并且将(i-1) (i) 从先前重复的解码获取的zmn 和zmn 输出到校验节点计算电路11。 [0163] 在初始化时选择电路31选择Fn并且将选择的Fn输出到硬判断电路13。此外，在(i) (i)提供了由比特节点计算电路12获取的zn 的情况下，选择电路31选择zn 并且将选择的(i) zn 输出到硬判断电路13。 [0164] 在初始化时硬判断电路13基于由选择电路31选择的Fn执行硬判断，其中，在Fn(0) (0) (0)＞0的情况下wn ＝1，在Fn＜0的情况下wn ＝0，从而获取确定值矢量w＝[wn ]。硬判断电路13将确定值矢量w输出到奇偶校验电路14和输出电路15。 [0165] 此外，从选择电路31提供由比特节点计算电路12获取的zn(i)，如步骤1(iii)的处理所述硬判断电路13执行硬判断。此外，硬判断电路13基于硬判断的结果更新确定值矢量w并且将更新后的确定值矢量w输出到奇偶校验电路14和输出电路15。 [0166] 如步骤1(iv)的处理所述，奇偶校验电路14执行解码结束条件确定。换言之，奇偶校验电路14基于每次当为比特节点的一个分组(Ng)执行比特节点计算时新获取的硬判断值执行解码结束条件确定。 [0167] 在的情况下，奇偶校验电路14将指示解码结束条件得到满足的信号输出到输出电路15。另一方面，在解码结束条件被确定没有被满足的情况下，当变量g不是G-1时，奇偶校验电路14输出指令将变量g增加1并且重复计算的控制信号。此外，在解码结束条件被确定没有被满足的情况下，当变量g为G-1并且i没有达到最大次数时，奇偶校验电路14输出指令将i增加1并且重复该计算的控制信号。从奇偶校验电路14输出的控制信号从校验节点计算电路11提供给比特节点计算电路12。 [0168] 在从奇偶校验电路14提供指示解码结束条件被满足的信号的情况下，输出电路15输出确定值矢量w作为解码的结果。 [0169] [模拟结果] [0170] 图6示出了在通过使用通用BP解码方法、通用分组搅乱BP解码方法和根据本发明的实施例的分组搅乱BP解码方法执行LDPC解码的情况下的计算量的模拟结果。 [0171] 模拟模型是这样一种模型，其中，通过使用BPSK调制方法对码比特长度是1440而信息位长度是1344的LDPC码进行调制并且进行发送，并且在发送信号穿过白噪声通信路径以后，该解码被重复执行并且同时将最大重复次数设置为16。曲线图的水平轴表示该比特附近的能量(Eb)与噪声功率密度(N0)的比率(Eb/N0)，垂直轴表示通过由比特节点计算的平均数目除以码比特长度获取的值(Nb)。 [0172] 如图6所示，在任何一个解码方法中，随着Eb/N0的值增加，Nb的值下降。在通用BP解码方法和通用分组搅乱BP解码方法的情况下，在一个解码处理中执行与码比特长度相同的1440的比特节点计算。因此，直到处理结束，通过由比特节点计算的数目除以码比特长度获取的值与解码处理的重复的次数相同，它是等于或大于1且等于或小于16的整数值。从图6能够看出，在曲线图中所示的所有的Eb/N0的值中，完成通用分组搅乱BP解码的处理的重复的次数小于通用BP解码处理的重复的次数。 [0173] 由于存在一个解码处理在处理的中途结束的情况，在根据本发明的实施例的分组搅乱BP解码的情况下的比特节点计算的数目等于或小于在使用通用分组搅乱BP解码的情况下的比特节点计算的数目。在使用通用分组搅乱BP解码的情况下的比特节点计算的数目由根据重复的次数和码比特长度获取的值进行表示。 [0174] 从图6可以看出，在曲线图中所示的所有的Eb/N0的值中，在根据本发明的实施例的分组搅乱BP解码的情况下的Nb的值小于在使用通用分组搅乱BP解码的情况下的Nb的值，并且计算量下降。例如，在Eb/N0＝6dB的条件下，在通用分组搅乱BP解码中Nb＝1.16，在根据本发明的实施例的分组搅乱BP解码下Nb＝0.87，从而计算量下降大约25％。 [0175] [奇偶校验计算] [0176] 当与通用分组搅乱BP解码进行比较时，在根据本发明的实施例的分组搅乱BP解码中，解码结束条件确定的次数(奇偶校验计算的次数)大约是通用分组搅乱BP解码的情况的G倍。将描述即使在这种情况下总计算量也不多。 [0177] 这里，将关注：在步骤1(iii)中更新的硬判断值wn(i)的数目(确定值矢量w的元素的数目)是在n在gNg≤n＜(g+1)Ng范围内并且它的数目是Ng的情况下的值。 [0178] 首先，在步骤1(iii)中更新硬判断值wn(i)之前的奇偶校验方程的左侧在下面方程(21)中进行表示。通过由g-1替换在方程(20)中表示的变量g导出方程(21)。在更新硬(i)判断值wn 之前的奇偶校验方程的左侧上进行表示的值将由校正子(Syndrome)Sm’进行表示。 [0179] [0180] 通过使用校正子Sm’由下面方程(22)能够获取在步骤1(iii)中更新的使用更新(i)以后的硬判断值wn 的新校正子Sm。 [0181] [0182] [0183] [0184](i) [0185] 必须通过使用通过硬判断新获取的所有的N个硬判断值wn 执行根据通用分组搅乱BP解码的奇偶校验计算。与此相比较，根据基于本发明的实施例的分组搅乱BP解码中的校正子Sm的计算，应该明白，当存储先前计算的校正子Sm’和在先前解码处理中获取的(i-1)wn 时，在这个解码处理中更新的Ng比特节点的硬判断值的差可以反映在校正子Sm’上。 (i) [0186] 基于计算中使用的硬判断值wn 的数目的差，校正子Sm的计算量大约是根据通用分组搅乱BP解码的奇偶校验计算的计算量的1/G。换言之，计算次数增加到大约G倍的奇偶校验计算的一次计算量是大约1/G。结果，通用分组搅乱BP解码中的奇偶校验计算的计算量和根据本发明的实施例的分组搅乱BP解码中的奇偶校验计算的计算量几乎相同。 [0187] 现在将描述安置了这里描述的奇偶校验计算的根据本发明的实施例的分组搅乱BP解码。 [0188] 初始化： [0189] LDPC解码电路将i设置为1。(0) [0190] LDPC解码电路将各个zmn 设置为Fn。(0) (0) [0191] LDPC解码电路获取确定值矢量w＝[wn ]，其中，在Fn＞0的情况下wn ＝1，在(0)Fn＜0的情况下wn ＝0。 (0) [0192] LDPC解码电路使用确定值矢量w＝[wn ]通过使用下面方程(23)获取校正子Sm。 [0193] [0194] 此外，在针对所有的m值(0≤m＜M))满足Sm＝0的情况下，LDPC解码电路执行步骤3的处理。换言之，在满足Sm＝0的情况下，解码结果输出，并且处理结束。另一方面，在没有针对所有的m值满足Sm＝0的情况下，LDPC解码电路用Sm’替代Sm并且执行步骤1的处理。 [0195] 步骤1： [0196] 在将变量g从0变成G-1的同时，LDPC解码电路重复(i)校验节点计算、(ii)比特节点计算、(iii)硬判断和(iv)解码结束条件确定。 [0197] (i)校验节点计算 [0198] LDPC解码电路通过使用下面方程(24)和(25)针对满足“gNg≤n＜(g+1)Ng”的(i)n和满足“m∈M(n)”的m获取εmn 。 [0199] [0200] [0201] (ii)比特节点计算 [0202] 针对满足“gNg≤n＜(g+1)Ng”的n和满足“m∈M(n)”的m，LDPC解码电路通过使用下面方程(26)获取zmn(i)以及通过使用下面方程(27)获取zn(i)。 [0203] [0204] [0205] (iii)硬判断 [0206] 针对满足“gNg≤n＜(g+1)Ng”的n，LDPC解码电路执行硬判断，其中，在zn(i)＞(i) (i) (i)0的情况下wn ＝1，在zn ＜0的情况下wn ＝0。此外，LDPC解码电路基于硬判断的结(i-1) (i) 果将确定值矢量w的第n元素从wn 更新为wn 。 [0207] (iv)解码结束条件确定 [0208] LDPC解码电路通过使用下面方程(28)更新针对属于连接到比特节点n(其中，n在m(gNg≤n＜(g+1)Ng)的范围内，满足m∈{∪M(n)|gNg≤n＜(g+1)Ng)的校验节点m的和的集合的校验节点(m)的校正子Sm。 [0209] [0210] 在针对所有m值(0≤m＜M)满足Sm＝0的情况下，LDPC解码电路执行步骤3的处理。 [0211] 在针对所有m值不满足Sm＝0的情况下，当当前变量g不是G-1时，LDPC解码电路用从方程(28)获取的Sm置换Sm’，将变量g增加1，并且继续步骤1的处理。另一方面，在针对所有m值不满足Sm＝0的情况下，当当前变量g＝G-1时，LDPC解码电路执行步骤2的处理。 [0212] 步骤2 [0213] 在解码处理的重复的次数达到预先设置的最大次数的情况下，LDPC解码电路执行步骤3的处理。另一方面，在解码处理的重复的次数没有达到预先设置的最大次数的情况下，LDPC解码电路将i增加1并且执行步骤1的处理。 [0214] 步骤3： [0215] LDPC解码电路输出确定值矢量w作为解码处理的结果。 [0216] 在上述处理中，在初始化时，基于确定值矢量w＝[wn(0)]获取校正子Sm’的计算是必需的。此时当满足Sm’＝0时，可以构造为输出此刻的解码结果并且处理结束而不执行步骤1和步骤2的处理。 [0217] 上述的一系列流程在图7中所示的流程图中进行表示。在图7中，由虚线L11进行包围表示的处理对应于步骤1的处理，由点划线L12进行包围表示的处理对应于步骤2的处理。图7的步骤S21对应于初始化，并且步骤S31对应于步骤3的处理。将恰当地描述每个步骤的处理之间的对应关系以及执行每个步骤的处理的构造。 [0218] 在步骤S21中LDPC解码电路执行初始化处理并且在步骤S22中将变量g设置为0。此外，在步骤S23中LDPC解码电路执行校验节点计算并且在步骤S24中执行比特节点计算。在步骤S25中LDPC解码电路执行硬判断并且在步骤S26中存储硬判断值。通过将在以后描述的图8中所示的硬判断值存储电路41执行存储硬判断值的处理。 [0219] 在步骤S27中，LDPC解码电路基于硬判断的结果更新确定值矢量w。在步骤S28中，LDPC解码电路通过使用方程(28)作为奇偶校验计算计算校正子Sm。在存储了在先前解码处理(第(i-1)解码处理)中获取的校正子Sm的情况下，在方程(28)的计算中，已经存储的校正子Sm用作校正子Sm’。在步骤S29中，LDPC解码电路存储通过方程(28)的计算获取的校正子Sm。 [0220] 在步骤S30中，LDPC解码电路确定是否满足Sm＝0。在步骤S30中确定Sm＝0得到满足的情况下，在步骤S31中LDPC解码电路输出确定值矢量w并且结束该处理。 [0221] 另一方面，在步骤S30中确定Sm＝0没有被满足的情况下，在步骤S32中LDPC解码电路确定变量g是否是G-1。在步骤S32中确定变量g不是G-1的情况下，在步骤S33中变量g增加1并且步骤S23的处理及其以后的处理被重复。 [0222] 另一方面，在步骤S32中确定变量g是G-1的情况下，在步骤S34中LDPC解码电路确定i是否达到最大次数。在步骤S34中确定i没有达到最大次数的情况下，在步骤S35中LDPC解码电路将变量i的值增加1并且重复步骤S22的处理及其以后处理。 [0223] 在步骤S34中确定i达到最大次数的情况下，在步骤S31中LDPC解码电路输出确定值矢量w并且结束该处理。 [0224] [奇偶校验电路的结构] [0225] 图8是示出存储如上先前计算的校正子Sm’和在先前解码处理中获取的硬判断值(i-1)wn 并且执行解码结束条件确定的奇偶校验电路14的结构例子的框图。 [0226] 奇偶校验电路14由硬判断值存储电路41、校正子计算电路42、校正子存储电路43(i)和确定电路44进行构造。从硬判断电路13输出的硬判断值wn 输入到硬判断值存储电路 41和校正子计算电路42。 [0227] 硬判断值存储电路41存储由硬判断电路13获取的硬判断值wn(i)。此外，当i增(i) (i-1)加1时，硬判断存储电路41将存储的硬判断值wn 作为wn 输出到校正子计算电路42。 [0228] 在初始化时校正子计算电路42使用由硬判断电路13获取的硬判断值wn(0)通过使用方程(23)获取校正子Sm。此外，在i等于或大于1的情况下，校正子计算电路42通过使用方程(28)获取校正子Sm。在校正子Sm的计算中，使用从校正子存储电路43输出的校正(i)子Sm’和由硬判断电路13获取并且新更新的硬判断值wn 、和从硬判断值存储电路41输出(i-1) 的硬判断值wn 。校正子计算电路42通过校正子存储电路43将新获取的校正子Sm输出到确定电路44。 [0229] 校正子存储电路43存储由校正子计算电路42获取的校正子Sm。当新获取硬判断(i)值wn 时，校正子存储电路43将已经存储的校正子Sm作为先前校正子Sm’输出到校正子计算电路42。 [0230] 确定电路44确定是否针对所有m值满足Sm＝0并且输出用于切换到解码结束操作或者继续解码操作的控制信号。从确定电路44输出的控制信号被提供给图5中所示的校验节点计算电路11和比特节点计算电路12。 [0231] <第二实施例> [0232] [分层BP解码的变型] [0233] 以比重复解码中的一个解码处理的间隔要短的间隔确定解码结束条件并且在满足解码结束条件的情况下处理结束的一种技术可应用于分层BP解码。根据这个技术的分层BP解码被表示如下。 [0234] 初始化： [0235] LDPC解码电路将i设置为1。 [0236] LDPC解码电路将各个εmn(0)设置为0。 [0237] LDPC解码电路通过执行硬判断获取确定值矢量w＝[wn]，其中，在Fn＞0的情况下wn＝1，在Fn＜0的情况下wn＝0。 [0238] 此外，LDPC解码电路确定是否满足奇偶校验方程Hw＝0，并且在确定奇偶校验方程被满足的情况下，执行步骤3的处理。另一方面，在确定Hw＝0没有被满足的情况下，LDPC解码电路执行步骤1的处理。 [0239] 步骤1： [0240] 在将变量m从0变成M-1的同时，LDPC解码电路重复(i)比特节点计算、(ii)校验节点计算、(iii)硬判断和(iv)解码结束条件确定。 [0241] 换言之，LDPC解码电路针对奇偶校验矩阵的第一行执行比特节点计算和校验节点计算并且然后基于针对第一行的解码计算的结果执行硬判断和解码结束条件确定。在通过解码结束条件确定确定解码结束条件得到满足的情况下，LDPC解码电路结束解码。另一方面，在确定解码结束条件没有被满足的情况下，LDPC解码电路对第二行执行相同处理并且然后顺序设置为目标。 [0242] (i)比特节点计算 [0243] 针对满足“n∈N(m)”的n，LDPC解码电路通过使用下面方程(29)获取zmn(i-1)。 [0244] [0245] (ii)校验节点计算 [0246] LDPC解码电路通过使用下面方程(30)和(31)针对满足“n∈N(m)”的n获取(i)εmn 。 [0247] [0248] [0249] (iii)硬判断 [0250] 针对满足“n∈N(m)”的n，LDPC解码电路通过使用下面方程(32)获取zn(i)。 [0251] [0252] 此外，LDPC解码电路执行硬判断(其中，在zn(i)＞0的情况下wn＝1，在zn(i)＜0的情况下wn＝0)并且更新确定值矢量w。 [0253] (iv)解码结束条件确定 [0254] 在满足奇偶校验方程Hw＝0的情况下，LDPC解码电路执行步骤3的处理。另一方面，在没有满足Hw＝0的情况下，当当前变量m不是M-1时，LDPC解码电路将m增加1并且继续执行步骤1的处理。此外，在没有满足Hw＝0的情况下，当当前变量m是M-1时，LDPC解码电路执行步骤2的处理。 [0255] 步骤2： [0256] 在解码处理的重复的次数达到预先设置的最大次数的情况下，LDPC解码电路执行步骤3的处理。另一方面，在解码处理的重复的次数没有达到预先设置的最大次数的情况下，LDPC解码电路将i增加1并且执行步骤1的处理。 [0257] 步骤3： [0258] LDPC解码电路输出确定值矢量w作为解码处理的结果。 [0259] 在图9中所示的流程图中表示上述的一系列流程。在图9中，由虚线L21进行包围指示的处理对应于步骤1的处理，由点划线L22进行包围指示的处理对应于步骤2的处理。图9的步骤S51对应于初始化，步骤S59对应于步骤3的处理。 [0260] 在步骤S51中LDPC解码电路执行初始化处理并且在步骤S52中将变量m设置为0。作为初始化，由LDPC解码电路1的每个电路执行步骤S2中的将i设置为1的处理和将变量m设置为0的处理，并且由校验节点计算电路11和比特节点计算电路12执行将εmn(0)设置为0的处理。此外，由硬判断电路13执行获取确定值矢量w＝[wn(0)]的处理作为初始化。 [0261] 此外，在步骤S53中LDPC解码电路执行比特节点计算并且在步骤S54中执行校验节点计算。由比特节点计算电路12执行步骤S53的比特节点计算，由校验节点计算电路11执行步骤S54的校验节点计算。 [0262] 在步骤S55中LDPC解码电路执行硬判断并且在步骤S56中基于硬判断的结果更新确定值矢量w。由硬判断电路13执行步骤S55的硬判断和步骤S56的更新确定值矢量w的处理。 [0263] 在步骤S57中LDPC解码电路执行奇偶校验计算并且在步骤S58中确定是否满足奇偶校验方程Hw＝0。由奇偶校验电路14执行步骤S57的奇偶校验计算和步骤S58的确定。 [0264] 在步骤S58中满足奇偶校验方程Hw＝0的情况下，在步骤S59中LDPC解码电路输出确定值矢量w并且结束该处理。由输出电路15执行输出确定值矢量w的处理。 [0265] 另一方面，在步骤S58中确定奇偶校验方程Hw＝0没有被满足的情况下，在步骤S60中LDPC解码电路确定变量m是否是M-1。在步骤S60中确定变量m不是M-1的情况下，在步骤S61中变量m增加1并且步骤S53及以后的处理被重复。 [0266] 另一方面，在步骤S60中确定变量m为M-1的情况下，在步骤S62中LDPC解码电路确定i是否达到最大次数。在步骤S62中确定i没有达到最大次数的情况下，在步骤S63中LDPC解码电路将变量i的值增加1并且重复步骤S52及以后的处理。由奇偶校验电路14执行步骤S60的确定，由LDPC解码电路1的各个电路执行步骤S61的处理。 [0267] 在步骤S62中确定i已经达到最大次数的情况下，在步骤S59中LDPC解码电路输出确定值矢量w并且结束该处理。 [0268] 在现有技术的分层BP解码处理中，即使当在第一次解码处理的中途获取满足奇偶校验方程Hw＝0的解码结果时，在执行了所有的校验节点计算处理以后，执行解码结束条件确定。因此，在一次解码处理中需要执行M次的解码计算。另一方面，根据基于本发明的实施例的分层BP解码，在第一次解码处理中确定解码结束条件，并且相应地，在通过第m＜(M-1)次解码计算处理获取满足奇偶校验方程Hw＝0的解码结果的情况下，不需要执行剩余处理，从而能够降低计算量。此外，由于计算量被降低，所以能够抑制装置的功耗。 [0269] 此外，另外在根据本发明的实施例的分层BP解码处理中，可被构造为存储先前计(i-1)算的校正子Sm’和通过先前解码处理获取的硬判断值wn ，并且如上所述，通过使用该校正子确定解码结束条件。 [0270] [计算机等等的结构例子] [0272] 在由软件执行一系列处理的情况下，构成软件的程序从程序记录介质安装到内置专用硬件的计算机、通用计算机、等等。 [0273] 图10是示出根据程序执行上述一系列处理的计算机的硬件结构的例子的框图。 [0275] 此外，输入/输出接口55连接到总线54。由键盘、鼠标等形成的输入单元56和由显示器、扬声器等形成的输出单元57连接到输入/输出接口55。此外，由硬盘、非易失性存储器等等形成的存储单元58、由网络接口等构造的通信单元59和驱动可移动介质61的驱动器60连接到输入/输出接口55。 [0276] 在上述构造的计算机中，例如，CPU 51将存储在存储单元58中的程序通过输入/输出接口55和总线54加载到RAM 53中并且执行该程序，从而执行上述一系列的处理。 [0277] 由CPU 51执行的程序例如记录在可移动介质61上或者通过诸如局域网或互联网、数字广播的有线或无线传输介质进行提供并且安装到存储单元58中。 [0278] 此外，由计算机执行的程序可以是按照时间序列根据这里描述的顺序执行处理的程序或以并行方式执行处理或者在诸如被调用时的所需定时执行处理的程序。 [0279] 本发明的实施例不限于上述的实施例并且在不脱离本发明的构思的情况下可以进行各种改变。 [0280] 例如，本发明可以具有下面结构。 [0281] (1)一种解码装置，包括确定单元，用于以比重复解码中的一次解码处理的间隔短的间隔确定是否满足解码结束条件并且在满足解码结束条件的情况下在这次解码处理的中途结束处理。 [0282] (2)根据上述(1)的解码装置，其中，解码结束条件是满足线性区块码的奇偶校验方程。 [0283] (3)根据上述(2)的解码装置，其中，线性区块码是LDPC码。 [0284] (4)根据上述(3)的解码装置，其中，还包括比特节点计算单元和比特确定单元，其中，该比特节点计算单元将比特节点计算分割成多个处理并且执行该多个处理，每次当执行由比特节点计算单元分割的处理时，比特确定单元基于以分割方式执行的处理的结果获取部分比特确定值并且执行解码，并且确定单元基于由比特确定单元获取的比特确定值确定是否满足解码结束条件。 [0285] (5)根据上述(4)的解码装置，其中，还包括校正子存储单元和确定值存储单元，其中，该校正子存储单元存储当刚好之前由确定单元确定是否满足解码结束条件时获取的校正子，该确定值存储单元存储由比特确定单元在上次解码处理时获取的比特确定值，并且确定单元基于由比特确定单元在这次的解码处理中获取的比特确定值与存储在比特确定值存储单元中的比特确定值之间的差更新存储在校正子存储单元中的校正子并且基于更新的校正子确定是否满足解码结束条件。 [0286] (6)根据上述的(1)到(5)的任何一个的解码装置，其中，确定单元在开始第一次解码处理之前确定是否满足解码结束条件并且在满足解码结束条件的情况下不执行重复解码。 [0287] (7)根据上述(1)到(6)的任何一个的解码装置，其中，还包括将校验节点计算分割成多个处理并且执行所述多个处理的校验节点计算单元，并且每当执行由校验节点计算单元分割的处理时，比特确定单元基于以分割方式执行的处理的结果获取比特确定值。 |
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