随着通信技术的不断发展，用户对通信的容量、速度等各种服务质量的 要求越来越高。由于接入网是整个电信网中最具有技术挑战性的区域之一， 因此为了满足用户对带宽日益增长的要求，实现接入网的高速化、宽带化和 智能化，各种接入技术层出不穷的出现。其中，被认为最有前途的是无源光 网络(Passive Optical Network，简称“PON”)技术，尤其是以太网无源光 网络(Ethernet Passive Optical Network，简称“EPON”)技术。
EPON技术的主要特点在于维护简单，成本较低，较高的传输带宽和高 性能价格比。特别是EPON技术能够提供1GHz(吉赫兹)甚至到10GHz的 带宽，这使得同时传送语音、数据和视频业务成为可能。
由于EPON是一种采用无源光传输的技术，不使用具有放大和中继功能 的元器件。因此EPON网络的传输距离和分支数目依赖于功率预算和各种传 输损耗。随着传输距离或分支比数目的增加，传输数据的信噪比(Signal Noise Ratio，简称“SNR”)逐渐减小，从而就导致了更多的比特错误。为了解决 这一问题，在EPON系统中引入了前向纠错(Forward Error Correction，简称 “FEC”)技术来提高系统的抗干扰能力，以增大系统的功率预算。
EPON系统中的FEC的基本工作原理是：在发送端被传输的以太网帧后 附加上FEC校验码字，这些校验码字与被校验的以太网帧数据以某种确定的 规则互相关联(约束)，接收端按既定的规则检验以太网帧数据与校验码字 的关系，一旦传输中发生错误，就会破坏这种关系，从而实现对以太网帧数 据的纠错功能。FEC技术力求用尽可能少的校验字节纠正尽可能多的错误， 在开销(增加了校验字节而带来的开销)和获得的编码增益之间找到一个最 佳的平衡点。
在EPON系统中，为使发送的数据是接收端可以接收的格式，在采用FEC 技术之前，需要使用线路编码技术，该线路编码还必须保证所发送的数据有 足够的切换(即0、1之间的变换)以保证接收端能够恢复时钟。线路编码器 还提供一种将数据对齐到字的方法，同时线路可以保持良好的直流平衡。
在与以太网系统相关的标准中，已经在物理编码子层(Physical Coding Sublayer，简称“PCS”)使用了64b/66b等编码效率更高的线路编码机制。 64b/66b线路编码机制是在64比特信息的基础上，增加了2比特的同步字符 作为同步头，形成66比特的线路编码块。这2比特的同步字符在正常情况下 只有“01”或“10”这两种可能。其中，同步字符为“01”表示64比特信息 全部为数据；同步字符为“10”表示64比特信息中包含数据和控制信息。同 步字符为“00”或“11”表示传输过程中发生了错误。当经64/66b线路编码 后的线路编码块数目达到FEC编码所要求的数据长度时，进行FEC编码。 经过FEC编码后产生相关的校验信息。校验信息的长度为64的倍数，从而 可以将校验信息形成以64比特为单位的校验信息块。然后在校验信息块的前 面加2个比特的同步字符(“00”或“11”)作为校验信息块的同步头，形 成66比特的校验信息块及其校验信息块同步头，为描述方便，将64比特的 校验信息块及其2比特的校验信息块同步头称为校验块，一个校验块的长度 为66比特。
也就是说，经过FEC编码后的线路编码块和校验块均为66比特。每个 线路编码块中含有2比特的同步头以及64比特的数据信息块，并且，这2 比特的同步头总是互异的；每个校验块中含有2比特的同步头以及64比特的 校验信息块，并且，这2比特的同步头总是相同的。因此，接收端就可以利 用线路编码块和校验块中的同步头的特性进行同步，从而确定FEC码字的起 始和终止的位置(一个完整的FEC码字由若干个线路编码块和若干个校验块 组成)。
目前，经过FEC编码后一个码字(该码字由K个线路编码块和M个校 验块组成)的结构如图1所示，每个线路编码块中包含2比特互异的同步头 和64比特的数据信息块Di(i＝1，2，...K)，每个校验块中包含2比特相 同的同步头和64比特的校验信息块Pi(i＝1，2，...M)，并且，第一个校 验信息块P1的同步头为“00”，其余的校验信息块Pi(i＝2，3，...M)的同 步头为“11”。因此，接收端可利用同步头的特性进行FEC码字同步
然而，本发明的发明人发现，由于在传输过程中存在噪声干扰等原因， 数据信息块的同步头可能会从原来的“01”或“10”变成“00”或“11”，校 验信息块的同步头也可能会发生改变，因此，在某种情况下就会导致错误同步。
比如说，FEC码字结构如下：
(1)数据信息块的数目为K，校验信息块的数目为M(M＝4)，即FEC码 字中包含的信息块的数目为N，N＝K+M＝K+4。
(2)校验信息块始终加在数据信息块的尾端。
(3)每N个信息块及其相应的同步头为一个FEC码字，多个FEC码字首 尾相连形成一连串的信息。
如图2中的“错误同步1”部分所示，当FEC码字中的第K个(即图2中 的第i+K-1的位置)数据信息块的同步头中的一个比特发生错误，使原来的“01” 或者“10”变成了“00”(即变成了第一个校验信息块的同步头)；同时此FEC码字 里的第一个校验信息块的同步头从原来的“00”变成“11”(即变成了第二个校 验信息块的同步头)；第三个校验信息块的同步头没有发生变化还是“11”，并 且前一个FEC码字中的第四个校验信息块(即图2中的第i-1的位置)的同步 头中的一个比特发生错误，从原来的“11”变成了“10”或者“01”(即变成了数据信 息块的同步头)。这时接收端就会把i-1到i+K+2错误看成一个FEC码字进行同 步，并完成同步功能，从而导致了错误同步。图2中的“错误同步2”部分是另 一种导致错误同步的情况，与错误情况1的主要区别是出现错误的同步字符的 位置不同，在此不再赘述。
在如图2所示的“错误同步1”中，由于一个FEC码字中有4个同步比特 发生错误而造成了错误同步，因此这4比特就是导致FEC码字错误同步的比特 数。当然，在这4个比特发生错误的同时，还可能存在其余的数据信息块的同 步头也发生了错误，且该同步头的2个比特是同时发生错误的情况。如某个数 据信息块的同步头从“01”变成“10”或从“10”变成“01”，则此时导致图2 所示的“错误同步1”的比特数目为6比特。但由于发生6比特错误的概率和发 生4比特的概率相比是可以忽略不计的。因此，在统计出现错误同步时，可以 只考虑导致FEC码字错误同步的最少比特数，对于图2所示的“错误同步1” 而言，最少比特数即为4比特。校验信息块的数目M＝4，且校验信息块的同步 头采用现有技术的序列(即00，11，11，11)时，各种可能导致FEC码字错误 同步的最少比特数如表1所示。其中，FEC码字同步起始点为i时表示正确同步， 因此最少比特数为0，FEC码字同步起始点为i-1时，即为图2中“错误同步1” 的情况，因此最少比特数为4，依次类推。需要说明的是，FEC码字每N个信 息块就循环一次，即信息块起始点i，i+N，i-N所指的都是FEC码字中的数据 信息块D1。

表1
也就是说，在使用现有技术时，当一个FEC码字中有4个同步比特(在3 个同步字符中)同时出错时，就有可能出现错误同步。同步是数据接收的基础， 错误同步会导致数据接收的错误。本发明的发明人认为现有技术中出现错误同 步的概率还较大，需要改进。

本发明实施方式要解决的主要技术问题是提供一种信息块编码及同步 检测的方法和装置，使得在不增加复杂度的前提下，有效地降低错误同步的 概率。
为解决上述技术问题，本发明的实施方式提供了一种信息块编码方法， 包括以下步骤：
通过FEC得到M个连续的校验信息块，根据同步字符序列{Tj}为连续的M 个校验信息块各添加一个同步字符作为同步头，其中为第j个信息块Pj添加的同 步字符为Tj，同步字符序列{Tj}满足以下条件：
$\underset{i=1}{\overset{M-1}{\Sigma }}\mathrm{Diff}(T_i,T_{i+1})>1,$ 并且， $\underset{i=1}{\overset{M-2}{\Sigma }}\mathrm{Diff}(T_i,T_{i+2})>0,$
其中，函数1≤j≤M，M为大于3的整数。
本发明的实施方式还提供了一种同步检测方法，包括以下步骤：
在连续的比特流中，每隔Q个比特获取一个字符，依次连续获取M个字符， 如果所获取的M个字符所构成的序列与预定的同步字符序列{Tj}相同，则同步 成功，将M个字符的位置作为M个信息块的同步头的位置，同步字符序列{Tj} 满足以下条件：
$\underset{i=1}{\overset{M-1}{\Sigma }}\mathrm{Diff}(T_i,T_{i+1})>1,$ 并且， $\underset{i=1}{\overset{M-2}{\Sigma }}\mathrm{Diff}(T_i,T_{i+2})>0,$
其中，函数1≤j≤M，M为大于3的整数，Q为信 息块的比特数。
本发明的实施方式还提供了一种信息块编码装置，包括：
序列存贮模块，用于存贮同步字符序列{Tj}，{Tj}满足以下条件：
$\underset{i=1}{\overset{M-1}{\Sigma }}\mathrm{Diff}(T_i,T_{i+1})>1,$ 并且， $\underset{i=1}{\overset{M-2}{\Sigma }}\mathrm{Diff}(T_i,T_{i+2})>0,$
其中，函数1≤j≤M，M为大于3的整数；
FEC编码模块，用于通过FEC生成M个连续的校验信息块；
第一同步编码模块，用于根据序列存贮模块中的同步字符序列{Tj}为所述 FEC编码模块生成的连续的M个信息块各添加一个同步字符作为同步头，其中 为第j个信息块Pj添加的同步字符为Tj。
本发明的实施方式还提供了一种同步检测装置，包括：
序列存贮模块，用于存贮同步字符序列{Tj}，{Tj}满足以下条件：
$\underset{i=1}{\overset{M-1}{\Sigma }}\mathrm{Diff}(T_i,T_{i+1})>1,$ 并且， $\underset{i=1}{\overset{M-2}{\Sigma }}\mathrm{Diff}(T_i,T_{i+2})>0,$
其中，函数1≤j≤M，M为大于3的整数；
抽样模块，用于在输入的连续比特流中，每隔Q个比特获取一个字符，依 次连续获取M个字符构成抽样序列；
比较模块，用于比较抽样模块得到的抽样序列和序列存贮模块中的同步字 符序列，如果该抽样序列和同步字符序列相同，则将该抽样序列中M个字符的 位置记录为M个信息块的同步头的位置，输出表示同步成功的信号。
本发明实施方式与现有技术相比，主要区别及其效果在于：
使用满足以下条件的同步字符序列{Tj}进行同步编码和同步检测：
$\underset{i=1}{\overset{M-1}{\Sigma }}\mathrm{Diff}(T_i,T_{i+1})>1,$ 并且， $\underset{i=1}{\overset{M-2}{\Sigma }}\mathrm{Diff}(T_i,T_{i+2})>0,$
其中，函数1≤j≤M，M为大于3的整数；
只有在连续M个信息块的同步头中同时出现至少4个同步字符的差错时， 才会出现错误同步的问题，相比之下，现有技术出现3个同步字符(4个比特) 的差错时就可能出现错误同步，可见本发明实施方式中的技术方案有效降低了 错误同步的概率。
附图说明
图1是现有技术中经过FEC编码后一个码字的结构示意图；
图2是现有技术中FEC码字同步示意图；
图3是根据本发明第一实施方式的信息块编码方法流程图；
图4是根据本发明第一实施方式的信息块编码方法示意图；
图5是根据本发明第一实施方式中采用同步字符序列为{00，11，11， 00}的码字结构示意图；
图6是根据本发明第一实施方式中采用同步字符序列为{11，00，00， 11}的码字结构示意图；
图7是根据本发明第四实施方式的同步检测方法流程图；
图8是根据本发明第五实施方式的信息块编码装置的结构示意图；
图9是根据本发明第六实施方式的同步检测装置的结构示意图。

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发 明的实施方式作进一步地详细描述。
本发明的第一实施方式涉及一种信息块编码方法，在本实施方式中，根据 同步字符序列{Tj}为连续的M个校验信息块各添加一个同步字符作为同步头， 其中为第j个校验信息块Pj添加的同步字符为Tj，同步字符序列{Tj}满足以下条 件： $\underset{i=1}{\overset{M-1}{\Sigma }}\mathrm{Diff}(T_i,T_{i+1})>1,$ 并且， $\underset{i=1}{\overset{M-2}{\Sigma }}\mathrm{Diff}(T_i,T_{i+2})>0,$ 其中，函数 1≤j≤M，M为大于3的整数。本实施方式中的校验信息块为10G EPON中FEC 码字的校验信息块，同步字符为00或11。
本实施方式的具体流程如图3所示，在步骤310中，对数据信息进行64/66 线路编码。具体地说，将数据信息以64比特块为单位进行划分，64/66线路编 码器对划分后的各数据信息块进行64/66线路编码，即为每个数据信息块添加2 比特的同步字符作为该数据信息块的同步头。这2比特的同步字符只有“01” 或“10”两种可能。其中，同步字符为“01”表示该64比特数据信息块为纯数 据信息；同步字符为“10”表示该64比特数据信息块中包含数据信息和控制信 息。这2比特的同步字符中有一个比特为重要比特，另一个比特为次要比特。 该重要比特除用于数据信息块的同步外，还用于指示该数据信息块中信息的类 型，该次要比特仅用于数据信息块的同步。
接着，进入步骤320，将各64比特的数据信息块及其同步头中的重要比特 作为FEC编码器的输入数据比特送入到缓存器中，进行FEC输入信息的缓存/ 排序，等缓存器中的数据比特构成一个FEC编码数据帧时再一并送入到FEC编 码器进行FEC编码，而同步头中的次要比特不参与该FEC编码，如图4所示。 经FEC编码后生成的校验信息为64比特的倍数，也就是说，可以将校验信息以 64比特为单位划分成校验信息块Pi(i＝1，2，...M)。
需要说明的是，在64/66线路编码后，进行FEC输入信息的缓存/排序之前， 可能还需要对数据信息块进行加扰。
由于数据信息块的同步头中仅用于数据信息块同步的次要比特不参与FEC 编码，有效减少了需要通过FEC编码保护的信息量，相当于使用更多的冗余(校 验比特)对尽可能少的有用的信息数据进行保护，从而获得更大的编码增益， 增大了EPON系统的功率预算。而且，由于对用于指示数据类型的重要比特进 行了FEC编码保护，更大的编码增益可以提高对数据类型判断的正确概率。
接着，进入步骤330，为生成的校验信息块添加同步头。具体地说，根据同 步字符序列{Tj}为连续的M个校验信息块各添加一个同步字符作为同步头，其 中为第j个校验信息块Pj添加的同步字符为Tj，同步字符序列{Tj}满足以下条件： $\underset{i=1}{\overset{M-1}{\Sigma }}\mathrm{Diff}(T_i,T_{i+1})>1,$ 并且， $\underset{i=1}{\overset{M-2}{\Sigma }}\mathrm{Diff}(T_i,T_{i+2})>0,$ 其中，函数 1≤j≤M，M为大于3的整数。
在本实施方式中，以M＝4为例进行说明。当M＝4时，满足上述条件的同 步字符序列{Tj}为{00，11，11，00}或{11，00，00，11}，如表2所示。

表2
因此，如果采用的同步字符序列为{00，11，11，00}，则为第一个校验信息块添 加同步字符“00”，作为该校验信息块的同步头；为第二个校验信息块添加同步 字符“11”，作为该校验信息块的同步头；为第三个校验信息块添加同步字符“11”， 作为该校验信息块的同步头；为第四个校验信息块添加同步字符“00”，作为该 校验信息块的同步头，如图5所示。如果采用的同步字符序列为{11，00，00，11}， 则为生成的校验信息块添加同步头后的FEC码字如图6所示。
接着，进入步骤340，将带校验信息块的同步头的FEC码字传送到物理媒 质附加字符，进行发送。具体地说，在完成为校验信息块添加同步头的步骤后， FEC码字包含有K个数据信息块及其相应的同步头，和M个校验信息块及其相 应的同步头，当FEC码字形成系统所要求的帧结构后，再经过码率调和器传送 到物理媒质附加子层，进行发送。
采用本实施方式中优化的同步字符序列{00，11，11，00}或{11，00，00，11}，以及 采用现有技术中的同步字符序列{00，11，11，11}，分别导致的FEC码字错误同步的 最少比特数如表3所示。

表3
不难发现，如果采用现有技术的方案，则当一个FEC码字中有4个同步比 特同时出错时，就有可能出现错误同步。而如果采用本实施方式中优化的方案， 则一个FEC码字中至少需要有6个同步比特同时出错，才有可能出现错误同步， 从而提高了系统的稳定性。由于FEC码字的错误同步的概率为每个错误同步起 始点的概率总和，因此，设pe为每比特的错误概率，则在采用现有技术方案的 情况下，FEC码字的错误同步的概率p(false)≈2pe4，设在10G EPON中的每比特 误码率为10-3，并且N的取值范围为十位数或者百位数，则p(false)≈2×(10-12)。与 之相对比，设p′e为本实施方式的每比特的错误概率，并以采用的同步字符序列 为{11，00，00，11}为例，可导致FEC码字错误同步的最少比特位数是6比特，因 此，p′(false)≈4p′e6。设在10G EPON中的每比特误码率为10-3，并且N的取值范 围为十位数或者百位数，可以得到，p′(false)≈4×(10-18)。由此可见，本实施方式的 FEC码字错误同步的概率远远的小于现有技术方案的FEC码字错误同步的概 率。
值得一提的是，本实施方式中是以在10G EPON的应用场景下，同步字符 为两比特的“00”或“11”为例进行说明，而在实际应用中，也可以是其它两 比特的同步字符，如“01”、“10”，或其它长度的同步字符，如三比特、四比特 的同步字符。
本发明的第二实施方式涉及一种信息块编码方法，本实施方式与第一实施 方式大致相同，其区别在于，在第一实施方式中，校验信息块的个数M＝4，而 在本实施方式中，校验信息块的个数M＝5。因此，为了保证同步字符序列{Tj} 能够满足条件： $\underset{i=1}{\overset{M-1}{\Sigma }}\mathrm{Diff}(T_i,T_{i+1})>1,$ 并且， $\underset{i=1}{\overset{M-2}{\Sigma }}\mathrm{Diff}(T_i,T_{i+2})>0,$ 可以将以下序列之一 作为同步字符序列{Tj}：
{00，00，11，00，11}；{00，00，11，11，00}；{00，11，00，00，11}；{00，11，00，11，11}；
{00，11，11，00，00}；{00，11，11，00，11}；{00，11，11，11，00}；{11，00，00，00，11}；
{11，00，00，11，00}；{11，00，00，11，11}；{11，00，11，00，00}；{11，00，11，11，00}；
{11，11，00，00，11}；{11，11，00，11，00}。
采用本实施方式中优化的同步字符序列(即上述各序列)，以及采用现有技 术中的同步字符序列{00，11，11，11}，分别导致的FEC码字错误同步的最少比特数 如表4所示。


表4
不难发现，如果采用现有技术的方案，则当一个FEC码字中有4个同步比 特同时出错时，就有可能出现错误同步。而如果采用本实施方式中优化的方案， 则一个FEC码字中至少需要有6个同步比特同时出错，才有可能出现错误同步。
本发明的第三实施方式涉及一种信息块编码方法，本实施方式与第一实施 方式大致相同，其区别在于，在第一实施方式中，校验信息块的数据M＝4，而 在本实施方式中，校验信息块的数据M＝6。因此，为了保证同步字符序列{Tj} 能够满足条件： $\underset{i=1}{\overset{M-1}{\Sigma }}\mathrm{Diff}(T_i,T_{i+1})>1,$ 并且， $\underset{i=1}{\overset{M-2}{\Sigma }}\mathrm{Diff}(T_i,T_{i+2})>0,$ 可以将以下序列之一 作为同步字符序列{Tj}：
{00，00，11，11，00，11}；{00，11，00，00，11，11}；{00，11，00，11，11，00}；
{00，11，11，00，11，00}；{11，00，00，11，00，11}；{11，00，11，00，00，11}；
{11，00，11，11，00，00}；{11，11，00，00，11，00}。
采用本实施方式中优化的同步字符序列(即上述各序列)，以及采用现有技 术中的同步字符序列{00，11，11，11}，分别导致的FEC码字错误同步的最少比特数 如表5所示。


表5
不难发现，如果采用现有技术的方案，则当一个FEC码字中有4个同步比 特同时出错时，就有可能出现错误同步。而如果采用本实施方式中优化的方案， 则一个FEC码字中至少需要有8个同步比特同时出错，才有可能出现错误同步。
值得一提的是，当校验信息块M的数目确定后，可以从相应表(如M＝4 时对应表3)的优化方案中选取一个同步字符序列，因此，可以加快接收端的同 步速度。另外，当M为2或为3时，也可以有其它替代的同步字符序列，分别 如表6和表7所示。

表6

表7
本发明的第四实施方式涉及一种同步检测方法，具体流程如图7所示。
在步骤710中，接收端的同步器在连续的比特流中，每隔Q个比特获取一 个字符，依次连续获取M个字符，其中，Q为信息块的比特数。比如说，在连 续的比特流中，每隔64比特获取一个2比特的字符，依次连续获取3个字符(针 对一个信息块的比特数为64比特，发送端生成3个校验信息块，同步头为2比 特的情况)。在本实施方式中，信息块为10G EPON中FEC码字的校验信息块， 同步字符为“00”或“11”。
接着，在步骤720中，该同步器判断所获取的M个字符所构成的序列是否 与预定的同步字符序列{Tj}相同。其中，同步字符序列{Tj}满足以下条件： $\underset{i=1}{\overset{M-1}{\Sigma }}\mathrm{Diff}(T_i,T_{i+1})>1,$ 并且， $\underset{i=1}{\overset{M-1}{\Sigma }}\mathrm{Diff}(T_i,T_{i+2})>0,$ 函数1≤j ≤M，M为大于3的整数。
具体地说，如果M＝4，则满足上述条件的同步字符序列{Tj}为{00，11，11，00} 或{11，00，00，11}。
如果M＝5，则满足上述条件的同步字符序列{Tj}为以下序列之一：
{00，00，11，00，11}；{00，00，11，11，00}；{00，11，00，00，11}；{00，11，00，11，11}；
{00，11，11，00，00}；{00，11，11，00，11}；{00，11，11，11，00}；{11，00，00，00，11}；
{11，00，00，11，00}；{11，00，00，11，11}；{11，00，11，00，00}；{11，00，11，11，00}；
{11，11，00，00，11}；{11，11，00，11，00}。
如果M＝6，则满足上述条件的同步字符序列{Tj}为以下序列之一：
{00，00，11，11，00，11}；{00，11，00，00，11，11}；{00，11，00，11，11，00}；
{00，11，11，00，11，00}；{11，00，00，11，00，11}；{11，00，11，00，00，11}；
{11，00，11，11，00，00}；{11，11，00，00，11，00}。
因此，同步器可以根据校验信息块的数目M，判断出所获取的M个字符所 构成的序列是否与预定的同步字符序列{Tj}相同。如果相同，则进入步骤730， 如果不同，则进入步骤740。
在步骤730中，由于所获取的M个字符所构成的序列与预定的同步字符序 列{Tj}相同，说明同步成功，因此，在本步骤中，可将M个字符的位置作为M 个校验信息块的同步头的位置，完成同步操作。
如果所获取的M个字符所构成的序列与预定的同步字符序列{Tj}不同，则 说明同步失败，因此，在步骤740中，该同步器显示同步失败的信息。
值得一提的是，本实施方式中是以在10G EPON的应用场景下，同步字符 为两比特的“00”或“11”为例进行说明，而在实际应用中，也可以是其它两 比特的同步字符，如“01”、“10”，或其它长度的同步字符，如三比特、四比特 的同步字符。
本发明的第五实施方式涉及一种信息块编码装置，如图8所示，包括：序 列存贮模块，用于存贮同步字符序列{Tj}，{Tj}满足以下条件： $\underset{i=1}{\overset{M-1}{\Sigma }}\mathrm{Diff}(T_i,T_{i+1})>1,$ 并且， $\underset{i=1}{\overset{M-2}{\Sigma }}\mathrm{Diff}(T_i,T_{i+2})>0,$ 其中，函数1≤j≤M，M为 大于3的整数；第一同步编码模块，用于根据该序列存贮模块中的同步字符序 列{Tj}为连续的M个信息块各添加一个同步字符作为同步头，其中为第j个信息 块Pj添加的同步字符为Tj。由于本实施方式的装置为10G EPON中FEC码字的 校验信息块的编码装置，信息块为10G EPON中FEC码字的校验信息块，同步 字符为“00”或“11”。因此本装置还包含：第二同步编码模块，用于为每个数 据信息块添加同步头，该同步头中包括一个重要比特，该重要比特用于指示对 应的数据信息块的类型；FEC编码模块，用于对第二同步编码模块输出的预定 数目的数据信息块和该数据信息块的同步头中的重要比特进行FEC编码，得到 M个校验信息块，输出到该第一同步编码模块。
根据上述公式可以推导出：如果M＝4，则满足条件的同步字符序列{Tj}为 {00，11，11，00}或{11，00，00，11}，该同步字符序列导致的FEC码字错误同步的最少 错误同步比特数为6(从表3中可知)，也就是说，一个FEC码字中至少需要有 6个同步比特同时出错，才有可能出现错误同步，从而提高了系统的稳定性。
如果M＝5，则满足条件的同步字符序列{Tj}为以下序列之一：
{00，00，11，00，11}；{00，00，11，11，00}；{00，11，00，00，11}；{00，11，00，11，11}；
{00，11，11，00，00}；{00，11，11，00，11}；{00，11，11，11，00}；{11，00，00，00，11}；
{11，00，00，11，00}；{11，00，00，11，11}；{11，00，11，00，00}；{11，00，11，11，00}；
{11，11，00，00，11}；{11，11，00，11，00}。
从表4中可知，M＝5时导致FEC码字错误同步的最少错误同步比特数也 同样为6。
如果M＝6，则满足条件的同步字符序列{Tj}为以下序列之一：
{00，00，11，11，00，11}；{00，11，00，00，11，11}；{00，11，00，11，11，00}；
{00，11，11，00，11，00}；{11，00，00，11，00，11}；{11，00，11，00，00，11}；
{11，00，11，11，00，00}；{11，11，00，00，11，00}。
从表5中可知，M＝6时导致FEC码字错误同步的最少错误同步比特数为8。
本发明的第六实施方式涉及一种同步检测装置，如图9所示，包括：序列 存贮模块，用于存贮同步字符序列{Tj}，{Tj}满足以下条件： $\underset{i=1}{\overset{M-1}{\Sigma }}\mathrm{Diff}(T_i,T_{i+1})>1,$ 并且， $\underset{i=1}{\overset{M-2}{\Sigma }}\mathrm{Diff}(T_i,T_{i+2})>0,$ 其中，函数1≤j≤M，M为 大于3的整数；抽样模块，用于在输入的连续比特流中，每隔Q个比特获取一 个字符，依次连续获取M个字符构成抽样序列；比较模块，用于比较该抽样模 块得到的抽样序列和该序列存贮模块中的同步字符序列，如果该抽样序列和同 步字符序列相同，则将该抽样序列中M个字符的位置记录为M个信息块的同步 头的位置，输出表示同步成功的信号，如果该抽样序列和同步字符序列不同， 则输出表示同步失败的信号。
本实施方式的装置为10G EPON中的同步检测装置，信息块为10G EPON 中FEC码字的校验信息块，同步字符为“00”或“11”。因此，当M＝4时，满 足条件的同步字符序列{Tj}为{00，11，11，00}或{11，00，00，11}。
当M＝5时，满足条件的同步字符序列{Tj}为以下序列之一：
{00，00，11，00，11}；{00，00，11，11，00}；{00，11，00，00，11}；{00，11，00，11，11}；
{00，11，11，00，00}；{00，11，11，00，11}；{00，11，11，11，00}；{11，00，00，00，11}；
{11，00，00，11，00}；{11，00，00，11，11}；{11，00，11，00，00}；{11，00，11，11，00}；
{11，11，00，00，11}；{11，11，00，11，00}。
当M＝6时，满足条件的同步字符序列{Tj}为以下序列之一：
{00，00，11，11，00，11}；{00，11，00，00，11，11}；{00，11，00，11，11，00}；
{00，11，11，00，11，00}；{11，00，00，11，00，11}；{11，00，11，00，00，11}；
{11，00，11，11，00，00}；{11，11，00，00，11，00}。
不难发现，在M大于或等于4的情况下，一个FEC码字中至少需要有6个 同步比特同时出错时，才有可能出现错误同步，从而提高了系统的稳定性。
综上所述，在本发明的实施方式中，使用满足以下条件的同步字符序列{Tj} 进行同步编码和同步检测：
$\underset{i=1}{\overset{M-1}{\Sigma }}\mathrm{Diff}(T_i,T_{i+1})>1,$ 并且， $\underset{i=1}{\overset{M-2}{\Sigma }}\mathrm{Diff}(T_i,T_{i+2})>0,$
其中，函数1≤j≤M，M为大于3的整数；
只有在连续M个信息块的同步头中同时出现至少4个同步字符的差错时， 才会出现错误同步的问题。
上述同步字符序列应用在10G以太网无源光网络中FEC码字的校验信息块 时，只有在一个FEC码字中有6个或6个以上同步比特同时出错时，才会出现 错误同步的问题。而使用现有技术时，有可能在一个FEC码字中只有4个同步 比特同时出错时就出现错误同步。
M＝4时，将{00，11，11，00}或{11，00，00，11}作为同步字符序列，导致FEC码 字错误同步的最少错误同步比特数为6。
M＝5时，将以下序列之一作为同步字符序列，导致FEC码字错误同步的最 少错误同步比特数为6：
{00，00，11，00，11}；{00，00，11，11，00}；{00，11，00，00，11}；{00，11，00，11，11}；
{00，11，11，00，00}；{00，11，11，00，11}；{00，11，11，11，00}；{11，00，00，00，11}；
{11，00，00，11，00}；{11，00，00，11，11}；{11，00，11，00，00}；{11，00，11，11，00}；
{11，11，00，00，11}；{11，11，00，11，00}。
M＝6时，将以下序列之一作为同步字符序列，导致FEC码字错误同步的最 少错误同步比特数为8：
{00，00，11，11，00，11}；{00，11，00，00，11，11}；{00，11，00，11，11，00}；
{00，11，11，00，11，00}；{11，00，00，11，00，11}；{11，00，11，00，00，11}；
{11，00，11，11，00，00}；{11，11，00，00，11，00}。
对数据信息块及其同步头中的重要比特进行FEC编码得到校验信息块，该 重要比特为用于指示同一线路编码块中信息数据的类型的比特。由于数据信息 块的同步头中仅用于数据信息块同步的部分比特不参与FEC编码，有效减少了 需要通过FEC编码保护的信息量，使得更多的冗余(校验比特)对尽可能少的 有用的信息数据进行保护，从而获得更大的编码增益，增大了EPON系统的功 率预算。而且，由于对用于指示数据类型的比特进行了FEC编码保护，更大的 编码增益可以提高对数据类型判断的正确概率。
需要说明的是，为了较为具体地说明本发明的技术方案，上述各实施方式 都是以10G EPON为背景进行描述的。不过本发明的技术方案并非只能应用在 10G EPON，也可以应用在其它以太网技术，或其它需要同步的技术中。
虽然通过参照本发明的某些优选实施方式，已经对本发明进行了图示和 描述，但本领域的普通技术人员应该明白，可以在形式上和细节上对其作各 种改变，而不偏离本发明的精神和范围。