在进行数字数据的记录/重放的系统中，由于在重放时或记录时 数据中会产生错误，所以必须订正该错误，并且进行判断所进行的错 误订正是否正确的错误检测。
例如，在作为光记录介质的DVD的记录/重放中，错误订正使用 被称为ECC(Error Correcting Code)的方法，错误检测使用被称为 EDC(Error Detecting Code)的方法。
上述ECC以错误订正单位块(以下称为“ECC块”)为单位执行 处理，该ECC块如图11所示那样由16扇区(sector)构成。另外， 上述EDC以上述ECC块中的扇区为单位执行处理，1扇区具有图12 所示那样的结构。
以下，使用图11～图14，举例对记录在作为光记录介质的DVD 中的数据进行错误订正的情况进行说明。
首先，在对记录在DVD中的数据符号进行错误订正的情况下， 对从DVD读出的ECC编码后的数据符号进行解码，对该数据，在图 11所示的C1方向或C2方向上进行错误订正。这时，从ECC解码后 的数据生成位置多项式和数值多项式，求出它们的根，由此计算出错 误数据位置和错误数据数值。
另外，在对1ECC块中的符号序列在上述C1方向或C2方向上 进行了错误订正时，在该数据中存在超过错误订正能力的错误的情况 下，如图13所示，将该超过错误订正能力的数据符号序列作为不能订 正符号序列，而作为消失位置信息存储与该不能订正符号序列有关的 信息。
如上述那样，针对1ECC决中的全部符号序列，在图11所示的 C1方向或C2方向上完成了错误订正后，本次在与上述不同的方向(C2 方向或C1方向)上，使用上述消失位置信息，对上述1ECC块中的 符号序列进行错误订正。
在使用上述消失位置信息进行错误订正的情况下，由于预先知道 错误数据位置，所以在生成上述多项式时，可以只求出数值多项式。 其结果是能够提高错误订正能力。
例如，最初如图13所示，在对1ECC块中的全部符号序列在C1 方向上进行了错误订正时，1ECC块中的第50、90、130、200行成为 不能订正符号序列。然后，如图14所示，在作为与上次不同的方向的 C2方向上进行错误订正，但这时根据表示上述不能订正符号序列的消 失位置信息，将1ECC块中的第50、90、130、200字节指定为消失 位置信息，能够提高上述C2方向的错误订正能力。通过该方法，能 够不损失订正能力地对在传送系统中产生的突发(burst)错误进行错 误订正。
另外，在对数据符号序列进行错误订正和错误检测的情况下，在 现有技术中，在上述ECC处理结束了1ECC块后，以该1ECC块的 扇区为单位进行了EDC计算。
以下，使用图14和图15说明EDC计算的概要。图15是表示 EDC计算电路的结构例子的图，在此，表示4字节输入的EDC计算 电路。
首先，EDC的计算公式如下所示。
(公式1)
$\mathrm{EDC}\left(x\right)=\underset{i=31}{\overset{0}{\Sigma }}{b}_i{x}^i=l\left(x\right)\mathrm{mod}\left\{g\left(x\right)\right\}$
$l\left(x\right)=\underset{i=16511}{\overset{32}{\Sigma }}{b}_i{x}^{i}g\left(x\right)=x^{32}+x^{31}{+x}^4+1$
上述EDC计算公式如图15的EDC计算电路所示，在32比特的 移位寄存器的对第0比特、第4比特、第31比特的输入处配置EXOR 计算电路，通过该EXOR计算电路，分别计算出从4字节的最高位开 始的比特输入和第31比特、第3比特和第31比特、第30比特和第 31比特的EXOR。
如根据以上所示的EDC计算公式或图15的EDC计算电路所能 够理解的那样，EDC计算是沿着数据的记录方向(图11所示的C1 方向)的线性计算。
另外，如果以数据的记录方向，即ID区域、IEC区域、RSV区 域、用户数据区域、EDC区域的顺序，分别每4个字节地，将具有上 述图12所示那样的结构的1个扇区输入到图15所示的EDC计算电 路，则输入了作为最终4字节的EDC区域后的32比特的移位寄存器 值为EDC计算结果。
这样，在现有技术中，一般采用在进行了错误订正(ECC)后进 行错误检测(EDC)的方法，但在该方法中，在从缓存器中读出作为 用于进行错误订正的一个单位的ECC块进行了错误订正后，为了进 行错误检测，必须再次从上述缓存器中读出ECC块，因此产生了消 耗存储缓存器的频带宽度和处理时间增大的问题。
作为解决这样的消耗存储缓存器的频带宽度或处理时间增大的 问题的方法，可以考虑通过从缓存器中只读出一次ECC块，来同时 进行ECC和EDC双方的处理。
但是，如上述那样，由于EDC计算处理是沿着数据的记录方向 (图11的C1方向)的线性计算，所以在错误订正电路中，在如图13 所示那样输入的数据的排列有连续性的C1方向上进行错误订正的情 况下，能够同时处理该C1方向的ECC、上述EDC计算，但在如图 14所示那样输入的数据的排列没有连续性的C2方向上进行错误订正 的情况下，同时处理该C2方向的ECC和上述EDC计算的难度高， 有难以在半导体中实现这样的同时处理的问题。

本发明就是为了解决上述问题而提出的，其目的在于：提供一种 在以没有连续性的排列(图11的C2方向)来输入进行ECC块的错 误检测的对象符号序列时，也能够同时进行错误订正和错误检测的错 误检测装置和错误检测方法。
本发明的错误检测装置具有针对由分别由矩阵状的数据组成的 多个扇区构成的对象符号序列进行综合特征(syndrome)计算的综合 特征计算器，并在对该对象符号序列进行错误订正电路的错误订正处 理的同时，以上述扇区为单位对该对象符号序列进行错误检测，具备： 计算上述对象符号序列的错误检测符号的错误检测符号计算电路；进 行以下的跳过(skip)计算的错误检测符号跳过计算电路，即在以没 有连续性的排列输入了上述对象符号序列时，跳过数据使该符号序列 的排列连续，而修正输入数据间的连续性；控制与上述综合特征计算 同时进行的上述错误检测符号计算电路或错误检测符号跳过计算电路 的第一错误检测符号计算处理的第一错误检测控制电路；在上述错误 订正处理后，根据通过该错误订正处理得到的错误数据位置和错误数 据数值，控制只对该错误数据位置所示的数据进行的第二错误检测符 号计算处理，同时根据该第二错误检测符号计算处理的计算结果，控 制用于更新上述第一错误检测符号计算处理的计算结果的更新处理的 第二错误检测控制电路；保存上述错误检测符号计算电路和上述错误 检测符号跳过计算电路的计算结果的存储器。
由此，在以没有连续性的排列输入进行ECC块的错误检测的对 象符号序列时，也能够同时进行错误订正和错误检测。
进而，在本发明的错误检测装置中，上述错误检测符号跳过计算 电路将到前次为止输入的对象符号序列的错误检测符号作为输入，进 行预先设置在该错误检测符号跳过计算电路中的跳过计算。
由此，能够通过简单的处理进行跳过计算，能够在半导体电路中 实现同时执行错误订正和错误检测。
进而，在本发明的错误检测装置中，上述存储器具备：在以有连 续性的排列输入了上述对象符号序列时，保存上述错误检测符号计算 电路和上述错误检测符号跳过计算电路的扇区单位的计算结果，在以 没有连续性的排列输入了上述对象符号序列时，保存上述错误检测符 号计算电路和上述错误检测符号跳过计算电路的每个扇区的中途计算 结果的第一存储器；对上述每个扇区保存从上述第一存储器发送的计 算结果的第二存储器。
由此，在以没有连续性的排列输入了进行ECC块的错误检测的 对象符号序列时，也能够得到每个扇区的EDC计算结果。
进而，在本发明的错误检测装置中，上述第一存储器包含：保存 在上述错误检测符号计算电路和上述错误检测符号跳过计算电路中执 行的上述第一错误检测符号计算处理的计算结果的存储器；保存基于 上述第二错误检测符号计算处理的用于更新上述第一错误检测符号计 算处理的计算结果的差分计算结果的存储器。
由此，能够以简单的处理得到正确的EDC计算结果，能够在半 导体电路中实现同时执行错误订正和错误检测。
进而，在本发明的错误检测装置中，上述错误检测符号跳过计算 电路在以没有连续性的排列输入了上述对象符号序列时，在该对象符 号序列中的上述扇区的非最终行中，进行使得跳过一定字节数的跳过 计算，在上述对象符号序列中的上述扇区的最终行中，进行使得跳过 与该数据存在的列位置对应的字节数的个别的跳过计算。
由此，在以没有连续性的排列输入了上述对象符号序列时，也能 够进行EDC计算处理，能够在半导体电路中实现同时执行错误订正 和错误检测。
进而，在本发明的错误检测装置中，包含统一除去上述对象符号 序列的该扰频(scramble)成分的扰频除去部件。
由此，能够使处理资源最小化。
进而，在本发明的错误检测装置中，上述扰频除去部件具有：保 存用于除去上述对象符号序列的扰频成分的数据的表。
由此，能够统一地除去上述对象符号序列的扰频成分。
另外，本发明的错误检测方法针对由分别由矩阵状的数据组成的 多个扇区构成的以没有连续性的排列输入的对象符号序列，以错误订 正单位块为单位进行错误订正，同时对该以没有连续性的排列输入的 对象符号序列以上述扇区为单位进行错误检测，包括：针对上述对象 符号序列进行综合特征计算的综合特征计算步骤；与上述综合特征计 算步骤同时进行的、对该以没有连续性的排列输入的对象符号序列进 行错误检测符号计算的第一错误检测符号计算步骤；根据在上述综合 特征计算步骤中得到的综合特征，计算上述对象符号序列的错误数据 位置和错误数据数值而进行错误订正的错误订正步骤；根据在上述错 误订正步骤中得到的上述错误数据位置和错误数据数值，只对上述对 象符号序列中的上述错误数据位置再次进行错误检测符号计算的第二 错误检测符号计算步骤；使用上述第二错误检测符号计算步骤的计算 结果，更新上述第一错误检测符号计算步骤的计算结果的更新步骤， 其中上述第一错误检测符号计算步骤和第二错误检测计算步骤包含： 计算上述对象符号序列的错误检测符号的错误检测符号计算步骤；进 行以下的跳过计算的错误检测符号跳过计算步骤，即跳过数据使上述 以没有连续性的排列输入的对象符号序列的排列连续，而修正数据间 的连续性。
由此，在以没有连续性的排列输入了进行ECC块的错误检测的 对象符号序列时，也能够同时进行错误订正和错误检测。
进而，在本发明的错误检测方法中，上述错误检测符号跳过计算 步骤将到前次为止输入的对象符号序列的错误检测符号作为输入，进 行预先设置的跳过计算。
由此，能够通过简单的处理进行跳过计算，在输入的数据的排列 没有连续性的情况下，也能够容易地实现同时执行错误订正和错误检 测。
进而，在本发明的错误检测方法中，上述错误检测符号跳过计算 步骤在上述对象符号序列中的上述扇区的非最终行中，进行使得跳过 一定字节数的跳过计算，在上述对象符号序列中的上述扇区的最终行 中，进行使得跳过与该数据存在的列位置对应的字节数的个别的跳过 计算。
由此，在以没有连续性的排列输入了上述对象符号序列时，也能 够进行EDC计算处理，能够在半导体电路中实现同时执行错误订正 和错误检测。
进而，在本发明的错误检测方法中，重复多次地利用在上述数据 存在的列位置中的特定列位置处执行的步骤计算的计算结果，来进行 上述个别的跳过计算。
由此，不进行与扇区内的错误检测计算处理单位序列对应的全部 跳过计算处理，就能够多次再利用个别存在的跳过计算，其结果是能 够抑制处理资源的消耗。
进而，在本发明的错误检测方法中，包含：与上述更新步骤同时 进行的除去包含在上述对象符号序列中的扰频成分的扰频除去步骤。
由此，能够从ECC处理和EDC处理后的数据中除去扰频成分。
进而，在本发明的错误检测方法中，上述扰频除去步骤在输入了 1个扇区的全部数据后，一次就除去该扇区的全部数据的扰频成分。
由此，能够削减扰频成分的除去处理所需要的处理资源。
进而，在本发明的错误检测方法中，使用保存用于除去上述对象 符号序列的扰频成分的数据的表，来进行上述扰频除去步骤。
由此，能够从ECC处理和EDC处理后的数据中，一次就除去全 部数据的扰频成分。
附图说明
图1是表示本发明的实施例1的同时执行ECC处理和EDC处理 时的管道(pipeline)处理的图。
图2是表示本发明的实施例1的错误检测电路的结构的图。
图3是表示本发明的实施例1的在C2方向订正时在第0扇区中 将数据输入单位设置为4Byte时的向错误订正电路和错误检测电路的 数据输入顺序的图。
图4是表示在本发明的实施例1的错误检测电路中进行C2方向 订正时的第一EDC计算处理的一连串流程的流程图。
图5是表示本发明的实施例1的错误检测电路的C2方向订正时 的第一EDC计算处理的数据的流程的图。
图6是表示本发明的实施例1的错误检测电路的C2方向订正时 的第二EDC计算处理的数据的流程的图。
图7是表示本发明的实施例1的错误检测电路的在错误检测符号 跳过计算电路中跳过168字节的数据的EDC跳过计算处理的图。
图8是表示本发明的实施例1的错误检测电路的在错误检测符号 跳过计算电路中跳过168字节的数据的EDC跳过计算处理的分割处 理的图。
图9是本发明的实施例1中的在每次输入对象符号序列时除去扰 频成分的情况下的错误检测电路的结构图。
图10是本发明的实施例1中的在每次输入数据符号序列时附加 扰频成分的情况下的错误检测电路的结构图。
图11是将记录在DVD中的数据划分为错误订正单位块(ECC 块)时的1ECC块结构图。
图12是表示ECC块上的扇区的结构的图。
图13是表示ECC块的图11所示的C1方向上的错误订正实施 例的图。
图14是表示ECC块的图11所示的C2方向上的错误订正实施 例的图。
图15是表示4字节输入的EDC计算电路的图。

实施例1
以下，使用图1，说明本实施例1的同时处理错误订正和错误检 测的概要。另外，在本实施例1中，举例对记录在作为光记录介质的 DVD中的数据进行错误订正(ECC)和错误检测(EDC)的情况进行 说明。另外，作为进行错误订正的一个单位的错误订正单位块(以下 称为“ECC”块)如图11所示由16扇区构成，1扇区具有图12所示的 结构。
图1是说明同时执行ECC处理和EDC处理的管道处理的图。
在同时执行ECC处理和EDC处理的情况下，首先在步骤S10 中，如图11所示那样在1ECC块的C1方向或C2方向上输入要进行 错误订正和错误检测的对象数据符号序列，进行ECC处理的综合特 征计算。该综合特征计算结果在其值为“0”时表示不存在错误，在不为 “0”时表示存在错误。
然后，在作为与上述步骤S10一样的管道处理阶段的步骤S20中， 针对以与上述步骤S10一样的顺序输入的数据符号序列，执行第一 EDC计算，对每个扇区单位得到第一错误检测符号计算结果。该第一 错误检测符号计算结果在输入的数据符号序列中不包含错误的情况下 为正常的值，在包含错误的情况下为不正确的值。
然后，在通过上述步骤S10得到的综合特征计算结果是“0”，判 断为输入的数据符号序列中不存在错误的情况下，不进行步骤S30的 错误订正处理，结束一连串的处理。另外，在该情况下，在上述步骤 S20中得到的第一错误检测符号计算结果被作为由该错误检测装置得 到的正确的EDC计算结果而输出。
另一方面，在通过步骤S10得到的综合特征计算结果不为“0”， 判断为输入的数据符号序列中存在错误的情况下，对该数据符号序列 进行错误订正处理，得到错误数据位置和错误数据数值(步骤S30)。
然后，在步骤S40中，根据在上述步骤S30中得到的错误数据位 置和错误数据数值，只对从DVD输入的对象符号序列中的该得到的 错误位置所示的数据，执行第二EDC计算处理，得到第二错误检测 符号计算结果。这时得到的第二错误检测符号计算结果是由该错误检 测装置得到的正确的EDC计算结果与在上述步骤S20中得到的上述 第一错误检测符号计算结果的差分信息。
因此，在步骤S50中，使用在上述步骤S40中得到的第二错误检 测符号计算结果，更新在上述步骤S20中得到的第一错误检测符号计 算结果，将该更新后的错误检测符号计算结果作为由该错误检测电路 得到的正确的EDC计算结果而输出。
进而，在作为与上述步骤S50一样的管道处理阶段的步骤S60中， 使用保存用于除去扰频成分的数据的表，进行统一除去输入的数据符 号序列的扰频成分的处理。
通过进行以上那样的一连串的处理，通过只一次地从缓存器中读 出ECC块，就能够执行ECC处理、EDC处理、输入的数据符号序列 的扰频成分除去处理。
另外，在图1中，说明了在EDC计算处理后统一除去数据符号 序列的扰频成分，但也可以不是在EDC计算处理后统一除去上述扰 频成分，而是在步骤S20的EDC计算处理时，在每次输入了上述数 据符号序列时一边进行除去，一边进行计算处理。
另外，在上述的说明中，举例了对记录在DVD中的数据进行重 放的情况，并设想了在输入数据符号序列中包含扰频成分的情况，但 也有在输入数据符号序列中不包含扰频成分的情况。例如，在向DVD 中记录数据的情况下，在输入数据中不包含扰频成分。因此，在该情 况下，在步骤S10的综合特征计算处理时，每次输入了上述数据符号 序列时都一边附加扰频成分一边进行计算处理。另外，在向数据符号 序列附加扰频成分的情况下，无法统一进行步骤S60所示的扰频除去。
接着，使用图2说明能够同时执行ECC处理和EDC处理的本实 施例1的错误检测电路的结构。另外，在此，说明如使用图1所说明 的那样，在输入的数据符号序列中包含扰频成分而统一除去该扰频成 分的情况下的结构。
图2是表示本实施例1的错误检测电路的结构的图。
本实施例1的错误检测电路10具备：在由具有对上述数据符号 序列进行综合特征计算的综合特征计算器21的错误订正电路20实施 ECC处理的同时，能够实施EDC处理，并如图2所示那样由错误检 测符号计算电路111和错误检测符号跳过计算电路112构成的计算电 路11；由第一错误检测符号计算结果保存部件131和第二错误检测符 号计算结果保存部件132构成的第一存储器13；第二存储器12；由第 一错误检测控制电路141和第二错误检测控制电路142构成的控制电 路14。另外，扰频除去部件15是除去数据符号序列的扰频成分的部 件。
以下，说明各电路，上述控制电路14在对输入到该错误检测电 路10的数据符号序列进行错误检测时，控制该错误检测电路10，上 述第一错误检测控制电路141控制与上述错误订正电路20内的综合特 征计算器21对上述数据符号序列的综合特征计算同时地进行的第一 EDC计算处理(图1的步骤S20)，上述第二错误检测控制电路142 控制上述错误订正电路20的错误订正处理后的第二EDC计算处理、 上述第一EDC计算结果的更新处理(图1的步骤S40、S50)。
另外，上述计算电路11是在上述控制电路14的控制下对输入的 上述数据符号序列进行错误检测计算的部件，上述错误检测符号计算 电路111是在以图11的C1方向，即有连续性的排列输入了上述数据 符号序列时，对任意的每个数据(在此是每4字节)计算该数据符号 序列的错误检测符号的部件，上述错误检测符号跳过计算电路112在 以图11的C2方向，即没有连续性的排列输入了上述数据符号序列的 情况下，跳过数据使得该输入数据具有连续性，而进行修正输入数据 间的连续性的跳过计算。
另外，上述第一存储器13是保存在上述计算电路11中得到的中 途计算结果的部件，上述第一错误检测符号计算结果保存部件131是 保存在上述第一错误检测控制电路141的控制下进行的第一EDC计 算(图1的步骤S20)中得到的计算结果的部件，上述第二错误检测 符号计算结果保存部件132是保存在上述第二错误检测控制电路142 的控制下进行的第二EDC计算(图1的步骤S40)中得到的计算结果， 即用于更新上述第一EDC计算处理的计算结果的差分信息的部件。
另外，上述第二存储器12是对每个扇区保存从上述第一存储器 13输出的计算结果的部件，在上述第二EDC计算处理后，根据上述 第二EDC计算结果更新上述第一EDC计算结果，并将正确的EDC 计算结果保存在该第二存储器12中。
以下，说明同时执行ECC处理和EDC处理的处理动作。
首先，在错误订正电路20中，在图11的C1方向上对对象数据 符号序列进行订正处理的情况下，沿着图11的C1方向以有连续性的 排列，从DVD向错误订正电路20和错误检测电路10输入1ECC块 的要进行错误订正和错误检测的数据符号序列。如果输入了数据符号 序列，则在错误订正电路20中，在综合特征计算器21中进行ECC 处理的综合特征计算(图1的步骤S10)的同时，在错误检测电路10 中，在第一错误检测控制电路141的控制下，由计算电路11的错误检 测符号计算电路111进行第一EDC计算(图1的步骤S20)，对每个 扇区单位得到第一错误检测符号计算结果。该第一错误检测符号计算 结果被保存在第一存储器13的第一错误检测符号计算结果保存部件 131中。
另一方面，在由错误订正电路20在图11的C2方向上对对象数 据符号序列进行订正处理的情况下，沿着图11的C2方向以没有连续 性的排列，从DVD向错误订正电路20和错误检测电路10输入1ECC 块的要进行错误订正和错误检测的数据符号序列。
具体地说，被输入到错误订正电路20和错误检测电路10的数据 符号序列如图3所示。图3是表示本实施例1的在C2方向上对1ECC 块的第0扇区的数据符号序列进行错误订正处理时的、向错误订正电 路和错误检测电路的数据符号序列的数据输入顺序和EDC计算顺序 的图。
如果以这样的没有连续性的排列输入数据符号序列，则在错误订 正电路20内的综合特征计算器21中执行综合特征计算的同时(图1 的步骤S10)，在错误检测电路10内的计算电路11的错误检测符号 跳过计算电路112中，在第一错误检测控制电路141的控制下，进行 第一EDC计算处理。
以下，参照图4和图5，说明在错误订正电路中在进行C2方向 订正的同时进行EDC计算处理的情况。
图4是表示本实施例1的以没有连续性的排列向错误检测电路输 入数据符号序列时的第一EDC计算处理的流程图，图5是表示第一 EDC计算处理时的数据的流程的图。
如图4所示，如果第一EDC计算处理开始，则首先对保存在第 一错误检测控制电路141内的扇区内行数计数器“ROW”、扇区内列数 计数器“COL”进行初始化(步骤S201、S202)。然后，对第一存储器 13内的第一错误检测符号计算结果保存部件131的值(以下称为 “TMP_EDC_VAL_1”)、第二存储器12的值(以下称为“EDC_VAL”) 进行初始化(步骤S203、S204)。
然后，在错误检测电路10和错误订正电路20中，接收4字节的 上述数据符号序列。该接收到的数据是图3所示的第“0”个数据(步骤 S205)。
然后，针对接收的数据，在错误检测符号计算电路111中，进行 后述的4字节输入的EDC计算处理(步骤S206)，将取得该计算结 果和“TMP_EDC_VAL_1”的EXOR  的值再次保存为 “TMP_EDC_VAL_1”(步骤S207)。
如上所示，在第“0”个数据的EDC计算结束后，下一个输入的数 据符号序列是图3所示的第“1”个数据。该下一个输入的第“1”个数据 如图3所示那样，在数据的排列上与先输入了的第“0”个数据没有连续 性。
对于在数据的排列上是否有连续性，在上述第一错误检测控制电 路141中，判断现在正在处理的扇区内行数计数器“ROW”，如果该扇 区内行数计数器“ROW”不是扇区内最终行的“11”，则判断为数据没有 连续性(步骤S208)。
另外，如果在上述第一错误检测控制电路141中判断为数据没有 连续性，则为了修正第“0”个数据和第“1”个数据之间的连续性，而在 上述第一错误检测控制电路141的控制下，由上述计算电路11内的错 误检测符号跳过计算电路112，进行跳过168字节的EDC跳过计算处 理(步骤S209)。将在后面详细说明该处理。
然后，将对由该错误检测符号跳过计算电路112得到的跳过计算 结果和上述“TMP_EDC_VAL_1”取得EXOR的值再次保存为 “TMP_EDC_VAL_1”(步骤S210)。
然后，上述第一错误订正检测控制电路141将扇区内行数计数器 “ROW”加1(步骤S211)，并转移到下一行的EDC计算处理。
直到上述扇区内行数计数器“ROW”成为作为扇区内最终行的 “11”为止，循环进行以上处理。
在步骤S208中，上述扇区内行数计数器“ROW”为“11”的情况下， 成为与图3所示的第“11”个、或第“219”个……、第“8539”个的数据输 入对应的4字节输入的EDC计算处理结束了的状态。
另外，由于直到上述扇区内列数计数器“COL”成为“42”为止，对 每个“COL”的值在上述错误检测符号跳过计算电路112中进行的 EDC跳过计算处理都不同，所以在每次上述扇区内行数计数器 “ROW”成为“11”时，由上述第一错误检测控制电路141进行控制使得 成为与现在的扇区内列数计数器“COL”的值对应的个别处理(参照图 4的步骤S213)。
例如，如果在步骤S213的时刻，现在的上述扇区内列数计数器 “COL”为“1”，即是到图3所示的第“219”个的数据为止的EDC计算 处理结束了的状态，则由于该第“219”个数据和作为图3所示的扇区的 最终数据，即EDC区域的第“8747”个数据为止的差分是164字节， 所以上述第一错误检测控制电路141进行控制使得在上述错误检测符 号跳过计算电路112中，进行跳过164字节的EDC跳过计算处理。 另外，如果在上述步骤S213的时刻，上述扇区内列数计数器“COL” 为“41”，即是到图3所示的第“8539”个数据为止的EDC计算处理结 束了的状态，则由于该第“8539”个数据和作为图3所示的最终数据， 即EDC区域的第“8747”个数据为止的差分是4字节，所以上述第一 错误检测控制电路141进行控制使得在上述错误检测符号跳过计算电 路112中，进行跳过4字节的EDC跳过计算处理。
另外，将对每个上述扇区内列数计数器“COL”值都不同的、对上 述错误检测符号跳过计算电路112的跳过计算结果和 “TMP_EDC_VAL_1”取得EXOR的值，再次保存为 “TMP_EDC_VAL_1”(步骤S214)。
在该时刻，由于在第1存储器13内的第一错误检测符号计算结 果保存部件131(“TMP_EDC_VAL_1”)中保存了扇区内的1列的计 算结果，所以如图5所示，由第一错误控制电路141将该保存的计算 值输出到第二存储器12(“EDC_VAL”)，而输出并保存到该第二存 储器12内的对应的扇区寄存器中。即，将对“EDC_VAL”和 “TMP_EDC_VAL_1”取得EXOR的值，再次保存为“EDC_VAL”(步 骤S215)。例如，在现在的第0扇区内的“COL”为“1”，即直到图3 所示的第“219”个数据为止的EDC计算结束，在“TMP_EDC_VAL_1” 中保存了到图3的第“208”个～第“219”个数据为止的EXOR的值的情 况下，如图5所示那样，将该值输出到“EDC_VAL”内的第0扇区寄 存器。
然后，对“ROW”进行初始化(步骤S216)，将“COL”加1(步 骤S217)。
另一方面，在上述步骤S208中“ROW”为“1”，在上述步骤S212 中“COL”为“42”的情况下，由于是与图3所示的第“8747”个数据输入 对应的4字节输入EDC计算处理结束了的状态，所以再次将对 “EDC_VAL”和“TMP_EDC_VAL_1”取得EXOR的值保存为 “EDC_VAL”(步骤S218)，对“ROW”和“COL”进行初始化(步骤 S219、S220)，结束处理。
通过以上的步骤，全部求出图3所示的ECC块内的第0扇区的 第一EDC计算结果，结束处理。
这样，在上述步骤S20中，在对1ECC块内的全部16扇区的第 一EDC计算处理结束后，在上述步骤S10中，上述错误订正电路20 的综合特征计算值不是“0”，而被判断为包含有错误的情况下，实施错 误订正处理(图1的步骤S30)。另外，在上述综合特征计算值为“0” 的情况下，在此一连串的处理结束，上述第一EDC计算结果被作为 由错误检测电路10得到的正确的EDC计算结果而输出。
另外，在上述错误订正电路20的综合特征计算值不是“0”的情况 下，使用在上述步骤S30的错误订正处理中得到的错误数据位置和错 误数据数值，只对该错误数据位置所示的位置进行第二EDC计算处 理。
对于该第二EDC计算处理，在第二错误检测控制电路142的控 制下，与上述第一EDC计算处理一样地，由计算电路11内的错误检 测符号计算电路111和错误检测符号跳过计算电路112，进行第二 EDC计算处理。其中，只对输入的上述数据符号序列中的在上述步骤 S30的错误订正电路20的错误订正处理中得到的错误数据位置所示的 数据进行处理。该第二EDC计算结果如图6的第二EDC计算处理时 的数据流程所示那样，被保存在第一存储器13内的第二错误检测符号 计算结果保存部件132(以下称为“TMP_EDC_VAL_2”)中。保存在 该“TMP_EDC_VAL_2”中的值如上述那样，是通过该错误检测电路 10应该能够得到的正确的EDC计算结果、与实际通过上述步骤S20 的第一EDC计算处理所得到的现在保存在“EDC_VAL”(第二存储器 12)中的第一错误检测符号计算结果之间的差分信息。
因此，针对上述步骤S30的在错误订正电路20的错误订正处理 中得到的上述错误数据位置，在第二EDC处理结束后(图1的步骤 S40)，上述第二错误检测控制电路142如图6所示那样，通过取得上 述“TMP_EDC_VAL_2”和上述“EDC_VAL”的EXOR，而更新上述 “EDC_VAL”的值，得到正确的错误检测符号计算结果(图1的步骤 S50)。
另外，与得到保存在第二存储器12中的正确的错误检测符号计 算结果同时地，在上述扰频除去部件15中，进行扰频成分的统一除去 处理(图1的步骤S60)。对于该处理，在上述扰频除去部件15内， 设置保存用于除去扰频成分的数据的表，使用该表统一除去EDC计 算处理的数据符号序列的扰频成分。
其中，如上述所示，该扰频成分的除去处理也可以在图1的步骤 20的EDC计算处理时，在每次输入上述数据符号序列时一边除去扰 频成分，一边进行计算处理。该情况下的结构也可以如图9所示，在 错误检测电路10的前级设置扰频除去部件15。另外，在输入数据符 号序列中不包含扰频成分的情况下，由于为了进行ECC处理而需要 向该数据符号序列附加扰频成分，所以也可以如图10所示，在错误订 正电路20的前级设置用于附加扰频成分的扰频附加部件，在图1的步 骤S10的错误订正电路的综合特征计算处理时，在每次输入上述数据 符号序列时一边附加扰频成分一边进行计算处理。
以下表示在错误检测电路10中进行错误检测符号计算处理时， 使用2个存储器，即“TMP_EDC_VAL”(第一存储器13)和 “EDC_VAL”(第二存储器12)的理由。
如图3所示，在以没有连续性的排列(图11的C2方向)向错误 检测电路10输入成为对象的数据符号序列时，1ECC块的第0扇区的 “COL”为1的列中的向上述错误检测电路10的数据输入顺序是：在 输入了第“0”个、第“1”个、第“2”个……、第“11”个数据后，不是第0 扇区的第“208”个数据，而是如第1扇区的数据的第“12”个、第“13” 个那样地接着进行输入。即，在输入了作为图11所示的1ECC块的 最终扇区的第15扇区最终行的第“191”个数据为止，并输入了作为C2 校验数据的最终行的第“207”个数据后，才输入图3所示的第0扇区的 第“208”个数据。
因此，在上述错误检测电路10中以图11的C2方向输入数据的 情况下，由于只能够得到各扇区的每列的EDC计算结果，所以在从 第0扇区到第15扇区的全部列位置(“COL”为1到42)都需要用于 保存根据前次输入的数据进行每个扇区的1列的EDC跳过计算的结 果的存储器，进而，对于从第0扇区到第15扇区的每个扇区，都需要 用于一边将该每个扇区的各列的EDC计算结果与前次得到的计算结 果相加一边进行保存的存储器，使得能够分别使用。
因此，在本实施例1中，为了通过一边保存在第一存储器中一边 进行EXOR来得到各扇区的1列的EDC计算结果，在每次得到1列 的EDC计算结果时，在将上述第一存储器13的值保存在设置于第二 存储器12内的对应的每个扇区的寄存器中后，对上述第一存储器13 内的值进行置0(reset)，而得到下一个扇区的1列的EDC计算结果， 可以使用上述第一存储器。
接着，参照图15，说明上述错误检测符号计算电路111的EDC 计算处理、错误检测符号跳过计算电路112的EDC跳过计算处理的 详细。
如图15所示，EDC计算电路由于由32比特的移位寄存器构成， 所以针对在全部32比特中存在0的EDC计算电路，对于将任意的比 特值输入到EDC计算电路中后的作为EDC计算结果的32比特的移 位寄存器值，可以用输入任意的比特值之前的各比特间的关系式，来 表示32比特中的各比特。
例如，在将为0值的1比特输入到图15的EDC计算电路的情况 下，对于32比特中的各比特值，可以如下所示那样，作为Bit’表示在 输入为0值的1比特之前的32比特各自的状态。
Bit[0]＝Bit’[31]
Bit[1]＝Bit’[0]
Bit[2]＝Bit’[1]
Bit[3]＝Bit’[2]
Bit[4]＝Bit’[3]^Bit’[31]
Bit[5]＝Bit’[4]
……
Bit[30]＝Bit’[29]
Bit[31]＝Bit’[30]^Bit’[31]
上述1比特跳过计算处理公式就是前次输入到EDC计算电路的 数据、新输入到EDC计算电路的数据间的差分是1比特时使用的、 计算电路11内的错误检测符号计算电路111的计算处理公式。
进而，在图4所示的步骤S209以外，在为了使数据具有连续性 而考虑使得跳过168字节数据的EDC跳过计算处理时，针对在全部 32比特中存在0的图15所示的EDC计算电路，对于输入了全部为0 值的1344比特(168字节)后的作为EDC计算结果的32比特的移位 寄存器值，可以如下那样作为Bit’表示输入为0值的1比特之前的32 比特各自的状态。
 Bit[0]＝Bit’[0]^Bit’[1]^Bit’[2]^Bit’[3]^Bit’[5]^Bit’[6]^Bit’[7]^Bit’[9]^Bit’[10] ^Bit’[11]^Bit’[13]^Bit’[14]^Bit’[15]^Bit’[17]^Bit’[18]^Bit’[19]^Bit’[21]^Bit’[22]^Bit’[23] ^Bit’[24]^Bit’[25]^Bit’[26]^Bit’[27]^Bit’[28]^Bit’[29]^Bit’[30]^Bit’[31]
Bit[1]＝Bit’[0]^Bit’[1]^Bit’[2]^Bit’[3]^Bit’[4]^Bit’[6]^Bit’[7]^Bit’[8]^Bit’[10]^ Bit’[11]^Bit’[12]^Bit’[14]^Bit’[15]^Bit’[16]^Bit’[18]^Bit’[19]^Bit’[20]^Bit’[22]^Bit’[23]^ Bit’[24]^Bit’[25]^Bit’[26]^Bit’[27]^Bit’[28]^Bit’[29]^Bit’[30]^Bit’[31]
Bit[2]＝Bit’[0]^Bit’[1]^Bit’[2]^Bit’[3]^Bit’[4]^Bit’[5]^Bit’[7]^Bit’[8]^Bit’[9]^Bit’[11] ^Bit’[12]^Bit’[13]^Bit’[15]^Bit’[16]^Bit’[17]^Bit’[19]^Bit’[20]^Bit’[21]^Bit’[23]^Bit’[24] ^Bit’[25]^Bit’[26]^Bit’[27]^Bit’[28]^Bit’[29]^Bit’[30]^Bit’[31]
Bit[3]＝Bit’[0]^Bit’[1]^Bit’[2]^Bit’[3]^Bit’[4]^Bit’[5]^Bit’[6]^Bit’[8]^Bit’[9] ^Bit’[10]^Bit’[12]^Bit’[13]^Bit’[14]^Bit’[16]^Bit’[17]^Bit’[18]^Bit’[20]^Bit’[21]^Bit’[22] ^Bit’[24]^Bit’[25]^Bit’[26]^Bit’[27]^Bit’[28]^Bit’[29]^Bit’[30]^Bit’[31]
Bit[4]＝Bit’[4]^Bit’[24]
Bit[5]＝Bit’[5]^Bit’[25]
……
Bit[30]＝Bit’[2]^Bit’[3]^Bit’[6]^Bit’[7]^Bit’[10]^Bit’[11]^Bit’[14]^Bit’[15]^Bit’[18] ^Bit’[19]^Bit’[30]
Bit[31]＝Bit’[0]^Bit’[1]^Bit’[2]^Bit’[4]^Bit’[5]^Bit’[6]^Bit’[8]^Bit’[9]^Bit’[10] ^Bit’[12]^Bit’[13]^Bit’[14]^Bit’[16]^Bit’[17]^Bit’[18]^Bit’[20]^Bit’[21]^Bit’[22]^Bit’[23]^ Bit’[24]^Bit’[25]^Bit’[26]^Bit’[27]^Bit’[28]^Bit’[29]^Bit’[30]
上述168字节跳过计算处理公式就是前次输入到EDC计算电路 的数据、新输入到EDC计算电路的数据之间的差分是168字节时使 用的、计算电路11内的错误检测符号跳过计算电路112的一个计算处 理公式。另外，在图4的步骤S213中，需要进行与各“COL”值对应 的跳过计算处理，对于该与各“COL”值对应的跳过计算处理公式，也 可以与上述168字节跳过计算处理公式一样地得到，在图4的步骤 S213中，可以有42种与各“COL”值对应的跳过计算处理公式。
另外，如果为了如上述那样进行图4的步骤S213的处理，不准 备全部42种与“COL”值对应的跳过计算处理公式，而分割上述跳过 计算进行处理，则能够削减上述步骤S213的步骤数。
以下，使用图7的跳过168字节的EDC跳过计算处理的说明图、 图8的分割进行跳过168字节的EDC跳过计算处理的情况下的说明 图，说明通过分割处理而进行跳过计算处理的情况。
如图7所示，在图3所示的“COL”为0的情况下，必须在“ROW” 为“11”的时刻进行跳过168字节的EDC跳过计算。这样，为了进行 扇区中的全部的EDC计算，就必须准备“COL”为从“0”到“41”的42 种EDC跳过计算处理，要消耗很大的处理资源。
在此，例如进行跳过168字节的数据的EDC跳过计算处理、和 进行6次跳过28字节的EDC跳过计算处理是等价的。利用该情况， 在步骤S213中，不分别地准备42种跳过计算处理公式，而如图8所 示，例如将跳过168字节的数据的EDC跳过计算处理，变更为6次 重复利用分别存在的跳过28字节的数据的EDC跳过计算处理的方 法。另外，在跳过168字节的数据的情况下，例如也可以考虑42次重 复利用跳过4字节的EDC跳过计算处理，但由于这样会产生本次的 处理时间大幅增加的问题，所以在重复利用其他计算处理结果的情况 下，也可以同时考虑该步骤计算的处理时间、所准备的计算处理所需 要的处理资源地进行决定。
如上所述，根据本实施例1，对输入的数据符号序列进行与输入 数据单位字节对应的第一EDC计算处理，在将该计算结果保存在第 一存储器13内的第一错误检测符号计算结果保存部件131中后，循环 取得该第一错误检测符号计算结果保存部件131的值、到下一个输入 的数据为止的差分字节数的EDC跳过计算处理的计算结果的EXOR， 因此在进行EDC计算处理时，即使输入的数据是没有逻辑连续性的 方向(图11的C2方向)，也能够执行EDC计算处理，能够实现执 行上述ECC和EDC两个处理的半导体集成电路。另外，由此，由于 能够同时实施ECC处理和EDC处理，所以只一次地从缓存器读出 ECC块，就能够进行两个处理，不需要在ECC处理后再次读出为了 ECC处理而从缓存器读出的1ECC块并进行EDC计算处理，能够降 低存储缓存器的频带宽度的消耗和处理时间的增加。
另外，如果使用分割处理方法进行上述计算电路11内的错误检 测符号跳过计算电路112的EDC跳过计算处理，则不准备与扇区内 的EDC处理单位序列对应的全部的EDC跳过计算处理，能够多次重 复利用分别存在的EDC跳过计算处理，结果是能够抑制处理资源的 消耗。
另外，在上述说明中，详细说明了同时对数据执行没有逻辑连续 性的C2方向的ECC处理和EDC计算处理的情况下的EDC计算处理， 但在本实施例1的错误检测电路10中，也可以同时对数据执行有逻辑 连续性的C1方向的ECC处理和EDC计算处理。在该情况下，第一 EDC计算处理与上述C2方向的处理不同，不需要进行跳过计算，因 此只使用计算电路11内的错误检测符号计算电路111，循环进行以下 的处理：在将对每个计算处理单位(在此为4字节)得到的计算结果 保存在第一存储器13内的第一错误检测符号计算结果保存部件131 中时，在1扇区的EDC计算处理结束后，将保存在上述第一错误检 测符号计算结果保存部件131中的计算结果保存到第二存储器12内的 对应的扇区寄存器中，并转移到下一个扇区的EDC计算处理。另外， 第二EDC计算处理与上述C2方向的处理一样，根据由上述错误检测 电路20得到的错误数据位置和数据数值，只对输入的数据符号序列中 的上述错误数据位置的数据再次进行EDC计算处理，将所得到的计 算结果保存在第一存储器13内的第二错误检测符号计算结果保存部 件132中，在该第二EDC处理结束后，使用保存在上述第二错误检 测符号计算结果保存部件132中的计算结果，更新在该时刻保存在第 二存储器12中的第一EDC计算结果，得到正确的EDC计算结果。
在高倍速地记录或重放进行了ECC解码后的数字数据的光盘记 录重放装置中，在记录重放数据时，要同时处理错误订正和错误检测 时，本发明的错误检测装置和错误检测方法是有用的。