纠错编码装置和方法、及纠错解码装置和方法 |
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| 申请号 | CN201110005884.6 | 申请日 | 2011-01-13 | 公开(公告)号 | CN102130742A | 公开(公告)日 | 2011-07-20 |
| 申请人 | 三菱电机株式会社; | 发明人 | 宫田好邦; 吉田英夫; 久保和夫; 水落隆司; | ||||
| 摘要 | 提供一种纠错编码装置和方法、及纠错解码装置和方法，提高处理吞吐量，并且提高纠错能 力 。具备：进行外码的编码处理的外编码 电路 (33)和进行内码的编码处理的内编码电路(34)，而且具备进行将并行输入序列分类为特定的通道并针对每个内部 帧 进行特定的桶形移位的交织处理的内编码输入电路(54)，通过实施将并行输入序列分类为特定的通道并针对每个内部帧进行特定的桶形移位的交织，使信息序列区域和奇偶序列区域的分配变得均匀，提高处理吞吐量并且提高纠错能力。 | ||||||
| 权利要求 | 1.一种纠错编码方法，其特征在于，具备： |
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| 说明书全文 | 纠错编码装置和方法、及纠错解码装置和方法技术领域[0001] 本发明涉及例如数字传送系统等中的纠错编码方法、纠错解码方法及其装置。 背景技术[0002] 在以往的例如光通信用的纠错编码方法(参照专利文献1)中，如该文献中的图2、5、6、7所示，通过针对每个列进行位移(bit shift)的操作，来执行在外码与内码之间进行交织(interleaving)的功能。在该情况下，对于依照ITU-T推荐G.709(参照非专利文献 1)的OTUk(Optical channel Transport Unit-k：光通道传送单元-k(k根据传送速度而被分类为1、2、3、4))帧，能够以每一列128行的并行处理，进行该交织操作。此时，当观察针对4个内部帧(此处称为FEC(Forward Error Correction：前向纠错)帧)的每一个进行了分割的信息序列区域和奇偶序列区域的分配时，在所有的128行中均匀地被分布。 [0003] 【专利文献1】专利第4382124号公报 [0004] 【非专利文献1】ITU-T推荐G.709 发明内容[0005] 以往的纠错编码方法及其装置构成为如上所述，所以在例如针对每一列进行512行的并行处理、并且导入ITU-T推荐G.709的Appendix记载的OTUkV帧(使奇偶序列长度比OTUk帧长)的情况下，各内部帧的奇偶序列长度需要被512除尽。在不满足该条件的情况下，信息序列区域和奇偶序列区域的分配针对每行变得不均匀，因此，横向排列的代码字序列的分布变得不均匀。 [0006] 如上所述，在以往的纠错编码方法及其装置中，存在导致产生针对奇偶序列长度的限制这样的问题。即，存在如下问题点：在用于增加处理并行数而提高处理吞吐量、并且提高纠错能力的帧结构中，产生限制。 [0007] 本发明是为了解决所述问题点而完成的，目的在于提供一种纠错编码方法、纠错解码方法、纠错编码装置及纠错解码装置，通过实施将并行输入序列分类为特定的通道(lane)、并针对每个内部帧进行特定的桶形移位(barrel shift)的交织，从而可以使信息序列区域和奇偶序列区域的分配变得均匀，可以提高处理吞吐量，并且提高纠错能力。 [0008] 本发明的纠错编码方法具备：外编码步骤，进行外码的编码处理；内编码步骤，进行内码的编码处理；以及交织处理步骤，将并行输入序列分类为特定的通道，针对每个内部帧进行特定的桶形移位。 [0009] 本发明的纠错编码方法具备：外编码步骤，进行外码的编码处理；内编码步骤，进行内码的编码处理；以及交织处理步骤，将并行输入序列分类为特定的通道，针对每个内部帧进行特定的桶形移位，因此，由于实施将并行输入序列分类为特定的通道并针对每个内部帧进行特定的桶形移位的交织，所以可以使信息序列区域和奇偶序列区域的分配变得均匀，可以避免帧结构的限制，实现提高处理吞吐量并且提高纠错能力的纠错编码方法。附图说明 [0010] 图1是示出本发明的实施方式1的纠错编码方法及其装置的电路结构的说明图。 [0011] 图2是示出本发明的实施方式1的纠错解码方法及其装置的电路结构的说明图。 [0012] 图3是示出本发明的实施方式1的纠错编码方法及其装置的电路结构的说明图。 [0013] 图4是示出本发明的实施方式1的纠错解码方法及其装置的电路结构的说明图。 [0014] 图5是示出本发明的实施方式1的数字传送系统的结构的框图。 [0015] 图6是示出纠错编码方法中的标准的帧格式的说明图。 [0016] 图7是示出本发明的实施方式1的纠错编码方法的帧格式的说明图。 [0017] 图8是示出本发明的实施方式1的纠错编码方法的帧格式的说明图。 [0018] 图9是示出本发明的实施方式1的纠错编码方法的帧格式的说明图。 [0019] 图10是示出本发明的实施方式1的纠错编码方法的帧格式的说明图。 [0020] 图11是示出本发明的实施方式1的纠错编码方法的帧格式的说明图。 [0021] 图12是示出本发明的实施方式1的纠错编码方法的帧格式的说明图。 [0022] 图13是示出本发明的实施方式1的纠错编码方法的帧格式的说明图。 [0023] 图14是示出本发明的实施方式1的纠错编码方法的帧格式的说明图。 [0024] (附图标记说明) [0025] 11：纠错编码器；12：D/A变换器；13：调制器；14：通信路径；21：解调器；22：A/D变换器；23：纠错解码器；31：发送侧复用分离电路；32：帧生成电路；33：外编码电路；34：内编码电路；35：发送侧复用电路；41：帧同步电路；42：接收侧复用分离电路；43：内解码电路；44：外解码电路；45：帧分离电路；46：接收侧复用电路；51：外编码输入电路；52：外编码运算电路；53：外编码输出电路；54：内编码输入电路；55：内编码运算电路；56：内编码输出电路；61：内解码输入电路；62：内解码运算电路；63：内解码输出电路；64：外解码输入电路；65：外解码运算电路；66：外解码输出电路；71：内编码输入I/F(接口)电路； 72：第1-1交织电路；73：第1-2交织电路；74：第1-2解交织电路；75：第1-1解交织电路； 76：内编码输出I/F电路；81：内解码输入I/F电路；82：软输入值(soft input value)运算电路；83：第2-1交织电路；84：第2-2交织电路；85：第2-2解交织电路；86：第2-1解交织电路；87：内解码输出I/F电路。 具体实施方式[0026] 实施方式1. [0027] 图5是示出本发明的一个实施方式的具备纠错编码装置以及纠错解码装置的数字传送系统(以下，简称为“传送系统”)的结构的框图。在图5中，传送系统包括：与信息源连接的纠错编码器11(纠错编码装置)；与纠错编码器11连接的D/A(数字/模拟)变换器12；与D/A变换器12连接的调制器13；与调制器13连接的通信路径14；经由通信路径14而与调制器13连接的解调器21；与解调器21连接的A/D(模拟/数字)变换器22；以及与A/D变换器22连接的纠错解码器23(纠错解码装置)，其中，纠错解码器23与接收者侧连接。此处，D/A变换器12、调制器13、通信路径14、解调器21以及A/D变换器22分别由在数字传送系统中通常利用的装置机构来构成。另外，D/A变换器12在2值以上的多值调制的情况下是必要的，但在2值调制的情况下未必是必要的。 [0028] 图1是示出图5的纠错编码器11的具体的结构例的框图。在图1中，纠错编码器11具备发送侧复用分离电路31、帧生成电路32、外编码输入电路51、外编码运算电路52、外编码输出电路53、内编码输入电路54、内编码运算电路55、内编码输出电路56、以及发送侧复用电路35。另外，包括外编码输入电路51、外编码运算电路52以及外编码输出电路53的部分是外编码电路33(外码的编码单元)，另外，包括内编码输入电路54、内编码运算电路55以及内编码输出电路56的部分是内编码电路34(内码的编码单元)。 [0029] 图3是示出图1的内编码电路34的具体的结构例的框图。在图3中，内编码电路34具备内编码输入I/F(接口)电路71、第1-1交织电路72、第1-2交织电路73、内编码运算电路55、第1-2解交织电路74、第1-1解交织电路75、以及内编码输出I/F电路76。另外，包括内编码输入I/F电路71、第1-1交织电路72以及第1-2交织电路73的部分是内编码输入电路54，另外，包括第1-2解交织电路74、第1-1解交织电路75以及内编码输出I/F电路76的部分是内编码输出电路56。 [0030] 图2是示出图5的纠错解码器23的具体的结构例的框图。在图2中，纠错解码器23具备帧同步电路41、接收侧复用分离电路42、内解码输入电路61、内解码运算电路62、内解码输出电路63、外解码输入电路64、外解码运算电路65、外解码输出电路66、帧分离电路 45、以及接收侧复用电路46。另外，包括内解码输入电路61、内解码运算电路62以及内解码输出电路63的部分是内解码电路43(内码的解码单元)，另外，包括外解码输入电路64、外解码运算电路65以及外解码输出电路66的部分是外解码电路44(外码的解码单元)。 [0031] 图4是示出图2的内解码电路43的具体的结构例的框图。在图4中，内解码电路43具备内解码输入I/F电路81、软输入值运算电路82、第2-1交织电路83、第2-2交织电路84、内解码运算电路62、第2-2解交织电路85、第2-1解交织电路86、以及内解码输出I/F电路87。另外，包括内解码输入I/F电路81、软输入值运算电路82、第2-1交织电路83以及第2-2交织电路84的部分是内解码输入电路61，另外，包括第2-2解交织电路85、第 2-1解交织电路86以及内解码输出I/F电路87的部分是内解码输出电路63。 [0032] 另外，此处省略了图1以及图2所示的外编码电路33以及外解码电路44的详细图，但在说明实施本发明的实施方式1的特征、即实施将并行输入序列分类为特定的通道并针对每个内部帧进行特定的桶形移位的交织的功能时，优选使用在内编码电路34以及内解码电路43侧搭载该功能的事例，所以省略了外编码电路33以及外解码电路44的详细说明。另外，在本发明的实施方式1中，如果使帧格式的条件一致，则当然也可以在外编码电路33以及外解码电路44侧搭载该功能。 [0033] 接下来，对纠错编码器11的动作进行说明。在图1中，首先，对于纠错编码器11以串行的顺序或者SFI(Serdes Framer Interface：Serdes成帧器接口)等规定的接口规格输入的信息序列，通过发送侧复用分离电路31变换为并行的顺序。将此时的并行数定义为“n”。该并行数n可以根据规定的帧格式而用任意的整数来定义，但在本实施方式1中，设想考虑了依照OTUkV帧的帧的情况，视为n＝512而进行说明。通过发送侧复用分离电路31变换为并行的顺序的信息序列，通过帧生成电路32而变换为规定的帧的顺序。 [0034] 当考虑了例如在光通信中标准地利用的依照ITU-T推荐G.709(参照非专利文献1)的OTUk帧的情况下，成为图6所示的帧格式。图6示出了ITU帧图像，在该例子中，从OTU排(Row)1排列至排4，对各排分配控制用的开销(OH)信号(每个排的长度1×16字节)、相当于信息序列的有效载荷(每个排的长度238×16字节)、码奇偶序列(每个排的长度 16×16字节)这样的区域。另外，在考虑了ITU-T推荐G.709的Appendix中记载的OTUkV帧的情况下，成为图7所示的帧格式。在图7中，OH和有效载荷是与OTUk帧相同的长度，使奇偶序列长度任意地长于OTUk帧，并将其分配给内码的奇偶序列。而且，在作为外码而使用ITU-T推荐G.975.1的Appendix中记载那样的依照OTUk帧的链接码(concatenated code)、乘积码(product code)等并进一步连接内码的情况下，成为图8所示的帧格式。 [0035] 另外，帧生成电路32在考虑所述OTUkV帧等帧格式的情况下成为必要的电路，但在无需识别帧格式的可以连续地编码的数字传送系统中未必是必要的。 [0036] 回到图1，接下来，外编码电路33进行外编码处理(外码的编码处理)。对从帧生成电路32输入的帧序列，由外编码输入电路51进行输入定时调整、输入序列顺序调整(包括交织处理)等，由外编码运算电路52进行外编码运算，由外编码输出电路53进行输出定时调整、输出序列顺序调整(包括交织处理)、扰频(scrambling)处理等，并将其结果作为外编码输出序列(并行)而输出。 [0037] 另外，作为由外编码运算电路52进行的外编码运算的方法，适用硬判定解码，并适用可以相对减小电路规模的块码(block code)、特别是 BCH(Bose-Chaudhuri-Hocquenghem)码、RS(Reed-Solomon)码等。另外，还可以使用纠错能力比块码单体高的链接码、乘积码等。特别是如图8中所说明那样，优选为使用ITU-T推荐G.975.1的Appendix中记载那样的依照OTUk帧的链接码、乘积码等(块码的BCH码、RS码等多种组合)那样的结构例。另外，还可以使用块码和卷积码的组合来构成。 [0038] 另外，外编码输入电路51以及外编码输出电路53中的定时调整、序列顺序调整等根据所采用的外码的形式、交织的有无及其结构、扰频的有无及其形式等而不同，但不论是什么样的结构，都可以构成本发明的实施方式1。另外，外编码输出电路53的输出以n并行的通常的总线信号的形式构成，但也可以变换为例如SFI等规定的接口规格后输出。在该情况下，可以将外编码电路33和内编码电路34安装到不同的设备中。 [0039] 返回图1，接下来，内编码电路34进行内编码处理(内码的编码处理)。以下，使用图3进行内编码处理的说明。对于从外编码电路33输入的外编码输出序列(并行)，通过内编码输入I/F电路71，进行输入定时调整、解扰频(de-scrambling)处理等。在外编码输出电路53的输出变换为SFI等规定的接口规格后输出的情况下，还进行其逆变换。内编码输入I/F电路71以N并行的信号的形式输出处理结果。该并行数N可以根据规定的帧格式而用任意的整数来定义，但在本实施方式1中，设想考虑了依照OTUkV帧的帧的情况，视为N＝512来进行说明。进行以上那样的处理，将N并行的信号输出到第1-1交织电路72。 [0040] 在第1-1交织电路72以及第1-2交织电路73中，根据规定的帧格式，进行序列的重新排列的处理，并将其结果的内编码输入序列输出到内编码运算电路55。在此，“重新排列”是在交织电路中进行的处理，是将所输入的序列的顺序按照某个规则变更为其它顺序的处理。在后面叙述该具体的重新排列方法。 [0041] 在内编码运算电路55中，对内编码输入序列进行内编码运算，将其结果的内编码输出序列输出到内编码输出电路56。另外，作为内编码运算的方法，可以应用BCH码或RS码等块码、卷积码、卷积型Turbo码、块Turbo码或LDPC(Low-Density Parity-Check，低密度奇偶校验)码等。其中，作为内码，应用可实现纠错能力高的软判定解码的码，特别是在本实施方式1中，使用LDPC码来进行说明。 [0042] 在内编码输出电路56中，首先，通过第1-2解交织电路74以及第1-1解交织电路75，进行针对内编码输出序列的重排处理，并将其结果传送到内编码输出I/F电路76。在此，“重排”是在解交织电路中进行的处理，且是如下处理：进行与由交织电路进行的重新排列的处理相逆的操作，返回到进行重新排列的处理之前的原来的顺序。在后面叙述该具体的重排方法。另外，此处设想进行重排处理，但根据规定的帧格式的条件，未必需要进行重排处理。另外，也可以并非是重排处理，而是进行按照与内编码电路34的输入时刻不同的顺序来重新排列的处理。 [0043] 在内编码输出I/F电路76中，进行输出定时调整、扰频处理等，并将其结果作为代码字序列(并行)而输出。另外，内编码输出电路56的输出以N并行的通常的总线信号的形式来构成，但也可以例如变换为SFI等规定的接口规格后输出。在该情况下，可以将内编码电路34和发送侧复用电路35安装到不同的设备中。 [0044] 最后，发送侧复用电路35对代码字序列(并行)进行复用的变换，生成代码字序列(串行)而输出到D/A变换器12。 [0045] 另外，关于在纠错编码器11内的各电路31～35之间、在内部的各电路51～56之间、71～73之间以及74～76之间传递的信息(数据)，既可以构成为以经由连接各电路之间的总线的流水线(pipeline)方式交换，或者也可以构成为设置从邻接的前后的电路可参照的作业用存储区域来进行交换。另外，例如也可以通过SFI等规定的接口规格来连接特定的区间、例如外编码电路33与内编码电路34之间。 [0046] 接下来，对纠错解码器23的动作进行说明。另外，纠错解码器23由与纠错编码器11对应的电路结构构成，具有对由纠错编码器11编码了的纠错码进行解码的功能。 [0047] 在图2中，首先，输入到纠错解码器23的量化接收序列(串行)在通过帧同步电路41调整了规定的帧的同步定时之后，输入到接收侧复用分离电路42。 [0048] 另外，帧同步电路41在考虑所述OTUk帧、OTUkV帧等帧格式的情况下，成为用于检测对量化接收序列附加的OH来确定帧的开头位置而所需的电路，但在无需识别帧格式的可以连续编码的数字传送系统中是未必需要的。 [0049] 接收侧复用分离电路42将量化接收序列(串行)变换为并行的顺序。将变换后的量化接收序列(并行)输出到内解码电路43。将此时的并行数定义为“N”。该并行数N可以根据规定的帧格式而用任意的整数来定义，但优选与发送侧一致，在本实施方式1中由于与发送侧一致，所以视为N＝512而进行说明。 [0050] 另外，在由A/D变换器22处理后的量化接收序列针对每1个发送符号被量化为q比特(bit)的情况下，将q＝1的情况称为“硬判定”，将q＞1的情况称为“软判定”，在本实施方式1中，设想软判定。对于先前定义的并行数N，针对每1个发送符号将q个比特视为1个符号，将该符号集中为一个而进行处理，因此为便于说明记载为N符号并行。 [0051] 接下来，内解码电路43进行内解码处理(内码的解码)。以下，使用图4说明内解码处理。对于从接收侧复用分离电路42输入的量化接收序列(并行)，通过内解码输入I/F电路81来进行输入定时调整、解扰频处理等。在接收侧复用分离电路42的输出变换为SFI等规定的接口规格后输出的情况下，还进行其逆变换。以N并行的信号的形式来输出处理结果。 [0052] 在软输入值运算电路82中，将每1个发送符号是q比特的量化接收序列(并行)变换为每1个发送符号是Q比特的软输入值(并行)。关于该变换，在选择了适合软判定解码的码、例如卷积码、卷积型Turbo码、块Turbo码、LDPC码等的情况下成为必要的处理。在进行硬判定解码的情况下不需要。另外，在能够将每1个发送符号是q比特的量化接收序列(并行)直接视为软输入值(并行)而进行处理的情况下，也同样地不需要。具体的处理方法根据所采用的码、通信路径模型等而不同。在本发明的实施方式1中，不论是什么样的方法，都可以应用。 [0053] 在第2-1交织电路83以及第2-2交织电路84中，根据规定的帧格式进行序列的重新排列的处理，将其结果的内解码输入序列输出到内解码运算电路62。在后面叙述该具体的重新排列方法。另外，关于该重新排列的顺序，根据由发送侧的第1-2解交织电路74以及第1-1解交织电路75处理后的重新排列顺序来进行。因此，在发送侧没有进行重排处理的情况下、或重排处理不同的情况下等，无需与其对应地使重新排列的顺序一致。 [0054] 在内解码运算电路62中，对内解码输入序列进行内解码运算，并将其结果的内解码输出序列输出到内解码输出电路63。根据内编码的方法进行该内解码的处理。在选择了BCH码、RS码等块码的情况下优选进行硬判定解码，在选择了卷积码的情况下优选进行软判定解码，在使用了卷积型Turbo码、块Turbo码、LDPC码等的情况下优选进行软判定反复解码。特别是在本实施方式1中，设为使用针对LDPC码的软判定反复解码而进行说明。 [0055] 内解码输出电路63首先通过第2-2解交织电路85以及第2-1解交织电路86，进行针对内解码输出序列的重排的处理，并将其结果传送到内解码输出I/F电路87。在后面叙述该具体的重排方法。另外，此处设想进行重排处理，但根据规定的帧格式的条件，未必进行重排处理。根据发送侧的重新排列处理进行即可，最终返回到第1-1交织电路72的输入时刻的顺序即可。 [0056] 在内解码输出I/F电路87中，进行输出定时调整、扰频处理等。并将其结果作为内解码输出序列(并行)而输出。另外，内解码输出电路63的输出与发送侧对应地以n并行的通常的总线信号的形式来构成，但也可以变换为例如SFI等规定的接口规格后输出。在该情况下，可以将内解码电路43和外解码电路44安装到不同的设备中。 [0057] 返回图2，接下来，外解码电路44进行外解码处理(外码的解码)。对于从内解码电路43输入的内解码输出序列(并行)，由外解码输入电路64进行输入定时调整、输入序列顺序调整(包括交织处理)、解扰频处理等，由外解码运算电路65进行外解码运算，由外解码输出电路66进行输出定时调整、输出序列顺序调整(包括交织处理)等，并将其结果作为推定代码字序列(并行)而输出。 [0058] 另外，在作为外编码的方法而选择了适合硬判定解码的块码、特别是BCH码、RS码等的情况下，在由外解码运算电路65进行的外解码处理中，进行与外编码对应的硬判定界限距离解码。另外，在作为外编码的方法而使用了链接码、乘积码等的情况下，在外解码运算电路65中，优选进行硬判定反复解码。另外，作为内解码结果，还可以输出软判定信息(每1个发送符号是Q’比特，Q’＞1)，利用外码进行软判定反复解码。另外，作为内解码结果，也可以还追加输出消失标志(如果1个发送符号消失则设为1、否则设为0的标志)，利用外码进行基于消失修正的解码。其中，外解码处理优选根据硬判定信息(Q’＝1)来进行硬判定解码。 [0059] 另外，外解码输入电路64以及外解码输出电路66中的定时调整、序列顺序调整等根据所采用的外码的形式、交织的有无及其结构、扰频的有无及其形式等而不同，但不论是什么样的形式，都可以构成本发明的实施方式1。另外，外解码输入电路64的输入以n并行的通常的总线信号的形式来构成，但也可以变换为例如SFI等规定的接口规格后输出。在该情况下，可以将内解码电路43和外解码电路44安装到不同的设备中。 [0060] 帧分离电路45(对应于发送侧的帧生成电路32)从推定代码字序列中去除与OH信号(开销信号)对应的比特、与奇偶序列对应的比特，输出推定信息序列(并行)。并且在最后，接收侧复用电路46对推定信息序列(并行)进行复用的变换，生成推定信息序列(串行)而以并行的顺序或者依照SFI等规定的接口规格的形式来输出。 [0061] 另外，帧分离电路45在考虑所述OTUk帧、OTUkV帧等帧格式的情况下是必要的电路，但在无需识别帧格式的可以连续编码的数字传送系统中未必需要。 [0062] 另外，在纠错编码器23内的各电路41～46之间、在内部的各电路61～66之间、81～84之间以及85～87之间传递的信息(数据)既可以构成为以经由连接各电路之间的总线的流水线方式交换，或者也可以构成为设置从邻接的前后的电路可参照的作业用存储区域而进行交换。另外，例如也可以通过SFI等规定的接口规格来连接特定的区间、例如内解码电路43与外解码电路44之间。 [0063] 此处，说明由内编码电路34以及内解码电路43进行的交织处理以及解交织处理。 [0064] 图9是以N并行、N＝512的内部数据总线图像示出了图7或者图8所示的OTUkV帧的图，左侧/列编号0的最上位比特是最初发送的比特，按照发送顺序朝向下侧依次排列，512比特以后从下一列编号1的上侧依次朝向下侧依次排列。OTUk帧的各排的长度是4080字节，所以在512并行中，填充至列编号63的第384比特。OTUkV帧的奇偶序列长度可以任意设定，但在本实施方式1的说明中，设定为256字节(OTUk帧的奇偶序列)+528字节。在该情况下，内码的奇偶序列被填充列编号63的下侧128比特、和列编号64～71。在排2以后，排列在列编号72以后，最终在1个OTUkV帧中排列512并行×288列。 [0065] 此处成为问题的是，用第63列、第135列、第207列、第279列的黑色的块示出的变得不均匀的内码奇偶序列区域。该128比特×4列的区域是由于OTUk帧的帧长以及并行数N＝512这样的限制条件而产生的区域。在作为内码而使用LDPC码的情况下，如果考虑电路规模，则对OTUkV帧只分配1个LDPC码的代码字是不现实的，而需要分配为多个代码字。即，需要将开销、有效载荷、外码奇偶序列的各区域分配到多个LDPC代码字的信息序列，将用黑色以及浓的灰色表示的内码奇偶序列区域分配到多个LDPC代码字的奇偶序列。关于分配方法，例如针对每行分割为不同的代码字的情况下，在上侧384行和下侧128行中，信息序列区域和奇偶序列区域的分配变得不均匀。 [0066] 作为它的解决方法之一，考虑在上侧和下侧分配不同的信息长以及奇偶长的LDPC码。但是，在该情况下，需要安装2种内编码器、内解码器，所以效率不那么高。 [0067] 因此，在本发明的实施方式1中，通过实施将并行输入序列分类为特定的L个通道并针对每个内部帧进行特定的桶形移位的交织，从而使信息序列区域和奇偶序列区域的分配变得均匀。 [0068] 首先，将并行数N＝512的并行输入序列分类为特定的通道。此处，针对每128比特设为1个通道，而设为合计L＝4通道的结构。另外，该4通道结构与将正在最近的光通信中成为主流的4相相位调制(QPSK：Quadrature Phase Shift Keying(正交相移键控))等多值调制和偏振波信道(X偏振波、Y偏振波)的偏振波复用进行了组合的调制方式，亲和性良好。另外，该通道数L可以根据规定的帧格式而用任意的整数来定义，但不论是什么样的数字都可以构成本发明的实施方式1。 [0069] 接下来，针对每列进行通道的转换处理。该每列的转换方法可以实施各种形式，例如，考虑针对每列通过桶形移位重新排列为通道单位(128比特单位)。另外，考虑针对在1个OTUkV帧中包含4个的FEC帧的每一个，使该桶形移位的移位量变动。图10是示出其一个例子的图，示出了通过桶形移位进行了重新排列后的状态。此处，将OTUkV帧中包含的开头的FEC帧的各列的桶形移位量设为0比特，将第2个FEC帧的各列的桶形移位量设为 128比特下侧，将第3个FEC帧的各列的桶形移位量设为256比特下侧，将最后的FEC帧的各列的桶形移位量设为384比特下侧。观看图可知，黑色的块针对每个通道出现1次。因此，可以使每行的信息序列区域和奇偶序列区域的分配变得均匀。 [0070] 图11是示出由第1-1交织电路72转换顺序前的外编码输出序列(并行)的图。在图中，如511-0、510-1那样，以“R-C”的形式示出的是表示OTUk帧的各比特的位置的数字，R是行编号(上侧是511)，C是列编号(左侧是0)。在第1-1交织电路72中，对于N＝ 512并行的外编码输出序列(并行)的输入时刻的顺序(对应于各列)，不进行转换，而针对每个输入时刻(针对每列)闭合而转换顺序。该每列的转换方法可以实施各种形式，但在本发明的实施方式1中，作为一个例子，针对每列通过桶形移位重新排列为通道单位(128比特单位)。图12是示出这样转换了顺序后的OTUk帧的序列的排列的图。 [0071] 接下来，决定LDPC码的各代码字的分配方法。该分配方法可以根据规定的帧格式实施各种形式，此处，设想将LDPC码的代码字序列针对每行分配为不同的代码字的形式。 [0072] 图13是示出第1-2交织电路73中的顺序的转换的图。在图中，如000-4607、001-4591那样，以“L#-B#”的形式示出的是，表示LDPC码的代码字编号以及各代码字的比特的位置的数字，L#是代码字编号(最初的代码字是0)，B#是比特编号(开头比特是 4607)。此处，设想针对每个OTUkV帧分配32个(针对每通道是8个)的LDPC码的代码字。列编号0的行编号511至504分配为不同的代码字L#＝000～007，将它们分布到代码字的开头比特B#＝4607。另外，将列编号0的行编号503至496分别分布到代码字L#＝000～007的比特B#＝4606。另外，针对每个通道分配不同的代码字。根据该步骤，各列中包含的同一代码字的比特成为16比特。1个OTUkV帧由288列构成，所以LDPC码的码长成为4608比特。另外，在该例子中，信息序列长成为4080比特，奇偶序列长成为528比特。 [0073] 本发明的实施方式1的一个优点是可以容易地扩展交织级数。在前面的段落中，将交织级数设定为1个OTUkV帧，但也可以将其设定为2个OTUkV帧、4个OTUkV帧。图14是示出将交织级数设定为4个OTUkV帧的情况下的第1-2交织电路73中的顺序的转换的图。如果使LDPC码的参数与前面的段落的参数相同，则需要在4个OTUkV帧内分布128个代码字。关于该分布方法，如图14所示实施如下的步骤：针对列编号0、1、2、3这样的相邻的每列分配不同的代码字，在列编号0和列编号4中将同一行的部分分配为同一代码字，在列编号1和列编号5中将同一行的部分分配为同一代码字。即，不用大幅改变各个代码字的分配规则而能够增加交织级数。另外，图14示出了4个OTUkV帧中的开头的OTUkV帧，第2个以后也成为与它同样的分布。 [0074] 另外，在将交织级数设为4个OTUkV帧的情况下，关于第1-1交织电路72中的重新排列，除了针对每个FEC帧设定不同的桶形移位量的方法以外，还可以实施针对每个OTUkV帧设定不同的桶形移位量的方法。 [0075] 第1-2解交织电路74进行使内编码输出序列即LDPC代码字序列返回到第1-2交织电路73的输入时刻的序列顺序的处理。另外，第1-1解交织电路75进行如下处理：进行第1-1交织电路72中的桶形移位操作的逆操作，返回到第1-1交织电路72的输入时刻的序列顺序。另外，此处设想进行重排处理，但根据规定的帧格式的条件，未必需要进行重排处理。另外，也可以并非是重排处理，而是进行按照与内编码电路34的输入时刻不同的顺序进行重新排列的处理。 [0076] 第2-1交织电路83针对量化接收序列(并行)，进行与第1-1交织电路72中的桶形移位操作同样的操作，第2-2交织电路84进行与第1-2交织电路73中的LDPC代码字序列分配操作同样的操作，输出内解码输入序列即LDPC码的每个代码字的软输入序列。另外，关于该重新排列的顺序，是根据由发送侧的第1-2解交织电路74以及第1-1解交织电路75处理后的重新排列顺序来进行的。因此，在发送侧没有进行重排处理的情况下、或重排处理不同的情况下等，需要与其对应地使重新排列的顺序一致。 [0077] 第2-2解交织电路85进行使内解码输出序列即LDPC推定代码字序列返回到第2-2交织电路84的输入时刻的序列顺序的处理。另外，第2-1解交织电路86进行如下处理：进行第2-1交织电路83中的桶形移位操作的逆操作，返回到第2-1交织电路83的输入时刻的序列顺序。另外，此处设想进行重排处理，但根据规定的帧格式的条件，未必需要进行重排处理。根据发送侧的重新排列处理进行即可，并最终返回到第1-1交织电路72的输入时刻的顺序即可。 [0078] 另外，所述实施方式不受到所述具体例示出的参数的限制，只要是将纠错编码的方法、帧格式的长度、输入输出并行数、传送速度等进行很好地套用的组合，则当然可以适当地进行组合来实现。 [0079] 另外，不限于应用于光传送系统，也可以应用于加入者系统有线通信、移动无线通信、卫星通信等各种种类的传送系统。 [0080] 另外，在所述实施方式中，示出了在纠错编码器11中进行了外码的编码处理之后进行内码的编码处理的例子，但不限于该情况，而也可以在进行了内码的编码处理之后进行外码的编码处理。另外，同样地，在所述实施方式中，示出了在纠错解码器23中进行了内码的解码处理之后进行外码的解码处理的例子，但不限于该情况，而也可以在进行了外码的解码处理之后进行内码的解码处理。 [0081] 如上所述，根据本发明的实施方式1，具备外编码电路33、内编码电路34、内解码电路43、外解码电路44、具有进行特定的桶形移位的交织功能的各输入电路及输出电路、以及具有进行特定的桶形移位的解交织功能的各输入电路及输出电路，所以通过这样构成，可以使信息序列区域和奇偶序列区域的分配变得均匀，因此可以避免帧结构的限制，提高处理吞吐量，并且提高纠错能力。 |
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