在以往的例如光通信用的纠错编码方法中，要求抑制错误平底(error floor)(校正后误比特率的改善度相对校正前的误比特率急剧下降的现象)。在非专利文献1中，将LDPC(Low-Density Parity-Check，低密度奇偶校验)码(实施纠错能力高的软判决译码)设定为内码，将RS(Reed-Solomon)码(实施纠错能力相对低的硬判决译码)设定为外码。利用LDPC码实施纠错能力高的软判决译码，用RS码来消除在LDPC码中残留的错误平底。由于纠错能力与电路规模具有折衷的关系，所以在该情况下，LDPC码的电路规模变大。
非专利文献1：Y.Miyata，W.Masumoto，H.Yoshida，and T.Mizuochi，“Efficient FEC for optical communications using concatenatedcodes to combat error-floor，”in proc.OFC/NFOEC 2008，OTuE4，SanDiego，CA，Feb.2008
以往的纠错编码方法及其装置是如上那样构成的，所以存在内码的电路规模变大这样的课题。

本发明是为了解决上述那样的课题而完成的，其目的在于实现抑制了电路规模的纠错编码方法、纠错译码方法、纠错编码装置以及纠错译码装置。
本发明所涉及的纠错编码方法，包括：外编码步骤，进行外码的编码处理；以及内编码步骤，进行具有根据上述外码的纠错能力被调整的纠错能力的内码的编码处理。
根据本发明，由于包括进行外码的编码处理的外编码步骤、和进行具有根据上述外码的纠错能力被调整的纠错能力的内码的编码处理的内编码步骤，所以可以考虑电路规模，可以实现抑制了电路规模的纠错编码方法。
附图说明
图1是示出本发明的实施方式1的数字传送系统的结构的框图。
图2是示出本发明的实施方式1的纠错编码装置的结构的框图。
图3是示出本发明的实施方式1的纠错译码装置的结构的框图。
图4是示出本发明的实施方式1的帧格式的一个例子的说明图。
图5是示出本发明的实施方式1的帧格式的一个例子的说明图。
图6是说明本发明的实施方式1的纠错能力调整功能的说明图。
图7是示出本发明的实施方式2的纠错编码装置的结构的框图。
图8是示出本发明的实施方式2的纠错译码装置的结构的框图。
标号说明
11：纠错编码装置；12：调制器；13：通信路；21：解调器；22：A/D变换器；23：纠错译码装置；31：帧生成电路；32：外编码输入电路；33：外编码运算电路；34：外编码输出电路；35：外编码电路；36：内编码输入电路；37：内编码运算电路；38：内编码输出电路；39：内编码电路；50：帧同步电路；51：内译码输入电路；52：内译码运算电路；53：内译码输出电路；54：内译码电路；55：外译码输入电路；56：外译码运算电路；57：外译码输出电路；58：外译码电路；59：帧分离电路；70：内编码电路调整部；76：可在线调整的内编码输入电路；77：可在线调整的内编码运算电路；78：可在线调整的内编码输出电路；79：可在线调整的内编码电路；80：内译码电路调整部；81：可在线调整的内译码输入电路；82：可在线调整的内译码运算电路；83：可在线调整的内译码输出电路；84：可在线调整的内译码电路。

实施方式1
图1是示出具备本发明的一个实施方式的纠错编码装置以及纠错译码装置的数字传送系统(以下，简称为“传送系统”)的结构的框图。在图1中，传送系统包括：纠错编码器11(纠错编码装置)，其与信息源连接，对信息序列进行纠错编码，输出代码字序列；调制器12，其与纠错编码器11连接，对代码字序列进行调制，输出发送信号；通信路13，其与调制器12连接；解调器21，其经由通信路13与调制器12连接，对接收了上述发送的发送信号而得到的接收信号进行解调，输出模拟接收序列；A/D(模拟/数字)变换器22，其与解调器21连接，将模拟接收序列变换成量化接收序列；以及纠错译码器23(纠错译码装置)，其与A/D变换器22连接，对量化接收序列进行纠错译码，输出推测信息序列，纠错译码器23与接收者侧连接。调制器12、通信路13、解调器21以及A/D变换器22分别由在数字传送系统中通常利用的装置结构所构成。另外，纠错编码器11的代码字序列输出是数字信号，输入该代码字序列并实施了调制的调制器12的发送信号输出是模拟信号。
图2是示出图1的纠错编码器11的具体的结构例的框图。在图2中，纠错编码器11具备帧生成电路31、外编码输入电路32、外编码运算电路33、外编码输出电路34、内编码输入电路36、内编码运算电路37、以及内编码输出电路38。另外，将外编码输入电路32、外编码运算电路33、以及外编码输出电路34合起来的是外编码电路35(外码的编码单元)，将内编码输入电路36、内编码运算电路37、以及内编码输出电路38合起来的是内编码电路39(内码的编码单元)。
图3是示出图1的纠错译码器23的具体的结构例的框图。在图3中，纠错译码器23具备帧同步电路50、内译码输入电路51、内译码运算电路52、内译码输出电路53、外译码输入电路55、外译码运算电路56、外译码输出电路57、以及帧分离电路59。另外，将内译码输入电路51、内译码运算电路52、以及内译码输出电路53合起来的是内译码电路54(内码的译码单元)，将外译码输入电路55、外译码运算电路56、以及外译码输出电路57合起来的是外译码电路58(外码的译码单元)。
另外，在图2中，内编码电路39构成为进行具有根据外码的纠错能力被调整的纠错能力的内码的内编码处理。另外，在图3中，内译码电路54构成为进行具有根据外码的纠错能力被调整的纠错能力的内码的内译码处理。如上那样，在图2以及图3中，没有明确记载作为本发明的实施方式1的特征的进行具有根据外码的纠错能力被调整的纠错能力的内码的内编码处理以及内译码处理的功能模块，这是因为，实施方式1是在规范阶段(电路设计阶段)中根据外码的纠错能力调整内码的纠错能力并构成了内编码电路39以及内译码电路54的方式。即，内编码电路39以及内译码电路54构成为进行与具有根据外码的纠错能力被调整的纠错能力的内码相关的处理。另外，对于内码的纠错能力调整，在后面详述。
接下来，对纠错编码器11的动作进行说明。在图2中，首先，通过帧生成电路31，将对纠错编码器11输入的信息序列变换为规定的帧顺序。
例如，在考虑了遵照在光通信中以标准利用的ITU-T标准G.709的OTU(Optical channel Transport Unit，光学信道传输单元)帧的情况下，成为图4所示的帧格式。在图4中，从OTU Row(行)1排列至Row4，分别进行控制用的开销(OH)信号(每个Row的长度1×16字节)、相当于信息序列的有效载荷(每个Row的长度238×16字节)、外码与内码各自的奇偶序列(每个Row的长度合计为16×16字节。可选地为任意的字节长)这样的区域的分配。另外，对于各区域的内部的排列方法的详情，省略说明。
另外，在考虑上述OTU帧等的帧格式的情况下，帧生成电路31是必要的电路，但在不需要考虑帧格式的可以连续进行编码的数字传送系统中，不一定需要帧生成电路31。
回到图2，接下来，外编码电路35进行外编码处理(外码的编码处理)。对于从帧生成电路31输入的帧序列，在外编码输入电路32中进行输入定时调整、输入序列顺序调整(包括交织处理)等，在外编码运算电路33中进行外编码运算(生成外码奇偶序列)，在外编码输出电路34中进行输出定时调整、输出序列顺序调整(包括交织处理)等，将其结果作为外编码输出序列输出。
另外，适于硬判决译码且可以相对缩小电路规模的分组码，特别是BCH(Bose-Chaudhuri-Hocquenghem)码、RS码等适合作为外编码的方法。另外，在本发明的实施方式1的特性上，特别适合使用纠错能力比分组码单体高的级联码、迭代码等。在使用级联码、迭代码等的情况下，例如帧格式为图5的形式。另外，作为级联码、迭代码的结构例，优选分组码的BCH码、RS码等的多种的组合。另外，还可以由分组码与卷积码的组合来构成。
另外，根据所采用的外码的形式、交织方法的形式，外编码输入电路32以及外编码输出电路34中的输入输出排列数、定时调整、以及序列顺序调整等不同，但不论是什么样的形式，都可以构成本发明的实施方式1。
回到图2，接下来，内编码电路39进行内编码处理(内码的编码处理)。对于从外编码电路35输入的外编码输出序列，在内编码输入电路36中进行输入定时调整、输入序列顺序调整(包括交织处理)等，在内编码运算电路37中进行内编码运算(生成内码奇偶序列)，在内编码输出电路38中进行输出定时调整、输出序列顺序调整(包括交织处理)等，将其结果作为代码字序列输出。
另外，适于软判决译码的码，特别是卷积码、卷积型turbo码、分组turbo码、LDPC码等适合作为内编码的方法。
另外，根据所采用的内码的形式、交织方法的形式，内编码输入电路36以及内编码输出电路38中的输入输出排列数、定时调整、以及序列顺序调整等不同，但不论是什么样的形式，都可以构成本发明的实施方式1。
另外，对于内编码电路39中的纠错能力调整功能，在后面集中说明。
另外，对于在纠错编码器11内的各电路31～39之间传送的信息(数据)，既可以构成为按照经由连接各电路31～39间的总线(bus)的流水线方式来传递，或者，也可以构成为设置可以从相邻的前后电路参照的作业用存储区域来传递。
接下来，对纠错译码器23的动作进行说明。另外，纠错译码器23由与纠错编码器11对应的电路结构构成，具有对纠错编码器11所编码的纠错码进行译码的功能。
在图3中，首先，向纠错译码器23输入的量化接收序列，通过帧同步电路50调整了规定的帧的同步定时后，输入到内译码电路54。
另外，在考虑上述OTU帧等的帧格式的情况下，帧同步电路50是必要的电路，但在不需要考虑帧格式的可以连续进行编码的数字传送系统中，不一定需要帧同步电路50。
内译码电路54进行内译码处理(内码的译码处理)。对于从帧同步电路50输入的量化接收序列，在内译码输入电路51中进行输入定时调整、输入序列顺序调整(包括交织处理)等，在内译码运算电路52中进行内译码运算(生成内码的推测代码字)，在内译码输出电路53中进行输出定时调整、输出序列顺序调整(包括交织处理)等，将其结果作为内译码结果序列输出。
另外，在作为内编码的方法选择了适合于软判决译码的码，例如卷积码的情况下，进行与内编码对应的软判决译码。另外，例如，在选择了卷积型turbo码、分组turbo码、LDPC码等的情况下，在内译码处理中，进行与内编码对应的软判决迭代译码。另外，在本发明的实施方式1中，针对量化接收序列，假设进行每个发送符号q比特、q＞1的“软判决”量化来进行说明。
另外，根据所采用的内码的形式、交织方法的形式，内译码输入电路51以及内译码输出电路53中的输入输出排列数、定时调整、以及序列顺序调整等不同，但不论是什么样的形式，都可以构成本发明的实施方式1。
另外，对于内译码电路54中的纠错能力调整，在后面集中说明。
回到图3，接下来，外译码电路58进行外译码处理(外码的译码处理)。对于从内译码电路54输入的内译码结果序列，在外译码输入电路55中进行输入定时调整、输入序列顺序调整(包括交织处理)等，在外译码运算电路56中进行外译码运算(生成外码的推测代码字)，在外译码输出电路57中进行输出定时调整、输出序列顺序调整(包括交织处理)等，将其结果作为推测代码字序列输出。
另外，在作为外编码的方法选择了适合于硬判决译码的分组码，特别是BCH码、RS码等的情况下，在外译码处理中，进行与外编码对应的硬判决有限距离译码。另外，在作为外编码的方法使用了级联码、迭代码等的情况下，在本发明的实施方式1的特性上，优选进行硬判决迭代译码。另外，作为内译码结果，还可以输出软判决信息(每个发送符号q’比特，q’＞1)，利用外码进行软判决迭代译码。另外，作为内译码结果，还可以追加输出丢失标志(如果1个发送符号丢失则设为1，否则设为0的标志)，利用外码进行基于丢失校正的译码。但是，在本发明的实施方式1的特性上，在外译码处理中，优选根据硬判决信息(q’＝1)来进行硬判决译码。
另外，根据所采用的外码的形式、交织方法的形式，外译码输入电路55以及外译码输出电路57中的输入输出排列数、定时调整、以及序列顺序调整等不同，但不论是什么样的形式，都可以构成本发明的实施方式1。
最后，帧分离电路59(对应于发送侧的帧生成电路31)从推测代码字序列中去除与OH信号(开销信号)对应的比特和与奇偶序列对应的比特，输出推测信息序列。
另外，在考虑上述OTU帧等的帧格式的情况下，帧分离电路59是必要的电路，但在不需要考虑帧格式的可以连续进行编码的数字传送系统中，不一定需要帧分离电路59。
另外，对于在纠错译码器23内的各电路50～59间传送的信息(数据)，既可以通过经由连接各电路50～59间的总线的流水线方式来传递，或者也可以设置可以从相邻的前后的电路参照的作业用存储区域来传递。
此处，对在内编码电路39以及内译码电路54中进行的纠错能力调整进行说明。
在作为内编码的方法选择了适合于软判决译码的码，特别是可以进行软判决迭代译码的码即卷积型turbo码、分组turbo码、LDPC码等的情况下，内译码的纠错能力高是优点，但另一方面，内译码电路54的电路规模的大小成为问题。一般情况下，纠错能力与电路规模存在折衷的倾向。在本发明的实施方式1中，进行该折衷的最佳化。
在向纠错能力高的倾向分配内码的参数的情况，例如延长码长n的情况下，内译码电路54的电路规模增大。另外，在增加迭代数i的情况下，也同样地内译码电路54的电路规模增大，所以并非优选。另一方面，如果为了减小内译码电路54的电路规模而过分降低纠错能力，则发生无法利用外码消除在内码中残留的错误平底的情况，并非优选。
因此，在本发明的实施方式1中，进行内码的纠错能力的调整。具体而言，根据外码的纠错能力来调整内码的纠错能力，由此可以利用外码对在内码的纠错后残留的错误比特进行纠错。
首先，对随机错误进行说明。如果假设AWGN(Additive WhiteGaussian Noise，加性高斯白噪声)作为通信路噪声，则相对通信路的SNR(Signal to Noise Ratio，信噪比)，用下式来定义通信路的BER(Bit ErrorRatio，误比特率)：BERib。
BERib＝(1/2)Erfc(Sqrt(SNR/2))            (1)
其中，Erfc()是通常已知的补误差函数，Sqrt()是平方根。
在将通过内译码电路54对BERib进行了纠错之后所残留的错误假设为随机的情况下，将该内译码后的BER设为BERid。另外，将纠错译码器23的输出时刻(即外译码电路58的纠错后)的期望的BER设为BERod，将为了达到该BERod而求出的、外译码电路58的纠错前的BER的界限值设为BERob。
对于BERid，要求达到以下的条件式。
BERid＜BERob                        (2)
BERib＜＜BERob                      (3)
图6示出达到以上的条件的例子。与图6的横轴的SNR的增大(右方向)对应地，在内码的译码后BER：BERid急剧下降，如果该内码的译码能够将错误降低至能够进行外码的随机纠错的BER：BERob(用横的粗线表示)，则作为内码的纠错能力是必要充分的。并且优选选择这样的内码。另外，希望此时的内码的BERib大于外码的BERob。即，对利用外码无法纠错的高BER，用内码进行纠错，由此可以降低至能够利用外码进行纠错的BERob。
作为与纠错能力相关的要素，作为公共的要素有码长n、编码率r、迭代数i、量化接收序列的比特宽度q、以及外部交织级数No等。另外，作为卷积码有约束长度K等。另外，作为卷积型turbo码有要素码的约束长度K、内部交织方式等，作为分组turbo码有要素码的最小距离d1以及d2、内部交织级数Ni等。另外，作为LDPC码有奇偶校验矩阵的列权重v、girth(矩阵内的最小循环长度)g等。
作为内码的纠错能力的调整，例如进行缩短码长n的调整，由此使纠错能力降低。另外，通过进行提高编码率r的调整、减小迭代数i、减小外部交织级数No，由此同样地使纠错能力降低。通过以上的调整使内码的纠错能力降低，但另一方面产生如下效果：使内编码电路35以及内译码电路39的电路规模降低，并且使编码运算以及译码运算的运算量降低。
同样地，通过减小约束长度K、简化内部交织、减小最小距离d1以及d2、减小内部交织级数Ni，由此使纠错能力降低。通过以上的调整产生如下效果：相对于内码的纠错能力的降低，使内编码电路39以及内译码电路54的电路规模降低，并且使编码运算以及译码运算的运算量降低。
同样地，通过减小奇偶校验矩阵的列权重v、减小girth：g(主要与码长n的缩短有关)，由此使纠错能力降低。通过以上的调整产生如下效果：相对于内码的纠错能力的降低，使内编码电路39以及内译码电路54的电路规模降低，并且使编码运算以及译码运算的运算量降低。
即使内码的纠错能力降低，只要调整成满足上述的式(2)以及式(3)，则作为内码的功能是必要充分的，使内编码电路39以及内译码电路54的电路规模降低并且使编码运算以及译码运算的运算量降低的效果变得有效。另外，在图6中，在内码的译码后产生了错误平底，但由于满足上述的式(2)以及式(3)，所以可以在外码的译码后消除错误平底。
另外，说明针对突发错误的内码的纠错能力调整。依据外码的纠错能力(与最小距离d关联)、交织级数No、复用代码字数C，调查内码的残留错误的倾向(平均频度P、每个事件的残留比特数L等)。
例如，确认是否满足以下条件。
(L/No)＜floor((d-1)/2)                (4)
此处，floor(x)是不超过x的最小整数。另外，确认平均频度P是否为例如复用代码字数C的1000分之1以下。然后，根据其结果，进行内码的纠错能力调整，以成为可以通过外码校正的程度。
通过如上所述的内码的纠错能力调整，可以避免因对内码分配过度的纠错能力而引起的电路规模增大。
另外，因为在规范阶段确定作为本发明的实施方式1的特征的内译码纠错能力调整功能，所以在图2以及图3中，在内编码电路39与内译码电路54中已经搭载了该功能，上述内译码纠错能力调整功能是进行具有根据外码的纠错能力被调整的纠错能力的内码的内编码处理以及内译码处理的功能。
如上所述，根据实施方式1，以进行具有根据外码的纠错能力被调整的纠错能力的内码的内编码处理的方式，构成内编码电路39，并以进行具有根据外码的纠错能力被调整的纠错能力的内码的内译码处理的方式，构成内译码电路54，从而可以进行具有根据外码的纠错能力被调整的纠错能力的内码的内编码处理以及内译码处理，所以可以避免由于对内码分配过度的纠错能力而引起的电路规模增大。
另外，通过具备外编码电路35与进行具有根据外码的纠错能力被调整的纠错能力的内码的内编码处理的内编码电路39，可以实现能够避免由于对内码分配过度的纠错能力而引起的电路规模增大的纠错编码装置。
另外，通过具备外译码电路58与进行具有根据外码的纠错能力被调整的纠错能力的内码的内译码处理的内译码电路54，可以实现能够避免由于对内码分配过度的纠错能力而引起的电路规模增大的纠错译码装置。
实施方式2
以下，参照附图，对本发明的实施方式进行说明。
图7是示出图1的纠错编码器11的另一具体结构例的框图。在图7中，纠错编码器11具备帧生成电路31、外编码输入电路32、外编码运算电路33、外编码输出电路34、可在线调整的内编码输入电路76、可在线调整的内编码运算电路77、可在线调整的内编码输出电路78、以及内编码电路调整部70。另外，将外编码输入电路32、外编码运算电路33、以及外编码输出电路34合起来的是外编码电路35(外码的编码单元)，另外，将可在线调整的内编码输入电路76、可在线调整的内编码运算电路77、可在线调整的内编码输出电路78、以及内编码电路调整部70合起来的是可在线调整的内编码电路79(内码的编码单元)。另外，与图2相同标号的部分表示与图2相同的结构要素。另外，以下为方便说明，将与可在线调整的内编码电路79相关的要素的名称简记为普通的内编码。
图8是示出图1的纠错译码器23的另一具体结构例的框图。在图8中，纠错译码器23具备帧同步电路50、可在线调整的内译码输入电路81、可在线调整的内译码运算电路82、可在线调整的内译码输出电路83、外译码输入电路55、外译码运算电路56、外译码输出电路57、帧分离电路59、以及内译码电路调整部80。另外，将可在线调整的内译码输入电路81、可在线调整的内译码运算电路82、可在线调整的内译码输出电路83、以及内译码电路调整部80合起来的是可在线调整的内译码电路84(内码的译码单元)，另外，将外译码输入电路55、外译码运算电路56、以及外译码输出电路57合起来的是外译码电路58(外码的译码单元)。另外，以下为方便说明，将与可在线调整的内译码电路84相关的要素的名称简记为普通的内译码。
另外，在图7以及图8中，将内编码电路调整部70以及内译码电路调整部80分别用一个模块表示，但它们是承担在后面说明的可在线调整的纠错能力调整功能的部件，另外，假设已经在内编码电路79以及内译码电路84中具备实施方式1所示的在规范阶段确定的方式的纠错能力调整功能。
接下来，对本发明的实施方式2中的纠错编码器11以及纠错译码器23的动作进行说明。另外，在以下的说明中，仅说明作为本发明的实施方式2的特征的可在线调整的纠错能力调整功能。
在前面的实施方式1中，说明了内码的纠错能力调整。在本发明的实施方式2中，在上述纠错能力调整中，特别着眼于可在线调整的量化接收序列的比特宽度q、迭代数i。
图8的内译码电路调整部80根据来自未图示的接收者的控制信号、或者来自未图示的接收者或帧分离电路59的译码后误比特率的控制信号等，使内译码电路84的状态变动。例如，在译码后误比特率小的情况下，通过减少量化接收序列的比特宽度q，或者根据译码后误比特率的动态变动进行量化接收序列的数值变换(比特位移、固定值加法等)，由此使内译码电路84的状态变动，使内码的纠错能力变动。
另外，例如，通过根据来自接收者的控制信号或译码后误比特率的动态变动增减迭代数i，从而使内译码电路84的状态变动，使内码的纠错能力变动。
进而，例如，在搭载了各种码的生成多项式、奇偶校验矩阵、内部交织生成式等可变功能的情况下，根据来自接收者的控制信号或译码后误比特率的动态变动，使用内编码电路调整部70以及内译码电路调整部80使这些条件变动，从而使内编码电路79以及内译码电路84的状态变动，使内码的纠错能力变动。
如上所述，根据实施方式2，具备外编码电路35、可在线调整的内编码电路79、内编码电路调整部70、可在线调整的内译码电路84、外译码电路58、以及内译码电路调整部80。通过这样构成，可以进行具有根据外码的纠错能力被调整的纠错能力的内码的内编码处理以及内译码处理，所以可以避免由于对内码分配过度的纠错能力而引起的电路规模增大，并且针对通信路等的动态变动也可以使内码的纠错能力最佳。
另外，通过具备外编码电路35、可在线调整的内编码电路79、以及内编码电路调整部70，可以实现具有根据外码的纠错能力被在线调整的纠错能力的内码的内编码处理，所以可以实现如下纠错编码装置：可以避免由于对内码分配过度的纠错能力而引起的电路规模增大，并且针对通信路等的动态变动也可以使内码的纠错能力最佳。
另外，通过具备可在线调整的内译码电路84、外译码电路58、以及内译码电路调整部80，可以实现具有根据外码的纠错能力被在线调整的纠错能力的内码的内译码处理，所以可以实现如下纠错译码装置：可以避免由于对内码分配过度的纠错能力而引起的电路规模增大，并且针对通信路等的动态变动也可以使内码的纠错能力最佳。