在现有技术中，已经知道使用了前向纠错，它包括在一个有杂声信道中从 一个发射器向接受器发射编码的数字数据过程中的卷积编码，所述接收器包括 一个分支度量计算机，用于以卷积译码器为基础的Viterbi算法。所述Viterbi 算法普遍用于对在有噪音信道上传送的一个卷积编码的比特序列进行译码。
Viterbi算法的核心是一系列重复的相加-比较-选择操作，该操作把某些 根据从解调器接收的每一个信号所计算的度量作为输入。就卫星和地面的高数 据速率信息发射而言，这种计算需要以非常高的速度进行。另外，在利用不同 (但相关)的编码方案在不同的信道上执行调制解调/译码的操纵过程中，根据 查询表存储器或实际硬件去执行这种计算也使得计算分支度量的耗费变得过 大。
在卫星发射信道的情况下，通常，传送接收机的卷积译码器已经认识的特 殊收缩的四相移相键控(QPSK)代码。在地面或电缆发射信道的情况下， 传送接收机的卷积译码器已认识的某些特定语用网格码(诸如正交调幅(QA M)相位调幅(PAM)或移相健控(PSK)码)。例如，现有技术公开了 作为用于高清晰度电视(HDTV)的QAM发射实际代码的语用网格码的使 用。
参看美国专利，NO，5,497,401、发明名称为“用于对适于在 卫星、地面和电缆发射FEC压缩数字电视数据中使用收缩和语用网格码卷积 译码器的Viterbi译码器的分支度量计算机”。
在过去，用于以卷积译码器为基础的Viterbi算法通常被指定仅使用一种 单一种类的卷积码进行操作，但是，很可能不久的将来，多信道数字电视接收 机将进入广大的市场并完全取代当前所使用的摸拟电视接收机，除了地面和电 缆发射以外，已经可以得到向电视接收机的直接广播卫星发射。因此，希望这 种多信道数字电视接收机能够有选择地响应代码类型(作为可能的选择，是紧 缩或语用网格之一)和信道的类型(作为可能的情况，PSK包括QPSK和 8-PSK中的一个，PAM或QAM)然后由多信道数字电视接收机进行接 收。另外，批生产的电视接收机还希望降低成本和复杂程度。前述美国专利N O：5947401示出了一种用于与用于卷积译码器的Viterbi译码器相关的 分支度量计算机的结构，在这种多信道数字电视接收机中可以包含所述Viterbi 译码器，而这种多信道数字电视接收机希望被设计成低成本和低复杂度，首先， 分支度量计算机的结构使用了一个RAM，该RAM在初始相位期间，利用由 微控制器接口作为控制输入信号提供给它的可编程预先计算的I和Q查询表被 预加载，其次，该分支度量计算机通过利用在两个点(所谓的“Manhattan”距 离)之间的该距离分量I和Q的和(I+Q)来取代在两个点之间的Euclidean 距离(I2+Q2)计算在两维平面I，Q内的两点之间距离的一维测量。这就 允许I和Q分量被彼此单独进行处理，借此，减少所述分支计算机的成本和复 杂程度。
在微控制器接口的控制下，在上述美国专利中披露的卷积译码器可以利用 某些特定收缩码模式(这种模式没有使用网格映象器)或某些特定语用网格码 模式(这些模式的所有都使用了网格映象器)。

当工作于语用网格代码模式(诸如用于16，32，64，128和256Q AM代码以及用于8-PSK码)时，本发明涉及向与美国专利5,497,401 所披露的那种卷积译码器相关的去映象技术和网格去映象器的结构。和使用用 于存储QAM网格码的ROM存储器的网格码去映象器相比较，这种企图降低 成本和复杂程度的网格去映象器提供最小的存储器要求。
特别是，本发明直接指向这样一种用于多个代码的去映象器，这些代码包 括用于在I，Q平面内符号的每一构象组，所述I，Q的平面包括(1)在方 形栅比特位-符号映象中配置的符号的2的偶次幂，(2)在交叉栅比特-符 号映象中配置的符号的2的奇次幂，和/或8-PSK代码。多个Q-信道RA M的各个I信道被用于前述的分类(1)和(2)。在分类(1)的情况下， I信道和Q信道RAM的各个输出被直接作为该网格去映象器的输出。在分类 (2)的情况下，I信道Q和信道RAM的各个输出作为一个再映象器RAM 的输入，且该再映象器的输出直接作为该网格去映象器的输出。在分类(3) 的情况下，使用8-PSK去映象器逻辑装置以对8-PSK代码进行去映 象，该去映象逻辑装置的输出直接作为网格去映象器的输出。在这些网格去映 象器响应两个或所有三个分类(1)，(2)和(3)的情况下，使用一个MU X选择去传送在这些分类中所选择一个的输出作为网格去映象器的输出。
根据本发明的第一方面，提供多个语用网格代码的卷积译码器，其中的每 一个语用网格代码都是由一系列作为同相位和正交相位的数字输入信号提供的 卷积编码的符号包规定的；其中，所述多个语用网格代码包括用于在I，Q平 面内每个符号卷积组的识别代码，该识别代码包括以方形网格比特-符号映象 配置的2的偶次幂个符号，并且，所述方形网格符号构象的最大值包括22y 个符号，其中，y是给定值至少是2的第一正整数；和其中，所述卷积译码器 包括用于对所述多个语用网格代码的每一个去映象的一个网格去映象器；其中 的改进在于(1)每个构象组的所述方形网格比特-符号映象是这样的，即：所述 方形网格奇数行的交错单元规定符号的第一子组，所述方形网格奇数行的其余 单元规定这些符号的第二子组，所述方形网格偶数行的交错单元规定这些符号 的第三子组，和所述方形网格偶数行的其余单元规定这些符号的第四子组，并 且(2)其特征在于：
具有一个2(x+2)存储单元有效深度的I-信道随机存取存储器(RAM)， 其中，x是给定值大于所述第一正整数的第二正整数，每个存储单元具有至少 足以存储用于规定I的y比特查询表的一个项目的有效宽度；
具有一个2(x+2)存储单元有效深度的Q-信道RAM，每个存储单元具 有至少足以存储用于规定Q的y比特查询表的一个项目的有效深度；
第一装置，用于把第一x比特输入提供给所述I-信道RAM，以规定所 述同相位数字输入信号的值和把所述第二x比特输入提供给所述Q-信道RA M，以规定所述正交数字输入信号的值；
第二装置，用于把两个比特输入提供给所述的I-信道RAM和所述的Q -信道RAM，以根据所施加的2比特输入规定所述四个子组中被选择的一 个；
第三装置，用于根据所述多个符号构象组中所选择的一个预加载所述I- 信道RAM的所述查询表，从而，其值最接近于由同位数字输入信号所规定的 值并在所述构象组的所选择一个内的所述4个子组中所选择一个的那个符号的 I分量到所述I-信道RAM的比特映象被读出，作为所述I-信道RAM的 输出；和
第四装置，用于根据所述多个符号构象组中选择的一个预加载所述Q信道 RAM的所述查询表，从而，其值最接近于由正交相位数字输入信号所规定的 值并在所述构象组的所选择一个内的所述4个子组中所选择一个的那个符号的 Q分量到所述Q-信道RAM的比特映象被读出，作为所述Q-信道RAM的 输出。
根据本发明的第二方面，提供一个多个语用网格代码的卷积译码器，所述 多个语用网格代码的每一个都是由作为同相位和正交相位数字输入信号提供给 它的一系列卷积编码的符号规定的；其中，所述多个语用网格代码包括一个用 于I，Q平面内多个符号的每个构象组的识别代码，所述识别代码包括以交叉 网格比特-符号映象配置的2的奇次幂个符号，所述交叉网格构象的最大值包 括2z个符号，其中，z是给定值至少为5的第一正整数；和其中，所述卷积译 码器包括一个网格去映象器，用于所述多个语用网格代码中的每一个的去映 象；其改进在于：
(1)每一个构象组的所述交叉网格的比特-符号映象是这样的：即：所述 交叉网格奇数行的交错单元规定符号的第一子组，所述交叉网格奇数行的剩余 行规定符号的第二子组，所述交叉网格偶数行的交错单元规定符号的第三子 组，和所述交叉网格偶数行的其余单元规定符号的第四子组，和(2)所述网格 去映象器的特征在于：
I-信道随机存取存储器(RAM)具有一个2(x+2)个存储单元的有 效深度，其中，X是具有大于所述第一正整数的1/2的给定值的第二正整数， 每个存储单元具有至少足以存储用于规定I的b个比特查询表的一个项目的有 效宽度，其中，b＝z/2+1/2；
Q-信道RAM具有一个2(x+2)个存储单元的有深度，每个存储单元具 有至少足以存储用于规定Q的b个比特查询表的一个项目的有效宽度；
第一装置，用于把第一x-比特输入提供给所述的I-信道RAM，以规 定所述同相位数字输入信号的值，和用于把第二x-比特输入提供给所述Q- 信道RAM，以规定所述同相位(Q)数字输入信号的值；
第二装置，用于把一个2比特输入提供给所述I-信道RAM和所述Q- 信道RAM，以根据所提供的2比特输入的二进制值规定所述4个子组中所选 择的一个；
第三装置，用于根据2的奇次幂个符号的所述构象组中所选择的一个对所 述I-信道RAM的所述查询表进行预加载，以读出把其值最接近于由同相位 数字输入信号所规定的值的所述构象组中所选择一个的所述4个子组中选择一 个的那个符号的I分量映象到所述I-信道RAM的比特，作为所述I-信道
RAM的输出去(1)提供用于所述4个子组每一个的I分量的相同比特- 符号映象，和(2)这个比特-符号映象包括一个方形网格的给定数量的列，在 该方形网格中，所述给定数量的列2的奇次幂个符号的所述构象组内所选择的 一个的交叉网格的4个子组的单一一个中的最大数量的列；
第四装置，用于根据2的奇次幂个符号的所述构象组中所选择的一个对所 述Q-信道RAM的所述查询表进行预加载，以读出把其值最接近于由正交相 位(Q)数字输入信号所规定的值的所述构象组的所选择一个的所述4个子组中 所选择一个的那个符号的Q分量映象到所述Q-信道RAM的比特，作为Q- RAM信道的输出去(1)提供用于所述4个子组每一个的Q分量的相同比特- 符号映象，和(2)这个比特-符号映象包括一个方形网格的规定数量的行，在 该方形网格中，所述给定数量的行是在2的奇次幂个符号的所述构象组所选择 一个的交叉网格的4个子组的单一一个中的最大数量的行；和
响应所述2比特输入的再映象器RAM，所述I-信道RAM和所述Q- 信道RAM的输出被作为提供给它的相应输入，用于把由存在于所述I-信道 RAM输出端上的所述I分量和存在于所述Q-信道RAM输出端上的所述Q 分量规定的多个符号的方形网格的比特符号映象再映象在所述再映象器输出端 处的方形网格比特-符号映象，该再映象器输出方形网格包括构成所述4个子 组中任意一个子组的那些给定符号单元和置于所述再映象器输出方形网格的至 少一个角处的至少一个附加符号单元，所述一个附加符号单元的比特映象是重 复相对所述方形网格的所述一个角邻接设置的一个给定符号单元的比特映象。
附图说明
图1示出了由前向纠错压缩数字电视发射机发射并可以由多信道压缩数字 电视接收机接收的不同种类的发射信道；
图2的方框图示出了图1所示的卷积译码器，施加一个输入给该译码器的 解调器以及到多信道压缩数据电视接收机的该译码器的微控制器接口之间的关 系；
图3的方框图示出了当通过微控制器接口进行编程时，示于图2的卷积译 码器的构件，它示出了到卷积译码器构件的一组图2的微控制器借口；
图4的方框图示出了图3所示网格去映象器的构件；和
图5示出了用网格编码的8-PSK(以R＝2/3的速率编码)的二进 制位-符号映象。

如图1所示，多信道压缩数据电视接收机100能够有选择地接受在多个 不同信道的每一个上面发射的数字编码的电视信号。这些多个信道包括卫星发 射信道102，该信道发射来自前向纠错电视发射机104的数字编码的电视 信号；地面发射信道106，该信道发射来自前向纠错电视发射108的数字 编码的电视信号；和电缆发射信道110，该信道发射来自前向纠错电视发射 机112的数字编码的电视信号。如在现有技术中所了解的，在发射机处的前 向纠错通常包括对已经编码的压缩数字电视数据的连续发射的符号进行卷积编 码。
还如在现有技术中了解的，当以QSPK为基础的收缩码通常被用于在卫 星信道中发射卷积编码的数据时，较高字母(即8，16，32，64，12 8和256)n/n+1语用网格码可能被用于在地面或电缆信道中卷积编码的 数据的PAM，PSK或QAM为基础的发射。因此，就需要多信道接收机包 括一个卷积译码器，该译码器能够根据在多个信道中选择的一个对以QSPK 为基础的收缩网格码或以PAM，PSK或QAM为基础的较高字线n/n+1 语用网格码中任意特定的一个进行译码，然后进行接收。
特别是，多信道接收机100包括一个数字处理装置，如图2所示，该数 字处理装置包括一个接收机卷积译码器200和一个接收机解调器202，如 在现有技术中所知的，该接收机解调器把一系列连续接受的卷积编码的符号包 括作为信号输入数据施加给接收机卷积译码器200。这个数据的每个连续接 收的符号包规定一个同相位{I}，正交相位{Q}平面内的一个点。多信道接受 机100的这个数字处理装置还包括一个微控制器接口204，用于施加一个 控制输入给接收机卷积译码器200。
微控制器接口204为卷积译码器200提供一个规定表，除其他功能以 外，这个表能够构成作为用于收缩代码的译码器或用于网格代码的译码器的卷 积译码器200的操作。图3示出了用于作为与网格代码相关的译码器而进行 操作所构成的卷积译码器200。如图3所示，接收机卷积译码器200的构 件包括同步电路300，分支度量计算机304，Viterbi译码器306，卷 积编码器308，网格去映象器310，延时逻辑312，同步监视器314 和选择装置316。解调器202的输出数据被作为I，Q输入数据提供给同 步电路300。为了说明，假设I和Q数据的每一个由6个比特加以规定{即： 在总数为12个并行输入导线上提供输入数据}。这就允许由12个比特输入 数据中的6个比特I和6个比特Q分量去规定I，Q平面中的64×64＝ 4096个识别点的每一个。同步电路300还接收时钟和提供给它的使能时 钟{ClkEnb}输入。另外同步电路300还接收来自微控制器204的控制数据 并提供给它的数据。并直接耦和到同步监视器314。
构件302，304，306，308和310中每一个都具有由微控制 器接口204提供给它的控制数据。另外，虽然在图3中没有示出，但是，时 钟被提供给这些构件。适当被同步的I和Q数据被从同步电路300传送给分 支度量计算机304，以响应数据输出使能{DOCE}。另外，适当同步I和 Q的数据通过延迟逻辑312被传送给网格去映象器310和同步监视器 314。
分支度量计算机{它的详细内容构成了前述美国专利5,497,401的 主题}306响应连续接收的符号包得到4个独立的5-比特输出。
来自分支度量计算机304的这4个单独的5-比特输出和DOCE信号 被作为输入提供给Viterbi译码器306。Viterbi译码器306是一个速率为 R＝1/2，约束长度k＝7的译码器，它执行用于网格代码的Viterbi算法， 其中，来自分支度量计算机306的5-比特度量输入被用于更新状态和进行 比特判定。Viterbi译码器306使用相加-比较选择{ACS}装置，通路度量 存储装置，和用于在网格中每一级{LEVEL}处保留路径的存储器。另外， Viterbi译码器306还考虑了度量的重新规格化的问题，以避免所累计度量的 增长和上溢；来自Viterbi译码器的1-比特输出被作为输入提供给卷积译码器 308。就网格代码而言，卷积编码器308用于去重新产生速率1/2嵌入代 码的两个发射比特的最佳估测。编码器308的输出也被提供给同步电路 314。另外来自Viterbi译码器的1-比特输出被作为输入信号提供给选择装 置316。来自卷积编码器308的2-比特输出被提供给网格译码器310， 该输出被响应，以进行一个符号包判定。特别是，网格去映象器310把来自 卷积编码器308的2-比特输出和通过延迟逻辑312{以后面将要描述的形 式}传送给它的延迟后的I和Q接收的符号数据一起用于子组选择，以执行这些 符号判定。来自网格去映象器310的一个6-比特输出被作为输入提供给同 步监视器314和选择装置316。
延迟逻辑312计算由Viterbi译码器306/编码器308和相关电路引 入的延迟，并且，使编码器308输出处的数据流与所接收的符号流同步。
耦合到同步电路300的同步监视器314，网格去映象器310的输出， 编码器308，延迟逻辑312的输出和微控制器接口使用分支度量信息和来 自微控制器接口204的检测间隔规定去决定同步状态。它还向同步电路 300提供一个信息，用于任意的自动同步。在操作的自动同步模式下，使用 内部同步电路去执行同步功能，另外，该同步还可以由外部电路执行。同步监 视器314也被用于给解调器提供一个信号，用于分析相位模糊性。这个信号 仅被用来解释计算接收机解调器202中的相位模糊性。另外，同步监视器 314提供一个解调后的同步信号接收机100的下游构件使用。
接收作为输入信号而提供的Viterbi译码器306的1-比特输出和网格去 映象器310的6-比特输出的选择装置316把所有这7个比特传送给它的 输出。这个输出数据和时钟以及DOCE信号一起由选择装置316提供给接 受机100的下游构件使用。
根据本发明的原理，示出了网格去映象器310一个实施例的方框图，该 网格去映象器310提供了一个能够对作为输入而提供的速率3/4-16 QAM，速率4/5-32QAM，速率5/6-64QAM，速率6/7- 128QAM，速率7/8-256QAM和速率2/3-8-PSK的延迟接 收代码中的每一个进行有效的去映象的最小硬件结构。如图4所示，去映象器 310包括I-信道随机存取存储器{RAM}400，Q-信道RAM402， 再映象器RAM404，8-PSK去映象器逻辑装置406和MUX选择 408。
来自图3速率1/2卷积编码器308输出的2-比特代码被作为第一输 入提供给I-信道RAM400，Q-信道RAM402，再映象器RAM 404和8-PSK去映象器逻辑装置406。表示接收符号的I，Q平面内 某个位置I分量的图3所示延迟逻辑312的12-比特输出以外的6-比特 被作为第二输入提供给I-信道RAM400。表示接收符号I，Q平面内该 位置处Q分量的延迟逻辑312的12-比特输出以外的6-比特被作为第二 输入提供给Q-信道RAM402。表示I分量的延迟逻辑312的12输入 以外的6-比特和表示接收符号I，Q平面内该益Q-分量的延迟逻辑312 的12-比特输出以外的6-比特分别被作为第二和第三输入提供给8- PSK去映象器逻辑装置406。
另外，根据从各种QAM代码中选择并接受的一个，利用来自微控制器接 口204并作为控制信号提供给它的预编程和预计算的I和Q查询表在初始相 位期间对I-信道RAM100，Q-信道RAM402和再映象器404 中的每一个进行预加载。8-PSK去映象器逻辑装置406不需要查询表。 另外，来自微控制器接口204的控制输入被提供给MUX选择408，用于 选择：{1}I-信道和Q-信道RAM400和402的3比特输出，{2}再 映象器RAM404的5-比特输出，或{3}8-PSK再映象器逻辑装置的 1-比特输出。在来自MUX选择408的6-比特输出被作为输入提供给图 3的选择316的同时，I-信道和Q-信道RAM400和402的3-比 特输出作为第二和第三输入分别提供给再映象器RAM404。
在6-比特Q分量规定64{26}个不同Q值的同时，6-比特I分量规 定64{26}个不同I值。同时，它们还规定所接收的符号占用I，Q平面内 4096{212}数据点的某个单一组。但是所发射符号{即：256QAM} 的最大构象仅构成一组256{28}个符号。为实现本发明，这个最大256 QAM构象和是2的偶次幂的较小的16{24}QAM构象和64{26} QAM构象一起构成了第一去映象器种类。是2的奇次幂的较小32{25} QAM和128{27}QAM构象构成了第二去映象种类，同时，8-PSK 构象自己单独构成了第三去映象种类。下面。陆续讨论这三个去映象种类的每 一个。
用于属于第一种类型的16，64，和256QAM构象中每一个的比特 -符号映象被安置在方形栅中。首先考虑用于16QAM构象的比特-符号映 象，下面的表1示出了8进制和2进制表示： 8进制 2进制 8进制    2进制  8进制  2进制  8进制  2进制 00  .  000-000 02  .  000-010 10  .  001-010 12  .  001-010 01    .  000-001 03    .  000-011 11    .  001-001 13    .  001-011  04   .  000-100  06   .  000-110  14   .  001-100  16   .  001-110  05   .  000-101  07   .  000-111  15   .  001-101  17   .  001-111
                        表1
在保持类型中示出的每个构形符号的每个2进制表示的两个最低有效数字 是由从编码器308输入给I-信道和Q-信道RAM400和402中每 一个的2比特输入的相应值确定的。如表1所示，00值的两个最低2进制有 效数字对应于一个2或4的最低8进制有效数字；01值的两个最低2进制有 效数字对应于1或5的一个较低8进制有效数字；10值的两个最低有效数字 对应于2或6的一个较低8进制有效数字；和11值的两个较低2进制有效数 字对应于3或7的一个较低8进制有效数字。另外，00最低2进制有效数字{ 0或4较低8进制有效数字]仅在表1的奇数行和偶数列中占据一个单元；01 最低2进制有效数字{1或5较低8进制有效数字}占据表1奇数行和偶数列上 的仅一个单元；10最低2进制有效数字{2或6较低8进制有效数字}仅占据 表1偶数行和奇数列上的一个单元；和11最低2进制有效数字{3或7较低8 进制有效数字}仅占据表1奇数行和奇数列上的单元。
在这种方式下，表1构象的一组16个符号可以被有效地分成独立的4个 符号组00，01，10和11。其中的每一个被分别示于下面的表1-00， 1-01，1-10，1-11。     灰度--代码     映象     灰度--代码     映象     Q----I     Q----I     0----0     0----1     1----0     1----1
表1---00     灰度--代码     映象     灰度--代码     映象     Q----I     Q----I     0----0     0----1     1----0     1----1
表1---01     灰度--代码     映象     灰度--代码     映象     Q----I     Q----I     0----0     0----1     1----0     1----1
表1-10     灰度--代码     映象     灰度--代码     映象     Q----I     Q----I     0----0     0----1     1----0     1----1
表1---11
在表1--00，1--01，1-10和1--11的每一个单元中， Q和I比特中每一个的2进制值与以平面形式示出的表1的相应单元{即：在表 1每个单元中保持类型内示出的最靠近左边2个比特的2个比特}的最低2个有 效比特中每一个的2进制值相同。这导致了在各个表1--00，1--01， 1--10和1-11的相应单元中示出的00，01，10和00子组的Q 和I的2进制值彼此相同。另外，如在表1--00，1--01，和1-- 10和1--11中所示的，选择比特--符号映象以直接提供2进制灰度代 码映象，在该映象中，IQ平面内每个符号的各I和Q分量彼此保持相互独立。 因此在从左到右的水平方向{即：I分量}上，在表1--00，1--01， 1--10和1--11的每一个当中，由2进制灰度代码所表示的值是0和 1。类似地，从顶到底的垂直{即：Q分量}方向上，在表1-00，1-- 01，1--10和1--11的每一个当中，由2进制灰度代码所表示的值 也是0和1。
从原理上讲，{示于下面图2和图3以8进制表示的}用于第一种类64和 256QAM构象中每一个的所选比特--符号映象类似于上述用于16 QAM构象的所选比特--符号映象。    8--进制    8--进制  8--进制  8--进制    8--进制  8--进制    8--进制    8--进制    00    01  04  05    14  15    10    11    02    03  06  07    16  17    12    13    20    21  24  25    34  35    30    31    22    23  26  27    36  37    32    33    60    61  64  65    74  75    70    71    63  66  67    76  77    72    73    40    41  44  45     54  55    50    51    42    43  46  47     56  57    52    53
8进制表示   001   001   004   005   014   015   010   011   030   031   034   035   024   025   020     021   002   003   006   007   016   017   012   013   032   033   036   037   026   027   022     023   040   041   044   045   054   055   050   051   070   071   074   075   034   065   060     061   042   043   046   047   056   057   052   053   072   073   076   077   066   067   062     063   140   141   144   145   154   155   150   151   170   171   174   175   164   165   160     161   142   143   146   147   156   157   152   153   172   173   176   177   166   167   162     163   100   101   104   105   114   115   110   111   130   131   134   135   124   125   120     121   102   103   106   107   116   117   112   113   132   133   136   137   126   127   122     123   300   301   304   305   314   315   310   311   330   331   334   335   324   325   320     321   302   303   306   307   316   317   312   313   332   333   336   337   326   327   322     323   340   341   344   345   354   355   350   351   370   371   374   375   364   365   360     361   342   343   346   347   356   357   352   353   372   373   376   377   366   367   362     363   240   241   244   245   254   255   250   251   270   274   274   275   264   265   260     261   242   243   246   245   256   257   252   253   272   273   276   277   266   267   262     263   200   201   204   205   214   215   210   211   230   231   234   235   224   225   220     221   202   203   206   207   216   217   212   213   232   233   236   237   226   227   222     223
特别是，在图2和图3表中每个单元中所示的8进制表示可以被转换成2 进制表示，借此；{1}表2的这个被转换的2进制表示的两个最低有效比特 可以把具有64个符号的该组有效的分成每组有16个符号的独立的00， 01，10和11的子组，和{2}表3的这个被转换的2进制表示的两个最低 有效比特可以有效的把256个符号的该组分成每组64个符号的独立的00， 01，10和11的子组。在表2所设置的子组00，01，10和11的每 个单元中，Q和I比特中每一个的2进制值与和表2相应单元2进制表示中的 4个有效比特中每一个的2进制值相同，在表2相应单元的2进制表示中，所 述的4个有效比特直接高于2个最低有效比特。类似的，在表3所设置的子组 00，01，10和11的每个单元中，I和Q比特中每一个的2进制值与表 3相应单元的2进制表示中的6个有效比特的每一个的2进制值相同，所述6 个有效比特直接高于表3那个相应单元2进制表示中的2个最低的有效比特。 这导致了表2和表3的每一个中各个子组00，01，10和00的Q和I的 2进制彼此相同。另外，在表2和表3的每一个中选择比特--符号映象以直 接提供2进制灰度代码映象，在该映象过程中，在I，Q平面内每个符号的相 应I和Q分量彼此保持相互独立。因此在从左到右的水平{即：I分量}方向上， 由2进制灰度代码所表示的值在表2所设置的子组00，01，10和00的 每一个之中是0，1，2和3，由2进制灰度代码表示的值在表3所设置的子 组00，01，10和00的每一个中是0，1，2，3，4，5，6和7。 类似的，在从顶到底的垂直{即：Q分量}方向上，由该2进制灰度代码所表示 的值在表2所设置的子组00，01，10和00的每一个中是0，1，2和 3，由该2进制灰度代码表示的值在表3所设置的子组00，01，10和 00的每一个中是0，1，2，3，4，5，6和7。
参看图4，微控制器204在16QAM[表1}情况下使用1比特查询表， 在64QAM{表2}情况下使用2比特查询表，在256QAM{表3}情况下 使用3比特查询表对I信道RAM400进行初始预加载。同样的，微控制 器204在16QAM{表1}情况下使用1比特查询表，在64QAM{ 表3}情况下使用2比特查询表和在256QAM情况下使用3比特查询表 对Q信道RAM402进行初始予加载。响应由来自延迟逻辑312的6比特 I输入和来自卷积编码器308的2比特I输入的寻址，I信道RAM400 读出构象符号那一列的2进制灰度代码I分量，该分量在I{水平}方向的距离 上最接近延迟接收符号的I分量位置。类似的，响应由来自延迟逻辑312的 6比特Q输入和来自卷积编码器308的2比特I输入的寻址，Q-信道RAM 402读出构象符号那一行的2进制灰度码Q分量，该分量在Q{垂直}方向的 距离上最接近该延迟接收符号的Q分量位置。
在第一种情况{即：16，64和256QAM}下，由微控制器接口 204提供给MUX选择的控制输入使该MUX选择408工作，以把从I- 信道RAM400和Q-信道RAM读出的相应查询表输出作为到图3选择3 16的输入加以传送。应当说明，子组00，01，10和11的标识在从I -信道RAM400和Q-信道RAM读出和通过图3的选择316向多信道 接收机下游部分传送的过程中丢失了。但是，如图3所示，Viterbi译码器的 1比特输出也被通过图3的选择316传送给多信道接收机的下游部分。由于 卷积编码器308的2比特输出{在网格去映象器310中被用于规定00， 01，10和11的子组}得自于Viterbi译码器306的1比特输出，所以子 组00，01，10和11可以根据提供给它的Viterbi译码器的1比特输出 在下游部分中重新得到。
32{25}和128{27}QAM构象属于第2种类。由于它们包括2的 奇次幂，所以，种类2的符号被安置成交叉栅而不是方形栅。所设置的种类2 构象的比特--符号映象不能够直接提供2进制灰度代码映象以用于它的00， 01，10和11子组。因此00，01，10和11种类2子组的比特-- 符号映象的再映象需要获得每个子组符号的适当的2进制灰度代码映象。
在这方面，下述表4以8进制的形式示出了用于32QAM构象的交叉栅 配置的比特--符号映象和表4-00，4-01，4-10和4-11分别 示出了32个QAM构象组的00，01，10和11子组中每一个的不同再 映象。类似的，下述表5以8进制的形式示出了用于128QAM构象组的交 叉配置的比特--符号映象和表5a示出了128QAM构象组00，01， 10和11子组中每一个的公共再映象。    8进制    8进制    8进制     8进制    8进制    8进制    30    21     20    31    17    26    07     06    27    16    11    34    01     00    35    10    13    36    03     02    37    12    15    24    05     04    25    14    32    23     22    33
表4

表4----00

表4----01

表4----10

表4----11
   8进制    8进制  8进制   8进制    8进制    8进制    8进制  8进制  8进制    8进制    8进制  8进制  114   115    104    105    124  125  120    121  116   117    106    107    126  127  122    123    100     101  000   001    004    005    024  025  020    021    134  135    102     103  002   003    006    007    026  027  022    023    136  137    110     111  010   011    014    015    034  035  030    031    130  131    112     113  012   013    016    017    036  037  032    033    132  133    150     151  050   051    054    055    074  075  070    071    170  171    152     153  052   053    056    057    076  077  072    073    172  173    154     155  040   041    044    045    064  065  060    061    160  161    156     157  042   043    046    047    066  067  062    063    162  163  140   141    144    145    164  165  174    175  142   143    146    147    166  167  176     177
                                                                             表5
8进制表示

                       表5a
参看表4和5，表中8进制表示的最低有效数字是0或4的单元属于00 子组；表中8进制表示的最低有效数字是1或5的单元属于01子组；表中8 进制表示的最低有效数字是2和6的单元属于10子组，和表中8进制表示的 最低有效数字是3或7的单元属于11子组。如果表4和5中每个单元的8进 制表示被转换成2进制表示，高于两个最低2进制有效比特的这些2进制有效 比特构成了再映象器RAM404的输出。
微控制器接口204在32QAM{表4}的情况下使用3比特查询表，在 128QAM{表5}的情况下使用5比特查询表对再映象器RAM404进行 初始予加载。在32QAM情况下，响应作为提供给它的第一输入而来自I- 信道RAM400的2比特输出，作为提供给它的第二输入而来自Q-信道 RAM402的2比特输出和作为提供给它的第三输入而来自卷积编码器 308的2比特输出，读取再映象器查询表。在128QAM的情况下，响应 作为提供给它的第一输入而来自I-信道RAM400的3比特输出，作为提 供给它的第二输入而来自Q-信道RAM402的3比特输出，读取再映象 器查询表。
用于一组32个QAM构象的00，01，10和11字组中每一个的， 由I-信道RAM400和Q-信道RAM402中的查询表输出的相应2进 制值被限定为假设其中的每一个都具有2个比特的4个可能的2进制值中的某 3个。特别是，如图4-00，4-01，4-10和4-11的每一个的左 边部分所示，由于每个子组的每个单元的4个2进制比特的2个最低有效比特 是来自RAM400的2比特I分量和该4个2进制比特的2个最高有效比特 是来自RAM402的2比特Q分量，所以，来自RAM400和402的 相应2比特输出提供用于子组00，01，10和11中每一个的可能的16 个符号构象的某9个符号部分的4个2进制比特--符号映象。如在表4- 00，4-01，4-10和4-11中每一个的左边部分所示出的，用于子 组00，01，10和11中每一的4个2进制比特的比特--符号映象彼此 是相同的。再映象器404把用于这些子组00，01，10和11中每一个 的4个2进制比特--符号映象分别再映象成用于这4个子组的不同的3个2 进制比特的比特--符号映象，如在表4-00，4-01，4-10和4- 11中每一个的右边部分所示。由于所设置的构成这4个子组每一个的32个 QAM符号映象{示于表4}的各个形状彼此是不对称的，所以，用于这4个子 组中每一个的不同的3个2进制比特的比特--符号再映象是需要的。另外， 由于分别示于表4-00，401，4-10和4-11每一个右边部分的用 于这4个子组中每一个的3个进制比特的比特--符号映象包括9个单元而不 是一般的8个单元，所以就需要在这4个子组每一个的9个单元中的一对两个 相邻单元重复该3个比特的比特--符号映象，这一对2个相邻单元占据表4 -00，4--01，4--10和4-11中每一个的一个单一角。在执行 过程中由于这种重复而引起的损失可以被忽略。
在128个QAM构象组的情况下，用于其子组00，01，10和11 中每一个的由I信道RAM400和Q信道RAM402的每一个的查询 表输出的3比特输出的相应2进制值被限制为6个2进制比特的比特--符号 映象的那个部分，该部分包括表5a每一个中左边部分所示的以8进制表示的 36个符号。再映象器RAM404把表5a每一个左边部分中以8进制表示 的36个符号再映象成表5a的每一个右边部分中以8进制表示的36个符号， 以用于128QAM个构象子组0，01，10和11中的每一个。由于构成 这4个子组中每一个的128个QAM符号构象组的32个单元的各自形状{ 示于表5}彼此是对称的，所以，相同的比特--符号再映象可以被用于这4 个子组中的每一个。另外，由于用于在表5a每一个右边部分中示出的这4个 子组中的每一个的比特--符号映象包括36个单元而不是通常的32个单元， 所以，就需要在36个单元的4个2相邻单元对中重复3个2进制比特的比特 --符号映象，在这个过程中，4对2相邻单元中的每一个占据表5a的4个 角的不同的一个。由于执行这个重复而引起的损失还可以被忽略。
现在参看图5，该图示出了用于I，Q平面内网格编码的8--PSK的 3比特的比特--符号映象。如所指出的，由于多个符号中的每一个相对于I 轴以22,5°或67.5°的角度相对偏移，所以这些符号围绕I，Q坐标 点对称分布。比特--符号映象是这样的，即两个最低有效2进制数字把多个 符号的8-PSK组分成00，01，10和11子组，在这些子组中，每个 子组包括两个符号。3比特的最高有效2进制值用于在这4个子组每一个之中 的两个符号之间进行识别。特别是，在I，Q平面的较高{即第一和第二}象限 中的3比特最高有效2进制值是“0”和在I，Q平面的较低{即第三和第四} 象限中的3比特最高有效2进制值是“1”。
返回到图4，8-PSK去映象器逻辑装置406不直接使用查询表去进 行某个判定，这个判定是：由从卷积编码器308输入给8-PSK去映象器 逻辑装置406的2个比特在子组00，01，10和11中选择的那一个之 中的2个符号{I1Q1}和{I2Q2}最接近由延迟逻辑312输入给8- PSK去映象器逻辑装置406的6个比特I和6个比特Q输入确定的接收符 号的数据点{I，Q}。通过利用8-PSK去映象器逻辑装置406进行下述 逻辑比较，能够决定为执行这个判定所需执行的操作：
如果：I×I1＜Q×Q2，那么：输出＝1；
否则：                          输出＝0。
这个比较可以通过使用查询表去执行上述乘法或显示乘法加以执行。对于 图5所示的偏移8-PSK构象来讲，乘法值是22,5°的所有的sin和 cosin的值。这就使得所述乘积{相对于一个有效数字}减少了10sin 22.5°＝4和{相对于一个有效数字}减少了10cosin22.5°＝9 的值。由于I和Q都被乘以sin和cosin因数，所以，乘10不会改变 比较的结果。乘以9的2进制乘法需要移位操作{不附加硬件}和加法器。乘以 4的2进制乘法是一个简单的移位并不需要附加硬件。根据比较，可以选择所 选子组两个构象符号中适当的一个。另外可以发现，由于在最差的情况下判定 范围也仅有4°的变化，所以，由于舍入{没有使用精确的sin和cosin 的值}所引起的损失被忽略了。这个很小的差别仅在感兴趣的所有范围内造成 了误差性能方面的非常小的差别{＜10-3符号误差概率}。用于每个子组的 乘法和移位表详细的示于下面的表6：     乘积     子组00     子组01     子组10     子组11     I1     +9     +4     -9     +4     Q2     -4     -9     -4     -9
                 表6
用于图4所示本发明网格去映象器的一个实施例的存储要求是非常底的。 I-信道和Q-信道RAM400和402共总仅需要存储2×256×3 ＝1,536个比特，以用于所有上述不同的调制方案。由于在RAM400 和402中每一个的整个操作过程中，I和Q分量保持独立，所以这是可以办 得到的。使用其中I和Q分量在整个过程中不保持相互独立的卷积网格去映象 技术，所需要一个具有存储容量约为8,000比特的存储器，以用于所有上 述不同的调制方案。就上述32和128QAM调治方案而言，图4的再映象 器RAM404需要附加的64×5＝320个比特的RAM。因此，图4所 示本发明的网格去映象器的实施例所需的总的存储需要是1,536+320 ＝1,856个比特。
很明显，用于本发明的卷积译码器的网格去映象器可以被归纳为第一种情 况和第二情况，在第一种情况下，是2的偶次幂的最大的QAM构象网格代码 包括以方形栅安置的22y个符号，其中，y是其值最小为2的正整数，在第 二种情况下，所述QAM构象网格代码中的最大QAM构象网格代码是2的奇 次幂，所述的QAM构象网格代码包括以交叉栅安置的2z个符号，其中，z 是其值最小为5的奇数正整数。第一种情况包括上述的16，64和256 QAM构象网格代码和大于256的QAM构象网格代码{即：y的值大于4}。 第二种情况包括上述的32和128QAM构象网格代码和大于128的任意 QAM构象网格代码{即：z的值是大于7的奇数正整数}。在符号被安置成方形 栅的第一种情况下，大于4的y值不导致任何性能损失。但是，在符号被安置 成交叉栅的第二种情况下，由于再映象需要重复多个单元的构象子组再映象栅 的角单元，所以，z大于7的值将导致某些性能损失{例如，在12×12栅 的4个角的每一个处用于512{29}个符号构象的128{27}再映象符号 子组的2×2＝4的重复或在24×24栅的4个角的每一个处用于2，04 8{211}个符号构象的512{29}个再映象符号子组的4×4＝16的重 复。
进一步概括为：作为输入信号提供给I-信道RAM400，Q-信道 RAM402和8-PSK去映象器逻辑装置406并且可以被分别施加的所 接收的不同I分量值的数量和不同Q分量值的数量是正整数2x的每一个，其 中，x＞y和x＞x/2。
虽然在图4中I-信道RAM400，Q-信道RAM402和再映象器 RAM404被表示成单独的项，但是，应当理解，在实际中，这些RAM中 的任意两个或所有三个都可以被组合成一个单一的实际构件。