在视频影像压缩的标准(Standard)里，例如运动图像专家群组 (MPEG)系列、窗口媒体视频(WMV)、及数字摄影机(DV)的影 像压缩格式等等，在最后编码出位元信息流(Bitstream)的时候，就属 数字摄影机影像格式的结构语法(Syntax)和其它的标准不同，以运动 图像专家群组系列来说，其位元信息流为连续的(Continuous)，且每 个宏区块(Macroblock)所编码出来的位元信息流长度为不固定，该宏 区块为影像(Image)的单位，且一个宏区块含有6个区块(Block)。但 是数字摄影机的影像格式为每一个宏区块所编码出来的位元信息流长 度为固定，其大小为80个字节(位元组Bytes)。其中，在数字摄影 机影像格式的标准中，若以4:1:1压缩格式编码每个区块时，亮度 (Luminance)区块只能使用14个字节(位元组)，而彩度(Chrominance) 区块只能使用10字节(位元组)，但是并不是每个区块的系数经编码 后的位元信息流都足够配置在自己所属的区块内，有时会超过或小于 所配置区块的大小，而超过的部分就存放在有多于空间的邻近区块里， 因此数字摄影机的影像格式中分为三个解码层(decode layer)，分别 称做第一解码层(Pass1 decode layer)、第二解码层(Pass2 decode layer) 以及第三解码层(Pass3 decode layer)。其中第一解码层为最基本的解 码层，每个区块只解到自己所配置的区块范围或区块终止(EOB)， 其它没解出来的高频系数直接以零取代。第二解码层以宏区块为一个 单位，如果在解码其中一个区块的系数时，若已经用超过自己所配置 的区块，就会去寻找在这个宏区块中其它区块所空余的位元信息流， 把它和目前区块所剩余的位元信息流组合起来再去查表，直到宏区块 的所有位元信息流解码完为止，便不再解码，其它没解出来的高频系 数直接以零取代。第三解码层概念和第二解码层一样，但以视频段 (Video segment)为解码单位，一个视频段包含有5个宏区块。
如图1所示，为已知的数字摄影机影像格式的第一解码层位元信 息流的空间配置示意图。该图显示一个宏区块10由6个区块Y0、Y1、 Y2、Y3、Cr及Cb所构成，其中，区块Y0、Y1、Y3和Cb的地址中 有区块终点11、12、13、14(EOB—end of block)，而区块Y2和Cr 则没有区块终点。
如图2所示，为已知的数字摄影机影像格式第一解码层的可变长 度解码器(VLD—Variable length Decoder)电路图。其包括有两个资料 暂存器(Register)20和21，用以暂存欲解码的位元信息流的资料，接 着用一筒移位器(Barrel Shifter)22，将位元信息流的资料产生以16 位元(Bit)为单位的输出。再来用一累加器(ACC—Accumulator)24， 来累计已经使用过的位元数，该累加器24所得的结果将提供给筒移位 器22使用。且该电路包括有一可程序逻辑阵列(PLA—Programmable Logic Array)23，该可程序逻辑阵列23会根据筒移位器22所输出的 16位元去查表解码而得到解码的影像资料27。另外有一控制器26，用 以控制解码流程及固定长度(Fixed Length)解码和一个多工器(多路 复用器Multiplexer)25，用以切换累加器24的输入，其输入包括有经 可程序逻辑阵列23查表后所得到的位元数及控制器26输出的固定长 度解码的位元数。
该已知的数字摄影机影像格式第一解码层的可变长度解码器会将 每个区块解码到区块终点，如果该区块没有区块终点，则解码到该区 块所配置的空间为止，其它没解出来的高频系数直接以零取代。由此 可得知只使用已知的数字摄影机影像格式第一解码层的可变长度解码 器会使影像的高频讯号失真，且该已知的数字摄影机影像格式的可变 长度解码器无法直接且连续的进行第二解码层的解码。
发明人鉴于上述已知技术的缺陷，乃亟思改良创新之见，进而改 善已有技术的不足。

本发明的目的主要是提供一种数字摄影机(DV)影像格式的可变 长度解码装置及方法，尤其指一种使用于数字摄影机(DV)影像格式 的第二解码层的可变长度解码装置及方法。该数字摄影机影像格式的 可变长度解码装置可以解码到更多的影像高频讯号，使得品质更好， 色彩更逼真，影像更精致。
为了达成上述目的，本发明的数字摄影机影像格式的可变长度解 码装置包括有一第一暂存器及一第二暂存器，用以暂存待解码的一位 元信息流，一第三暂存器，用以暂存待解码的一组合位元信息流，以 及一第四暂存器，用以暂存待解码的一残余位元信息流。另外使用一 第一多工器，用以切换位元信息流的输入，其输入包括待解码位元信 息流和组合位元信息流。接着用一筒移位器，用以将第一暂存器及第 二暂存器的位元信息流的资料以16位元为单位输出。本发明亦包含有 一位元流产生器，用以将有区块终点的所有区块的剩余位元信息流结 合成一组合位元信息流，一位元结合器，用以结合第四暂存器所暂存 的残余位元信息流与筒移位器的部分输出，以及一第二多工器，用以 切换位元结合器与筒移位器的输入。接下来含有一可程序逻辑阵列， 连接于第二多工器的输出，该可程序逻辑阵列会根据第二多工器所输 出的资料进行查表解码，而得到解码的影像资料。
在这个数字摄影机影像格式的可变长度解码装置中亦包括有一控 制器，用以控制解码流程及固定长度解码，和一第三多工器，连接于 可程序逻辑阵列和控制器，其输入包括从可程序逻辑阵列得到的已使 用的位元数及控制器输出的固定解码位元数，以及一累加器，连接于 第三多工器和筒移位器，用以累计已经使用过的位元数，该累加器所 得的结果将提供给筒移位器做移位输出使用。
本发明的数字摄影机影像格式的可变长度解码装置，可以利用简 单的电路进行数字摄影机影像格式的第二解码层的可变长度解码，可 以改善已知方法的可变长度解码装置难以直接解码跨区块的高频讯 号，进而造成影像失真的问题。
附图说明
有关本发明的图式简单说明如下：
图1为已知的数字摄影机影像格式的第一解码层的位元信息流的 空间配置示意图；
图2为已知的数字摄影机影像格式的第一解码层的可变长度解码 器电路图；
图3A为已知的数字摄影机影像格式的第二解码层的位元信息流 的空间配置示意图；
图3B为本发明用于数字摄影机影像格式的第二解码层的位元信 息流的区块状况统计图；
图4为本发明的实施例的数字摄影机影像格式的可变长度解码装 置电路图；
图5A为本发明的位元产生器用于数字摄影机影像格式的第二解 码层的动作示意图之一；
图5B为本发明的位元产生器用于数字摄影机影像格式的第二解 码层的动作示意图之二；
图6为本发明数字摄影机影像格式的第二解码层可变长度解码的 位元结合器输出示意图；及
图7为本发明数字摄影机影像格式的第二解码层可变长度解码方 法的流程图。
图中符号说明：
「已知技术标号」
10   宏区块
11、12、13、14 区块终点
20   第一暂存器
21   第二暂存器
22   筒移位器
23   可程序逻辑阵列
24   累加器
25   多工器
26   控制器
27   解码的影像资枓
30   宏区块
31、32、33、34、35、36 区块终点
「本发明标号」
40   第一暂存器
41   第二暂存器
42   第三暂存器
43   第四暂存器
44   第一多工器
45   筒移位器
46   位元流产生器
47   位元结合器
48   第二多工器
49   可程序逻辑阵列
50   控制器
51   第三多工器
52   累加器
521  校正计算电路
53   解码的影像资枓
56   组合位元信息流
560、562、564、566 剩余位元信息流位元资料
58   组合位元信息流
580、582、584、586 剩余位元信息流位元资料
60   输出的待解码位元信息流
602  无区块终点的区块的剩余位元信息流
604  部分的组合位元信息流

请参照图3A所示，为数字摄影机影像格式的第二解码层的位元信 息流的空间示意图。该图显示一个宏区块30由6个区块Y0、Y1、Y2、 Y3、Cr及Cb所构成，在区块Y0所配置的空间地址中含有区块Y0的 区块终点31，在区块Y1所配置的空间地址中含有区块Y1的区块终点 32和区块Y2的区块终点33，在区块Y3所配置的空间地址中含有区块 Y3的区块终点34，以及在区块Cb所配置的空间地址中含有区块Cb 的区块终点35和区块Cr的区块终点36，另外，在区块Y2、Cr所配 置的空间地址中则没有区块终点。
请参照图3B所示，为图3A经数字摄影机影像格式的可变长度解 码器第一解码层解码后，各个区块的状态参数值，其中笫一栏为区块 别、第二栏为有无区块终点的状况、第三栏为剩余位元信息流的位元 资料、以及第四栏为剩余的位元数。
请参照图4所示，为本发明的数字摄影机影像格式的可变长度解 码装置的实施例。该数字摄影机影像格式的可变长度解码装置包括有 一第一暂存器40及一第二暂存器41，用以暂存待解码的位元信息流， 一第三暂存器42，用以暂存待解码的一组和位元信息流，以及一第四 暂存器43，用以暂存待解码的一残余位元信息流。另外使用一第一多 工器44，连接于第一暂存器40和第三暂存器42，用以切换位元信息 流的输入，其输入包括位元信息流和组合位元信息流。接下来用一筒 移位器45，连接于第一暂存器40和第二暂存器41，用以将第一暂存 器40及第二暂存器41的位元信息流的资料产生以16位元为单位的输 出。
本发明亦包含有一位元流产生器46，连接于筒移位器45及第三 暂存器42，用以将有区块终点的所有区块的剩余位元信息流结合成一 组合位元信息流，一位元结合器47，连接于第四暂存器43及筒移位器 45，用以结合第四暂存器43所暂存的残余位元信息流与筒移位器45 的部分输出。以及一第二多工器48，连接于位元结合器47和筒移位器 45，用以切换位元结合器47与筒移位器45的输入。接下来含有一可 程序逻辑阵列49，连接于第二多工器48的输出，该可程序逻辑阵列 49会根据第二多工器48所输出的资料进行查表解码，而得到解码的影 像资料53。
在这个数字摄影机影像格式的可变长度解码装置中亦包括有一控 制器50，用以控制解码流程及固定长度解码，和一第三多工器51，连 接于可程序逻辑阵列49和控制器50，其输入包括从可程序逻辑阵列 49经查表后所得到的位元数及控制器50进行固定长度解码的位元数， 有一累加器52，连接于第三多工器51和筒移位器45，用以累计已经 使用过的位元数，该累加器52所得的结果将提供给筒移位器45使用。 另外该累加器52更包括有一校正计算电路521，用以在无区块终点的 区块进行第二解码层的首次解码时，经校正计算电路校正后方可进入 该累加器52累加。如图6所示的例子加以说明，由无区块终点的区块 所剩余的位元信息流602和筒移位器45输出的部分的组合位元信息流 604，所构成的位元结合器47输出的待解码位元信息流60，该输出的 待解码位元信息流60为第二多工器48的输出，无区块终点的区块所 剩余的位元信息流602长度等于5，输出的部分的组合位元信息流604 为筒移位器45的部分输出。经可程序逻辑阵列49查表后得到已使用 的位元数等于7，因此实际进入累加器52累加的长度为7减去5等于 2。
上述的数字摄影机影像格式的可变长度解码装置，其中第三暂存 器42可由动态存取存储器(DRAM)或静态存取存储器(SRAM)构成，另 外，第四暂存器43亦可由同一个或一个以上的动态存取存储器(DRAM) 或静态存取存储器(SRAM)构成。
请参照图7所示，为本发明的数字摄影机影像格式的可变长度解 码的方法，其步骤包括解码每一区块中的位元信息流S100，该解码指 对位元信息流做第一解码层解码，其次，分别记录有区块终点和无区 块终点的区块所剩余的位元信息流和位元数，并记录无区块终点的区 块的扫瞄方式及其顺序S102，指对无区块终点的区块和有区块终点的 区块经第一解码层解码后所剩余的位元信息流和扫瞄顺序(Scan order) 的最高频系数的地址，分别记录下来。
接着对于有区块终点的区块，利用位元产生器46来把有区块终点 的所有区块的剩余位元信息流串连成为一连续的组合比特流56、58(如 图5A的剩余位元信息流位元资料560、562、564和566，以及图5B 的剩余位元信息流位元资料580、582、584和586所构成)，并记录 其长度S104。而无区块终点的区块所剩余的位元信息流，则暂存在图 4的第四暂存器43里S106。此时第一解码层也在这个阶段结束。接下 来则是第二解码层的开始，利用图4的第一多工器44切换组合位元信 息流至第一暂存器里S108。利用图4的第二多工器48切换筒移位器 45或位元结合器47的输出S110，指对于无区块终点的每个区块进行 第二解码层首次解码时，图4的第二多工器48需切换至位元结合器47 的输出，其输出乃结合无区块终点的区块所剩余的位元信息流602和 筒移位器45输出的部分的组合位元信息流604(如图6所示，由无区 块终点的区块所剩余的位元信息流602和筒移位器45输出的部分的组 合位元信息流604，所构成的位元结合器47输出的待解码位元信息流 60)，接着进入可程序逻辑阵列查表解码S112，最后得到影像数资料 S114及其每次解码长度。重复S108至S114直到无区块终点的区块都 解码至区块终点或宏区块的所有信息流解完为止，需注意的是在每个 无区块终点的首次解码时，第二多工器48需切换至位元结合器47的 输出，而其它次解码时，第二多工器48的输出为筒移位器45的输出。
综上所述，本发明实为一不可多得的发明创作产品，极具产业上 的利用性、新颖性及进步性，完全符合发明专利申请要件，依法提出 申请。
以上所述仅为本发明的较佳可行实施例，非因此即局限本发明的 专利范围，因此任何熟悉此项技艺者在本发明的领域内，所实施的变 化或修饰皆被涵盖在本案的专利范围内，合予陈明。