用于模数转换器的方法和设备

申请号 CN201380029479.5 申请日 2013-04-26 公开(公告)号 CN104396145A 公开(公告)日 2015-03-04
申请人 马维尔国际贸易有限公司; 发明人 林黄生; 畑中信吾;
摘要 本 发明 的方面提供了一种 模数转换 器 (ADC)。所述ADC包括比较器模 块 和 数模转换 器(DAC)。所述比较器模块被配置为用于比较从模拟 信号 采样 的第一 电压 和从 数模转换器 (DAC)输出的第二电压,并且输出脉冲来指示比较结果。DAC被配置为用于基于所述脉冲激活与数字位对应的切换单元以切换状态,并且确定第二电压。
权利要求

1.一种模数转换器(ADC),包括:
比较器模,其被配置为比较从模拟信号采样的第一电压与从数模转换器(DAC)输出的第二电压,并且输出脉冲以指示所述比较的结果;以及
所述DAC被配置为基于所述脉冲激活与数字位对应的切换单元以切换状态,并且确定所述第二电压。
2.根据权利要求1所述的ADC,其中所述比较器模块被配置为基于所述比较的结果从一对输出信号中选出一个输出信号并且在所选择的输出信号中输出所述脉冲。
3.根据权利要求2所述的ADC,其中所述比较器模块被配置为避免在所选择的输出信号的同时从非选择的输出信号输出脉冲。
4.根据权利要求1所述的ADC,其中所述比较器模块进一步包括:
复位控制电路,其被配置为响应于所述脉冲复位所述比较器模块中的电路。
5.根据权利要求4所述的ADC,其中所述比较器模块在所述DAC确定所述第二电压的同时复位。
6.根据权利要求1所述的ADC,其中所述DAC包括与数字值的数字位相对应的多个切换单元,并且所述多个切换单元基于从所述比较器模块输出的脉冲在链中被激活以进行切换。
7.根据权利要求6所述的ADC,其中所述切换单元被配置为基于从所述比较器模块输出的下一个脉冲激活所述链中的下一个切换单元以进行切换。
8.根据权利要求1所述的ADC,其中所述比较器模块不输出时钟信号
9.一种方法,包括:
比较从模拟信号采样的第一电压和由数模转换器(DAC)确定的第二电压;
产生脉冲以指示所述比较的结果;以及
基于所述脉冲激活所述DAC中的与数字位对应的切换单元以切换状态。
10.根据权利要求9所述的方法,其中产生所述脉冲以指示所述比较的结果进一步包括:
基于所述比较的结果从一对输出信号中选出一个输出信号;以及
在所选择的输出信号中输出所述脉冲。
11.根据权利要求10所述的方法,进一步包括:
避免在所选择的输出信号的同时从非选择的信号输出脉冲。
12.根据权利要求9所述的方法,进一步包括:
响应于所述脉冲复位电路以用于下一次比较。
13.根据权利要求12所述的方法,进一步包括:
在复位所述电路的同时设置从所述DAC输出的所述第二电压。
14.根据权利要求9所述的方法,其中基于所述脉冲激活所述DAC中的与所述数字位对应的所述切换单元以切换所述状态进一步包括:
基于脉冲顺序地激活耦合在链中的与数字值的数字位对应的切换单元以进行切换。
15.根据权利要求14所述的方法,进一步包括:
基于下一个脉冲激活所述链中的下一个切换单元以进行切换。
16.一种集成电路(IC)芯片,具有模数转换器(ADC),所述ADC包括:
比较器模块,其被配置为比较从模拟信号采样的第一电压与从数模转换器(DAC)输出的第二电压,并且输出脉冲以指示所述比较的结果;以及
所述DAC被配置为基于所述脉冲激活与数字位对应的切换单元以切换状态,并且确定所述第二电压。
17.根据权利要求16所述的IC芯片,其中所述比较器模块被配置为基于所述比较的结果从一对输出信号中选出一个输出信号并且在所选出的输出信号中输出所述脉冲。
18.根据权利要求17所述的IC芯片,其中所述比较器模块被配置为避免在所选的输出信号的同时从非选择的输出信号输出脉冲。
19.根据权利要求16所述的IC芯片,其中所述比较器模块进一步包括:
复位控制电路,其被配置为在所述DAC确定所述第二电压的同时响应于所述脉冲复位所述比较器模块中的电路。
20.根据权利要求17所述的IC芯片,其中所述DAC包括与数字值的数字位相对应的多个切换单元,并且所述多个切换单元基于从所述比较器模块输出的脉冲在链中被激活以进行切换。

说明书全文

用于模数转换器的方法和设备

[0001] 引用合并
[0002] 本公开要求2012年4月26日提交的美国临时申请No.61/638,692,“Clockless Asynchronous SARADC”的优先权,其全部内容通过引用合并于此。

背景技术

[0003] 本文提供的背景描述的目的是概括性地介绍本公开的背景。就本背景部分描述的工作的程度而言,目前指定发明人的工作以及在申请日时可能不构成现有技术的描述发面既不明确地视为相对于本公开的现有技术也不被隐含地视为相对于本公开的现有技术。
[0004] 多种电子装置包括作为信号处理部件的模数转换器(ADC)。ADC对模拟信号采样并且将采样的模拟信号转换成数字量。数字量能够使用数字信号处理技术进一步处理。

发明内容

[0005] 本公开的方面提供一种模数转换器(ADC)。所述ADC包括比较器模数模转换器(DAC)。所述比较器模块被配置为比较从模拟信号采样的第一电压与从数模转换器(DAC)输出的第二电压,并且输出脉冲以指示比较的结果。所述DAC被配置为基于所述脉冲激活与数字位对应的切换单元以切换状态,并且确定所述第二电压。
[0006] 在实施方式中,所述比较器模块被配置为基于所述比较的结果从一对输出信号中选出一个输出信号并且在所选择的输出信号中输出所述脉冲。进一步,在示例中,所述比较器模块被配置为避免在所选择的输出信号的同时从非选择的输出信号输出脉冲。
[0007] 根据本公开的实施方式,所述比较器模块包括复位控制电路,其被配置为响应于所述脉冲复位所述比较器模块中的电路。所述比较器模块在所述DAC确定所述第二电压的同时复位。
[0008] 根据本公开的方面,所述DAC包括与数字量的数字位相对应的多个切换单元,并且所述多个切换单元基于从所述比较器模块输出的脉冲在链中被激活以进行切换。在示例中,所述切换单元被配置为当其状态已经被反转时激活下一个切换单元。
[0009] 根据本公开的方面,所述比较器模块不输出时钟信号
[0010] 本公开的方面还提供了一种方法。方法包括:比较从模拟信号采样的第一电压和由数模转换器(DAC)确定的第二电压;产生脉冲以指示所述比较的结果;以及基于所述脉冲激活所述DAC中的与数字位对应的切换单元以切换状态。附图说明
[0011] 将参照附图详细描述本公开的被提出为示例的各个实施方式,在附图中相同的附图标记指代相同的元件,并且在附图中:
[0012] 图1示出根据本公开的实施方式的集成电路(IC)芯片示例100的框图
[0013] 图2示出根据本公开的实施方式的比较器模块示例210的示意图。
[0014] 图3示出根据本公开的实施方式的时序图示例300;以及
[0015] 图4示出概括了根据本公开的实施方式的处理示例400的流程图

具体实施方式

[0016] 图1示出根据本公开的实施方式的集成电路(IC)芯片示例100的框图。IC芯片100包括模数转换器(101)以对模拟信号采样并将采样的模拟信号转换成数字量。IC芯片
100能够包括其他适当的电路部件(未示出),诸如用以制备模拟信号的模拟信号处理电路(未示出)、用以处理数字量的数字信号处理电路(未示出)等。IC芯片100可以是片上系统(SOC),或者可以是任何适当系统的一部分,所述系统诸如是计算机、便携式电脑、蓝光播放器、传感器装置、汽车等。
[0017] 在图1示例中,ADC 101是如下的逐次逼近型ADC:对于模拟信号的采样的每次转换,在最终收敛于诸如对应于模拟信号的电压电平或电流电平的位数的数字量之前,所述ADC遍历所有可能的量化电平执行多次二元搜索。如图1所示,ADC 101包括耦合在一起的比较器模块110和数模转换器(DAC)150。
[0018] 在图1示例中,比较器模块110接收与用于转换的模拟信号的采样对应的第一电压VIN,以及从DAC 150输出的第二电压VDAC,并且将第一电压VIN与第二电压VDAC进行比较。基于所述比较,比较器模块110在第一脉冲输出C0和第二脉冲输出C1其中之一中输出脉冲。在示例中,当第一电压VIN比第二电压VDAC高时,比较器模块110在第二脉冲输出C1中输出脉冲,并且当第一电压VIN比第二电压VDAC低时,比较器模块110在第一脉冲输出C0中输出脉冲。在实施方式中,比较器模块110被配置为使得,以来自第一脉冲输出C0和第二脉冲输出C1中的一个并且仅一个的形式输出比较结果。
[0019] 另外,在实施方式中,比较器模块110被构造成在比较之后自行复位比较器模块110中的电路以为下一次比较做准备。在图1示例中,比较器模块110包括响应第一脉冲输出C0和第二脉冲输出C1中的每个脉冲而复位比较器模块110中的电路的复位控制电路
120。例如,当第一脉冲输出C0输出脉冲时,复位控制电路120复位比较器模块110中的电路,并且当第二脉冲输出C1输出脉冲时,复位控制电路120复位比较器模块110中的电路。
在示例中,比较器模块110采用复位时间来复位比较器模块110中的电路,并且采用比较时间来进行比较器判定。要注意的是比较器判定用的比较时间可以变化。在实施方式中,一旦激活,比较器模块110在被停用之前重复执行复位操作和比较操作。
[0020] ADC 150接收两个脉冲输出C0和C1,并且逐步地解析与模拟信号的电压电平对应的数字量的位值。根据本公开的实施方式,DAC 150包括多个与数字量的位对应的链式电路单元,诸如图1中的B9至B0。例如,数字量具有十个位。电路单元B9与数字量的最重要的位“位-9”对应,电路单元B8与数字量的“位-8”对应,以此类推,电路单元B1与数字量的“位-1”对应,并且电路单元B0与数字量的最不重要的位“位-0”对应。每个电路单元均从链中的前一个电路单元接收第一脉冲输出C0和第二脉冲输出C1以及控制信号。在实施方式中,控制信号具有使得电路单元能响应第一脉冲输出C0和第二脉冲输出C1而操作的激活状态,并且具有不允许电路单元响应第一脉冲输出C0和第二脉冲输出C1而操作的停用状态。另外,激活状态能够沿着链传递以使得电路单元B9至B0逐个地响应第一脉冲输出C0和第二脉冲输出C1中的脉冲而解析它们的状态。
[0021] 在示例中,每个电路单元均包括一个或多个切换电路,所述切换电路被构造成一旦电路单元被激活就基于第一脉冲输出C0和第二脉冲输出C1切换到与位值对应的状态。例如,一旦被激活,电路单元在第一脉冲输出C0具有脉冲的时候能够切换到与二进制值“0”对应的逻辑“0”状态,并且在第二脉冲输出C1具有脉冲的时候能够切换到与二进制值“1”对应的逻辑“1”状态。当激活状态沿着链逐个传递时,电路单元B9至B0基于第一脉冲输出C0和第二脉冲输出C1解析与数字量的位值对应的状态。
[0022] 另外,DAC 150将电路单元B9至B0的状态转换到第二电压VDAC。根据本公开的方面,DAC 150采用逻辑延迟时间来响应第一脉冲输出C0和第二脉冲输出C1中的脉冲切换电路单元B9-B0的状态,并且采用确定时间(settling time)来将第二电压VDAC确定到与电路单元B9-B0的状态对应的电平。在示例中,DAC 150被适当地被配置为使得逻辑延迟时间和确定时间的和与比较器模块110的复位时间大约相同。由此,当DAC 150切换状态并将所述状态转换成第二电压VDAC,比较器模块110复位并且为下一次比较做好准备。
[0023] 在操作期间,在示例中,比较器模块110由时钟信号ADC_CLK触发,以开始操作。在示例中,ADC 101包括被配置为响应例如时钟信号ADC_CLK的上升沿对模拟信号采样并且产生第一电压VIN的采样和保持电路(未示出)。另外,采样和保持电路保持第一电压VIN的电压电平直到ADC_CLK的下一个上升沿。另外,ADC 101响应所述上升沿开始转换。
[0024] 具体地,在示例中,ADC 150响应时钟信号ADC_CLK的上升沿而将对电路单元B9的控制信号初始为激活状态。当电路单元B9被激活时,电路单元B9被初始化成逻辑“1”状态。在示例中,因为其他电路单元B8-B0还没有被激活,所以它们处于默认状态,诸如逻辑“0”状态。在示例中,DAC 150产生和确定对应于二进制序列“1000000000”的第二电压VDAC。
[0025] 然后,比较器模块110将第一电压VIN与第二电压VADC比较。在图1示例中,第一电压VIN比第二电压VADC高,比较器模块110在第二脉冲输出C1中输出脉冲(例如,P9)。响应所述脉冲输出,复位控制电路120产生复位信号,诸如复位脉冲等,以使比较器模块110中的电路复位。
[0026] 当DAC 150收到第二脉冲输出C1中的脉冲P9时,电路单元B9维持所述状态并响应脉冲P9将激活状态传递给电路单元B8。当电路单元B8被激活,电路单元B8被初始化成逻辑“1”状态。因为其他电路单元B7-B0还没有被激活,所以它们处于默认状态,诸如逻辑“0”状态。DAC 150确定对应于二进制序列“1100000000”的第二电压VDAC。
[0027] 然后,比较器模块110将第一电压VIN与第二电压VADC比较。在图1示例中,第一电压VIN比第二电压VADC低,比较器模块110在第一脉冲输出C0中输出脉冲(例如,P8)。响应所述脉冲输出,复位控制电路120使比较器模块110中的电路复位。
[0028] 当DAC 150收到第一脉冲输出C0中的脉冲P8时,电路单元B8切换到逻辑“0”状态并且响应脉冲P8将激活状态传递到电路单元B7。
[0029] 所述过程可以重复执行以解析电路单元B7-B0的状态。在电路单元B0基于例如脉冲P0最终化其状态之后,DAC 150输出与电路单元B9至B0的状态对应的数字量,并且也可能输出表示转换结束的完成信号。
[0030] 根据本公开的方面,ADC 101的操作不要求高频时钟信号,诸如频率为时钟信号ADC_CLK的多倍的时钟信号。
[0031] 在相关的ADC的实施中,比较器输出静态输出和频率比ADC_CLK高很多的异步时钟信号。静态输出表示比较结果,异步时钟信号提供静态输出用的定时信息。在示例中,异步时钟信号具有下述上升沿:所述上升沿具有到比较结果的输出的延时。相关的ADC包括基于异步时钟信号操作以在相关的ADC内产生DAC用的控制信号的逐次逼近寄存器(SAR)。
[0032] 根据本公开的方面,ADC 101能够被配置为具有比相关的ADC快的速度。在示例中,ADC 101的每个位均在位循环中被解析。位循环包括复位时间和比较器判定时间。在比较器判定时间期间,比较器模块110比较第一电压VIN和第二电压VDAC,并且基于所述比较在第一脉冲输出和第二脉冲输出其中之一中输出脉冲。在示例中,比较判定时间可以从位到位变化。在比较器复位时间期间,比较器模块110复位内部电路以准备下一次比较。在比较器复位时间期间的同时,DAC 150基于第一脉冲输出和第二脉冲输出中的脉冲切换状态,并且相应地确定第二电压VDAC。
[0033] 对于相关的ADC,每个位循环均包括比较器判定时间、静态输出和异步时钟之间的延时、寄存器延时以及相关的ADC内部的DAC用的确定延时。在示例中,因为静态输出和异步时钟之间的延时、寄存器延时以及DAC用的确定延时的和大于比较器复位时间,所以相关的ADC包括延时电路以在比较器复位时间中引入额外的延时以匹配所述和。由此,相关的ADC用的位循环比ADC101的位循环长。由此,在示例中,时钟信号ADC_CLK的频率可以增大。
[0034] 根据本公开的另一方面,ADC 101具有比相关的ADC减少了数量的关键全局路由信号。在图1示例中,比较器模块110将两个脉冲输出信号传递给DAC 150。DAC 150中的控制信号能够使用本地路由资源从一个电路单元被路由到另一个电路单元。在相关的ADC示例中,比较器对相关的ADC的SAR寄存器输出静态输出和异步时钟信号,SAR寄存器输出多个控制信号,诸如10-位DAC用的十个控制信号。所述静态输出、异步时钟信号、控制信号、激活信号可能要求全局路由资源。此外,在示例中,延时电路也产生需要被全局路由的激活信号。
[0035] 根据本公开的另一方面,ADC 101比相关的ADC消耗的面积少。在示例中,使用每个开关均具有三个的十个开关实施DAC 150中的链功能。相关的ADC使用十个SAR寄存器控制逐次的位解析,并且消耗更多的硅面积。
[0036] 要注意的是,在图1示例中,ADC 101的部件被实施在一个IC芯片上。在另一示例中,ADC 101的部件可以被实施在多个芯片上,并且跨越多个芯片地耦合在一起。
[0037] 图2示出根据本公开的实施方式的比较器模块210的示意图。在示例中,比较器模块210被用在ADC 101中作为比较器模块110。比较器模块210包括比较器(COMP)211、两个交叉耦合的NAND门212和213、两个反相器214和215、两个NOR门221和222以及NAND门223。这些元件如图2所示耦合在一起。
[0038] 在实施方式中,比较器211接收第一电压VIN和第二电压VDAC,比较第一电压和第二电压,并且基于所述比较在两个输出O1和O2其中之一中产生脉冲。在示例中,两个输出O1和O2在比较前复位到较低的电压电平。当第一电压VIN大于第二电压VDAC时,比较器211在输出O2中输出正脉冲,当第一电压VIN小于第二电压VDAC时,比较器211在输出O1中输出正脉冲。
[0039] 交叉耦合的NAND门212和213以及反相器214和215形成用于再生脉冲输出O1和O2的存器。在示例中,由于容性耦合,当一个输出具有真脉冲时,另一个输出具有假脉冲。真脉冲一般比假脉冲强。锁存器传递较强的脉冲,并且去除较弱的脉冲,使得一个并且仅一个脉冲输出(C0或C1)具有脉冲。
[0040] 两个NOR门221和222以及NAND门223形成复位控制电路。复位控制电路产生复位信号COMP_RESET以触发比较器211在各种情形下复位。在示例中,当脉冲输出C0和C1其中之一具有脉冲时,复位控制电路在复位信号COMP_RESET中产生脉冲以复位比较器211中的电路。在另一示例中,当ADC时钟信号,诸如图1中的时钟信号ADC_CLK,具有上升沿,信号ADC_CLK_RESET具有脉冲,于是复位控制电路在复位信号COMP_RESET中产生脉冲以复位比较器211中的电路。在另一示例中,当LSB位已经被解析,信号DONE_RESET响应ADC转换结束而具有脉冲,复位控制电路在复位信号COMP_RESET中产生脉冲以复位比较器211中的电路。
[0041] 图3示出根据本公开的实施方式的使用ADC 101的模数转换用的时序图示例300。图300包括第一电压VIN用的第一曲线310以及第二电压VDAC用的第二曲线320。第一电压VIN从转换用的模拟信号采样,并且在转换时间期间被较稳定地保持。第二电压VDAC例如从DAC 150输出。DAC 150基于第一电压VIN与第二电压VDAC的比较从最重要的位(MSB),诸如位-9,到最不重要的位(LSB),诸如位-0,逐次解析与第一电压VIN对应的数字量的位值,并且基于所解析的位值确定第二电压VDAC。结果,第二电压VDAC变化并且逐渐接近第一电压VIN。
[0042] 具体地,在示例中,在解析电路单元B9的状态用的时间期间,电路单元B9被初始化为逻辑“1”状态,并且DAC 150确定对应于二进制序列“1000000000”的第二电压VDAC。因为第一电压VIN比第二电压VDAC高,所以比较器模块110在第二脉冲输出C1中输出脉冲(例如图1中的P9)。响应所述脉冲输出,复位控制电路120复位比较器模块110中的电路。当DAC 150接收第二脉冲输出C1中的脉冲P9时,电路单元B9维持所述状态并响应脉冲P9将激活状态传递给电路单元B8。
[0043] 类似地,在解析电路单元B8的状态用的时间期间,电路单元B8被初始化为逻辑“1”状态,并且DAC 150确定对应于二进制序列“1100000000”的第二电压VDAC。因为第一电压VIN比第二电压VDAC低,所以比较器模块110在第一脉冲输出C0中输出脉冲(例如图1中的P8)。响应所述脉冲输出,复位控制电路120复位比较器模块110中的电路。当DAC
150接收第一脉冲输出C0中的脉冲P8时,电路单元B8切换到逻辑“0”状态并响应脉冲P8将激活状态传递给电路单元B7。
[0044] 如图3所示,每个位循环均包括比较器复位时间和比较器判定时间。在比较器复位时间期间,DAC 150中的电路单元切换逻辑状态并且DAC 150相应地确定第二电压VDAC。
[0045] 图4示出概括了根据本公开的实施方式的处理示例400的流程图。所述处理可以由ADC 101执行。所述处理开始于S401并且行进到S410。
[0046] 在S410,ADC 101由时钟信号ADC_CLK触发。在实例中,ADC响应时钟信号ADC_CLK的上升沿开始操作。
[0047] 在S420,ADC 101执行比较器模块110的初始复位以及DAC 150的初始确定。例如,响应于时钟信号ADC_CLK的上升沿,复位控制电路120产生复位脉冲以复位比较器模块110中的电路,并且DAC 150激活电路单元B9,电路单元B9进入初始化状态,诸如逻辑“1”状态。其他电路单元B8-B0未被激活并且处于默认状态,诸如逻辑“0”状态。DAC 150确定与电路单元B9-B0对应的第二电压VDAC。
[0048] 在S430,比较器模块110将第一电压VIN与第二电压VDAC进行比较。
[0049] 在S440,比较器模块110基于所述比较产生脉冲。例如,当第一电压VIN比第二电压VDAC高时,比较器模块110在第二输出信号C1中产生脉冲;当第一电压VIN比第二电压VDAC低时,比较器模块110在第一输出信号C0中产生脉冲。
[0050] 在S450,比较器模块110响应所述脉冲复位,并且DAC 150基于所述脉冲解析位。例如,复位控制电路120响应所述脉冲产生复位信号以复位比较器模块110中的电路。与位对应的被激活的电路单元基于所述脉冲解析其状态。在示例中,当脉冲处于第一输出信号C0中时,被激活的电路单元切换到逻辑“0”状态,然后激活下一个电路单元。当所述脉冲处于第二输出信号C1中时,被激活的电路单元维持逻辑“1”状态,然后激活下一个电路单元。在示例中,当下一个电路单元被激活时,下一个电路单元进入逻辑“1”状态。另外,DAC 150确定对应于电路单元B9-B0的状态的第二电压VDAC。
[0051] 在S460,ADC 101确定转换是否完成。例如,当对应于最不重要的位(LSB)的电路单元被解析时,DAC 150例如将DONE信号设置成逻辑“1”以指示所有的数字位都已经被解析,否则,DONE信号为逻辑“0”。当转换完成时,所述处理行进到S470;否则,所述处理返回到S430以解析下一个位。
[0052] 在S470,ADC 101基于电路单元B9-B0的状态输出数字位。所述处理于是行进到S499并且终止。
[0053] 虽然本公开的方面已经结合其被提出为示例的具体实施方式进行了描述,但是可以对示例进行替代、改型和改变。因此,本文中阐述的实施方式用于说明而并非限制。在不脱离所附权利要求书的范围的情况下可以进行改变。
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