用于信号处理的连续逼近式乘除法电路及其信号处理方法 |
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| 申请号 | CN201210440948.X | 申请日 | 2012-11-02 | 公开(公告)号 | CN102945147A | 公开(公告)日 | 2013-02-27 |
| 申请人 | 崇贸科技股份有限公司; | 发明人 | 杨大勇; | ||||
| 摘要 | 本 发明 提出一种用于 信号 处理的连续逼近式乘除法 电路 及其 信号处理 方法，连续逼近式乘除法电路包含一数字模拟转换器、一第一计数器、一第二计数器、一振荡电路及一控制 逻辑电路 。数字模拟转换器依据一 输入信号 的数值及一第一信号产生乘除法电路的一 输出信号 。第一计数器依据一 频率 信号及输入信号的工作周期产生第一信号。第二计数器依据频率信号及输入信号的信号周期产生一第二信号。振荡电路依据一第三信号产生频率信号。控制逻辑电路依据第二信号及一常数产生第三信号。第一信号相关于输入信号的工作周期。第二信号相关于输入信号的信号周期。 | ||||||
| 权利要求 | 1.一种用于信号处理的连续逼近式乘除法电路，其特征在于，其包含： |
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| 说明书全文 | 用于信号处理的连续逼近式乘除法电路及其信号处理方法技术领域[0001] 本发明是相关于一种乘除法电路，尤其是相关于用在处理信号的乘除法电路。 背景技术[0002] 习知乘除法电路需要一模拟数字转换器、数字乘/除法电路及一数字模拟转换器以处理信号。因此，习知乘除法电路的电路架构复杂且庞大。如此，本发明提出一连续逼近式乘除法电路的电路及方法，其电路简易、尺寸小且低成本，以解决习知乘除法电路的问题。 发明内容[0003] 本发明的目的之一，在于提供一种乘除法电路，其电路简易、尺寸小且低成本。 [0004] 本发明提供用于处理信号的一乘除法电路，其包含一数字模拟转换器、一第一计数器、一第二计数器、一振荡电路及一控制逻辑电路。数字模拟转换器依据一输入信号的数值及一第一信号产生乘除法电路的一输出信号；第一计数器依据一频率信号及输入信号的工作周期产生第一信号；第二计数器依据频率信号及输入信号的信号周期产生一第二信号；振荡电路依据一第三信号产生频率信号；控制逻辑电路依据第二信号及一常数产生第三信号。第一信号相关于输入信号的工作周期，第二信号相关于输入信号的信号周期。附图说明 [0005] 图1为本发明的连续逼近式乘除法电路的方块图； [0006] 图2为本发明的连续逼近式乘除法电路的一较佳实施例的电路图； [0007] 图3为本发明的输入信号SP、信号SYNc及信号CLR的信号波形图； [0008] 图4为本发明的第一计数器及第二计数器的一较佳实施的电路图； [0009] 图5为本发明的控制逻辑电路的一较佳实施例的电路图；及 [0010] 图6为本发明的振荡电路的一较佳实施例的电路图。 [0011] 【图号对照说明】 [0012] 10 连续逼近式乘除法电路 100 振荡电路 [0013] 150 数字转模拟电路 20 数字模拟转换器[0014] 200 压控振荡器 25 脉波产生器 [0015] 27 反相器 30 第一计数器 [0016] 31 计数器 35 与门 [0017] 40 第二计数器 41 寄存器 [0018] 45 与门 50 控制逻辑电路 [0019] 51 电路 52 电路 [0020] 53 电路 54 电路 [0021] 55 电路 56 电路 [0022] AO 输出端 CK 频率信号 [0023] CLK1 频率输入信号 CLK2 频率输入信号 [0024] CLR 信号 DIN 数字输入端 [0025] F 数字数值 M 第二信号 [0026] N 第一信号 RST 重置端 [0027] SIN 输入信号 SOUT 输出信号 [0028] SP 输入信号 SYNC 信号 [0029] T 信号周期 TP 工作周期 [0030] VR 参考输入端 VX 模拟信号 [0031] X 第三信号 具体实施方式[0032] 为了使本发明的结构特征及所达成的功效有更进一步的了解与认识，特用较佳的实施例及配合详细的说明，说明如下： [0033] 请参阅图1，其为本发明的连续逼近式乘除法电路(successiveapproximation multiplier-divider circuit)的方块图。如图所示，连续逼近式乘除法电路10的输出可以表示为： [0034] [0035] 其中，SOUT为连续逼近式乘除法电路10的一输出信号；SIN为一输入信号SP的振幅；TP为输入信号SP的工作周期(如图3所示)；T为输入信号SP的信号周期(如图3所示)，信号周期T包含工作周期TP。输入信号SP及输出信号SOUT为模拟信号。 [0036] 请参阅图2，其为本发明的连续逼近式乘除法电路10的一较佳实施例的电路图。如图所示，连续逼近式乘除法电路10包含一数字模拟转换器(D/A)20、一第一计数器30、一第二计数器40、一振荡电路(OSC)100及一控制逻辑电路50。 [0037] 连续逼近式乘除法电路10接收输入信号SP及输入信号SIN(输入信号SP的振幅，相当于输入信号的数值)，以产生输出信号SOUT。输出信号SOUT产生于数字模拟转换器20的一输出端AO。数字模拟转换器20的输出信号SOUT被决定于数字模拟转换器20的一参考输入端(最大值输入端)VR及一数字输入端DIN。最大值输入端VR接收输入信号SIN(输入信号SP的振幅)。数字输入端DIN接收一第一信号N。换言之，输出信号SOUT被决定于输入信号SIN与第一信号N。因此，方程式(1)可以表示为： [0038] [0039] [0040] 其中，VR为数字模拟转换器20的最大值输入端VR所接收的信号；n为第一信号N的数值；NMAX为第一信号N的最大值；NMAX相等于数字模拟转换器20的数字输入的最大幅度(full scale)。 [0041] 第一计数器30耦接数字模拟转换器20的数字输入端DlN及振荡电路100。第一计数器30依据输入信号SP的工作周期(duty cycle)及振荡电路100产生的一频率信号CK而产生第一信号N。第一信号N的数值会依据频率信号CK的频率的增加及/或输入信号SP的工作周期的增加而增加。 [0042] 第一计数器30更接收一信号SYNC及一信号CLR。第一信号N的数值会依据信号SYN的致能而被拴锁。第一信号N的数值会依据信号CLR而被重置。振荡电路100耦接第一计数器30、第二计数器40及控制逻辑电路50。振荡电路100依据控制逻辑电路50产生的一第三信号X产生频率信号CK。振荡电路100的频率信号CK会依据控制逻辑电路50的回授(第三信号X)而调整。第二计数器40耦接振荡电路100及控制逻辑电路50。 [0043] 第二计数器40依据输入信号SP的信号周期(period)及振荡电路100产生的频率信号CK产生一第二信号M。第二信号M相关于输入信号SP的信号周期。第二信号M的数值会依据频率信号CK的频率的增加及/或输入信号SP的信号周期的的增加而增加。第二计数器40更接收信号SYNC及信号CLR。第二信号M的数值会依据信号SYNC的致能而被拴锁。第二信号M的数值会依据信号CLR而被重置。控制逻辑电路50会调整频率信号CK及锁住第二计数器40产生的第二信号M的数值。第二信号M更耦接控制逻辑电路50。控制逻辑电路50依据第二信号M及一数字数值F的比较结果而产生第三信号X。数字数值F为一常数数值，且相关于第一信号N的最大值(NMAX)，数字数值F可为一固定数值。 [0044] 第一信号N、第二信号M及第三信号X为数字信号。第一信号N、第二信号M及第三信号X分别包含至少一数字信号。连续逼近式乘除法电路10更包含与门35与45、一脉波产生器25及一反相器27。与门35耦接振荡电路100及第一计数器30。与门35的一输入端接收振荡电路100产生的频率信号CK。与门35的另一输入端接收输入信号SP。与门35的一输出端耦接第一计数器30的一频率输入端及输出一频率输入信号CLK1。也就是说，第一计数器30的频率输入端被频率信号CK及输入信号SP所驱动。 [0045] 与门45耦接振荡电路100、第二计数器40与反相器27，且经由反相器27耦接脉波产生器25。输入信号SP用于经由脉波产生器25产生信号SYNC。换言之，脉波产生器25依据输入信号SP产生信号SYNC。信号SYNC依据输入信号SP的上升边缘而产生。因此，信号SYNC表示输入信号SP的信号周期。与门45的一输入端经由反相器27接收信号SYNC。与门45的另一输入端接收振荡电路100产生的频率信号CK。与门45的一输出端耦接第二计数器40的一频率输入端及输出一频率输入信号CLK2。也就是说，第二计数器40的频率输入端被频率信号CK及输入信号SP所驱动。第二计数器40的位长度大于第一计数器30的位长度。信号SYNC及信号CLR耦接计数器30、40，以控制数据的拴锁及清除。 [0046] 请参阅图3，其为本发明的输入信号SP、信号SYNC及信号CLR的波形图。如图所示，信号SYNC依据输入信号SP的上升边缘所产生(逻辑高准位)。信号CLR产生(逻辑低准位)于信号SYNC的禁能(逻辑低准位)的后。 [0047] 请参阅图4，其为本发明的第一计数器30及第二计数器40的一较佳实施的电路图。如图所示，第一计数器30及第二计数器40包含一计数器31及一寄存器41。计数器31接收频率输入信号CLK1及信号CLR或者频率输入信号CLK2及信号CLR。计数器31为一二位计数器(binary counter)。寄存器41接收信号SYNC。计数器31会依据频率输入信号CLK1或CLK2增加本身的输出数值。寄存器41会依据信号SYNC的致能而栓锁计数器31的输出数值于寄存器41内。寄存器41的输出端产生第一信号N或第二信号M。计数器31会依据信号CLR而重置计数器31的输出数值。 [0048] 请参阅图5，其为本发明的控制逻辑电路50的一较佳实施例的电路图。如图所示，控制逻辑电路50运作于信号CLR的致能周期(如图3所示的逻辑低周期)。一电路51藉由数字数值F减去第二信号M而产生一数据R(R＝F-M)。一电路52用于比较数据R与零(0)。若数据R的数值小于0(R＜0)，则一电路53增加第三信号X的数值(X＝X+K；K可为一固定数或一变量)。若数据R的数值未小于0，则一电路54将会运作并检查数据R。 [0049] 电路54用于检查数据R的数值是否等于0。若数据R的数值等于0(R＝0)，则一电路55会保持第三信号X的数值而不会改变(X＝X)，以及频率信号CK的频率也会保持而不改变，且锁住第二计数器40产生的第二信号M的数值。若数据R的数值大于0(R＞O)，则一电路56会减少第三信号X的数值(X＝X-K)。因此，若第二信号M的数值大于数字数值F，则第三信号X的数值会增加而导致频率信号CK的频率增加。若第二信号M的数值小于数字数值F，第三信号X的数值会减少而导致频率信号CK的频率降低。 [0050] 请参阅图6，其为本发明的振荡电路100的一较佳实施例的电路图。如图所示，一数字转模拟电路150依据第三信号X产生一模拟信号VX。数字转模拟电路150更接收一信号MR。一压控振荡器200依据模拟信号VX产生频率信号CK。如此，振荡电路100的频率信号CK会依据控制逻辑电路50(如图2所示)的回授(第三信号X)而被调整。控制逻辑电路50会调整频率信号CK及锁住第二计数器40产生的第二信号M的数值。当输入信号SP的信号周期改变时，第二信号M的数值会被锁住而为第一信号N的最大值(NMAX)。最大值NMAX的关系式表示于方程式(3)。一旦，第二信号M的数值被调整为第一信号N的最大值(NMAX)，第一信号N的最大值(NMAX)会等于输入信号SP的信号周期(T)，及第一信号N的值(n)会相关于输入信号SP的工作周期(TP)。因此，如方程式(1)所示，输出信号SOUT为输入信号SIN的数值乘于输入信号SP的工作周期TP。此外，输出信号SOUT为输入信号SIN的数值除以输入信号SP的信号周期T。 |
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