数模转换器 |
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| 申请号 | CN201110444075.5 | 申请日 | 2011-12-27 | 公开(公告)号 | CN102545905B | 公开(公告)日 | 2015-05-06 |
| 申请人 | 华为技术有限公司; | 发明人 | 郭书苞; 陈君; 雷工; 刘永平; | ||||
| 摘要 | 本 发明 实施例 提供一种 数模转换 器，包括：主 调制器 ；辅调制器，与所述主调制器连接；延迟单元，与所述主调制器连接；减法器，分别与所述延迟单元和辅调制器连接；第一处理模 块 ，用于对所述辅调制器输出的B位数字 信号 依次进行译码、动态匹配和数模转换，得到第一 模拟信号 ；第二处理模块，用于对所述减法器输出的(N-B+1)位量化噪声信号依次进行译码、动态匹配和数模转换，得到模拟噪声信号；加法器，分别与所述第一处理模块和第二处理模块连接，用于将所述第一模拟信号与模拟噪声信号相加，得到第二模拟信号并输出。在主调制器之后级联一个量化位数少的辅调制器避免了主调制器量化位数多导致的功耗和DAC整体面积增加的问题。 | ||||||
| 权利要求 | 1.一种数模转换器，其特征在于，包括： |
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| 说明书全文 | 数模转换器技术领域背景技术[0002] 数模转换器(Digital-to-Analog Converter，简称DAC)将数字信号转变为可以人为感觉的模拟信号，通常是将数字码通过权重加和转变为相应的电压信号。DAC可以应用于视频、图象处理及无线领域的应用中，但并不局限于此。在以上应用中往往需要具有高速高精度DAC，提高速度和分辨率往往需要增加设计成本和功耗。因此，从系统及方法层面来提高DAC的性能变得尤为重要。 [0003] 图1是一个典型的过采样SIGMA-DELTA DAC的示意图。如图1所示，SIGMA-DELTA调制器102将M位输入信号150通过调制转变为N位调制信号，M＞N，然后通过译码器104转变为2^N位温度计码，再通过扰频器106对温度计码动态匹配，最后DAC电路108将动态匹配后的代码转变为模拟信号152。当调制器102中量化器的量化位数从N位增加到N+1位时，译码器104的输出线从2^N根增加到2^(N+1)根，扰频器106中的动态算法单元和DAC电路108中的DAC单元也要增加一倍。举例来说，当N从6增加到7时，译码器104的输出线从64增加到128，动态算法单元和DAC单元也要从64个增加到128个。 [0004] 现有技术中存在这样一种DAC，结构上相当于一个级联调制器，后一级的输入为前一级输出的量化噪声，最终通过模拟部分加和抵消了第一级量化噪声，最终只留下了高阶调制的量化噪声。在这种结构中，信号只存在于第一级调制器中，后级调制器只含噪声，可以通过提高调制器的阶数，将带内噪声移到带外，因此带外噪声较高。如果要从整体降低带内带外噪声，在调制器中采用量化位数更多的量化器是主要途径。 [0005] 但是，量化器的量化位数增加会带来电流源的静态不匹配误差，开关的非理想特性等非理想因素，这些因素会导致谐波的产生，恶化输出信号质量。另外，量化器的量化位数增加也需要相应地增加动态算法单元和DAC单元的个数，导致功耗和DAC整体面积的增加。 发明内容[0006] 本发明实施例提供一种数模转换器，用以在降低带内带外噪声的同时避免量化器的量化位数增加导致功耗和DAC整体面积增加的问题。 [0007] 本发明实施例提供的一种数模转换器，包括： [0008] 主调制器，用于将输入的M位数字信号调制为N位数字信号，M、N为正整数，M＞N； [0009] 辅调制器，与所述主调制器连接，用于将所述N位数字信号调制为B位数字信号，B为正整数，B＜N； [0010] 延迟单元，与所述主调制器连接，用于对所述N位数字信号进行延迟处理； [0011] 减法器，分别与所述延迟单元和辅调制器连接，用于将延迟后的N位数字信号减去所述辅调制器输出的B位数字信号，得到(N-B+1)位量化噪声信号； [0012] 第一处理模块，用于对所述辅调制器输出的B位数字信号依次进行译码、动态匹配和数模转换，得到第一模拟信号； [0013] 第二处理模块，用于对所述减法器输出的(N-B+1)位量化噪声信号依次进行译码、动态匹配和数模转换，得到模拟噪声信号； [0014] 加法器，分别与所述第一处理模块和第二处理模块连接，用于将所述第一模拟信号与模拟噪声信号相加，得到第二模拟信号并输出。 [0015] 本发明实施例采用了在主调制器之后级联一个量化位数少的辅调制器的技术手段，避免了主调制器量化位数多导致的功耗和DAC整体面积增加的问题，降低了电流源的静态不匹配误差、开关的非理想特性等非理想因素；并且采用了第二处理模块对主调制器和辅调制器输出信号相减得到的量化噪声信号进行处理得到噪声模拟信号，将噪声模拟信号与第一处理模块对辅调制器的输出进行处理得到的第一模拟信号相加，得到第二模拟信号的技术手段，可以降低带内带外噪声，获得较低的总谐波失真。附图说明 [0016] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。 [0017] 图1a为本发明实施例提供的一种数模转换器的结构示意图； [0018] 图1b为图1a所示实施例中第一处理模块的一种结构示意图； [0019] 图1c为图1a所示实施例中第二处理模块的一种结构示意图； [0020] 图2为图1b所示实施例中第一数模转换电路的电路示意图； [0021] 图3为图1c所示实施例中第二数模转换电路的电路示意图； [0023] 图5为图1a所示实施例中第一处理模块的又一结构示意图； [0024] 图6为图5所示实施例中冗余逻辑单元的一种电路示意图； [0025] 图7为图6所示冗余逻辑单元的一种信号时序图； [0026] 图8为全差分的第一DAC单元、冗余转换单元和运算放大器的一种电路示意图。 具体实施方式[0027] 为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。 [0028] 图1a为本发明实施例提供的一种数模转换器的结构示意图。如图1a所示，该数模转换器包括： [0029] 主调制器11，用于将输入的M位数字信号调制为N位数字信号，M、N为正整数，M＞N； [0030] 辅调制器12，与主调制器11连接，用于将所述N位数字信号调制为B位数字信号，B为正整数，B＜N； [0031] 延迟单元13，与主调制器11连接，用于对所述N位数字信号进行延迟处理； [0032] 减法器14，分别与延迟单元13和辅调制器12连接，用于将延迟后的N位数字信号减去所述辅调制器输出的B位数字信号，得到(N-B+1)位量化噪声信号； [0033] 第一处理模块15，用于对辅调制器12输出的B位数字信号依次进行译码、动态匹配和数模转换，得到第一模拟信号； [0034] 第二处理模块16，用于对减法器14输出的(N-B+1)位量化噪声信号依次进行译码、动态匹配和数模转换，得到模拟噪声信号； [0035] 加法器17，分别与第一处理模块15和第二处理模块16连接，用于将所述第一模拟信号与模拟噪声信号相加，得到第二模拟信号并输出。 [0036] 具体地，辅调制器12可以采用一阶或高阶调制器实现，较优地，为了电路设计简单，采用一阶调制器实现。假设主调制器11的输出信号为A，辅调制器12的噪声传递函数NTF为H1，且量化噪声为E1，则辅调制器12的输出信号为：B＝A+H1*E1；减法器14将延迟后的主调制器11的输出信号和辅调制器12的输出信号相减后得到的量化噪声信号为-H1*E1，可以用N-B+1比特表示。辅调制器12的输出信号和该量化噪声信号分别经过第一处理模块15、第二处理模块16处理后转变为模拟信号相加，最后得到该数模转换器的输出信号A。 [0037] 通常，处理模块可以由译码器、扰频器和数模转换电路组成。图1b为图1a所示实施例中第一处理模块的一种结构示意图。图1c为图1a所示实施例中第二处理模块的一种结构示意图。如图1b、1c所示，第一处理模块15包括依次连接的第一译码器151、第一扰频器152和第一数模转换电路153，第二处理模块16包括依次连接的第二译码器161、第二扰频器162和第二数模转换电路163。 [0038] 举例来说，如果主调制器11的输出信号是7比特(bits)，辅调制器12的输出信号是4bits，相减后的量化噪声信号也为N-B+1＝4bits，这样第一数模转换电路中的DAC单元就可以从由原来的2^7＝128个减小到了2^4＝32个，虽然第二数模转换电路中也需要了2^4＝32个DAC单元，但总的DAC单元数也仅为32+32＝64个，远少于128个。另外，由于减法器14输出的4bits是噪声信号，不是数据信号，在加法器17处不会引起两路谐波相加的问题，且数据信号从7bits降到4bits有助于降低静态不匹配误差、开关的非理想特性等非理想因素等。 [0039] 为了尽量减少总的DAC单元的数量，在N一定的情况下，要使得2^B+2^(N-B+1)最小，也就是，当N为奇数时，B取值为(N+1)/2，当N为偶数时，B取值为N/2或N/2+1。 [0040] 图2为图1b所示实施例中第一数模转换电路的电路示意图。如图2所示，第一数模转换电路153包括： [0042] 2^B个第一DAC单元22，用于分别根据第一锁存器21输出的2^B对第一控制信号和第二控制信号，进行数模转换，得到所述第一模拟信号； [0043] 每个第一DAC单元22包括： [0044] 第一电流源 221、第一金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，简 称MOSFET)222 和 第 二MOSFET223，第一电流源221通过第一加和点224分别连接第一MOSFET222、第二MOSFET223的源极，第一MOSFET222、第二MOSFET223的漏极分别连接第一DAC单元22的输出正端、输出负端，第一MOSFET222、第二MOSFET223的栅极分别连接第一锁存器21以接收输入的所述第一控制信号、第二控制信号，第一MOSFET222、第二MOSFET223为参数相同的负极性(N型)MOSFET。 [0045] 具体地，第一控制信号和第二控制信号互为“非”是指，当第一控制信号为高电平时第二控制信号为低电平，反之也是如此。 [0046] 图3为图1c所示实施例中第二数模转换电路的电路示意图。如图3所示，第二数模转换电路163包括： [0047] 第二锁存器31，用于根据第二扰频器162输出的第二转换控制信号，输出2^B对第三控制信号和第四控制信号，每对第三控制信号和第四控制信号互为非； [0048] 2^B个第二DAC单元32，用于分别根据第二锁存器31输出的2^B对第三控制信号和第四控制信号，进行数模转换，得到所述模拟噪声信号； [0049] 每个第二DAC单元32包括： [0050] 第二电流源321、第三MOSFET322和第四MOSFET323，第二电流源321通过第二加和点324分别连接第三MOSFET322、第四MOSFET323的源极，第三MOSFET322、第四MOSFET323的漏极分别连接第二DAC单元的输出正端、输出负端，第三MOSFET322、第四MOSFET323的栅极分别连接第二锁存器31以接收输入的所述第三控制信号、第四控制信号，第三MOSFET322、第四MOSFET323为参数相同的负极性(N型)MOSFET。 [0051] 通常，第一数模转换电路153和第二数模转换电路154输出的电流信号还可以通过电流电压转换器转换成电压信号。对应地，该数模转换器还包括： [0052] 2^B个第一电流电压转换器和2^B个第二电流电压转换器，每个第一DAC单元22的输出正端和输出负端通过对应的第一电流电压转换器与加法器17连接，每个第二DAC单元32的输出正端和输出负端通过对应的第二电流电压转换器与加法器17连接。 [0053] 具体地，第一电流电压转换器和第二电流电压转换器均可以通过运算放大器实现。图4为第一DAC单元与运算放大器的电路示意图。如图4所示，第一DAC单元22的输出正端和输出负端分别连接运算放大器(Operational Amplifier，简称OPAMP)的两个输入端。假设如果运算放大器是理想的，则其两个输入端的电压Va、Vb相等，但在深亚微米工艺下，要求宽带宽高增益通常使运算放大器的设计复杂化，且功耗可能增加，因此通常两个输入端的电压Va、Vb会随DAC单元的输出电流变化而变化；在动态元件匹配(Dynamic Element Matching，简称DEM)的情况下，两个输入端的电压Va、Vb的电压差会通过电流源漏端的寄生电容产生与信号相关的电荷转移，导致谐波的生成。 [0054] 为了抑制运算放大器两个输入端的电压Va、Vb的电压差导致的谐波，在本发明的一个可选的实施例中，在第一处理模块15中增加一路和第一数模转换电路同样的冗余电路，使得每一个预设周期都有相同的电荷转移，这样电荷转移的误差就与输入信号的频率无关，也就是说，通过每个预设周期都注入相同的电荷能量，原本的谐波就可以转变为高频噪声，这部分噪声可以被后级滤波器滤除，最终获得高性能的输出信号。图5为图1a所示实施例中第一处理模块的又一结构示意图。如图5所示，在图1b所示实施例的基础上，该第一处理模块15还包括： [0055] 冗余逻辑单元154，与第一扰频器152和第一数模转换电路153连接，用于根据第一扰频器152输出的转换控制信号进行冗余逻辑处理，输出转换控制信号和冗余控制信号，所述转换控制信号和冗余控制信号互为冗余； [0056] 冗余数模转换电路155，与冗余逻辑单元154和第一数模转换电路153连接，用于根据所述冗余控制信号，进行数模转换，得到冗余模拟信号。 [0057] 具体地，冗余数模转换155包括： [0058] 第三锁存器，用于根据所述冗余控制信号，输出2^B对第五控制信号和第六控制信号，每对第五控制信号和第六控制信号互为非，所述第五控制信号与所述第一控制信号互为冗余，所述第六控制信号与所述第二控制信号互为冗余； [0059] 2^B个冗余转换单元，与所述2^B个第一DAC单元对应，用于分别根据所述第三锁存器输出的2^B对第五控制信号和第六控制信号，进行数模转换，得到冗余模拟信号； [0060] 每个冗余转换单元包括： [0061] 处于高阻态的第三加和点、第五MOSFET和第六MOSFET，所述第三加和点分别连接所述第五MOSFET、第六MOSFET的源极，所述第五MOSFET、第六MOSFET的漏极分别连接对应的第一DAC单元的输出正端、输出负端，所述第五MOSFET、第六MOSFET的栅极分别输入所述第五控制信号、第六控制信号。 [0062] 这里处于高阻态的第三加和点可以采用现有技术中的方法实现，比如将第三加和点连接第七MOSFET的漏极，所述第七MOSFET的源极和栅极接地，所述第七MOSFET为正极性(P型)MOSFET。 [0063] 第五控制信号与第一控制信号互为冗余是指，在每个预设周期，第五控制信号与第一控制信号的同向电平跳变次数之和等于1，也就是说，在每个预设周期都存在一次第一控制信号或第五控制信号的同向电平跳变，即每个预设周期所述第五控制信号与所述第一控制信号从低到高的电平跳变次数之和等于1，或所述第五控制信号与所述第一控制信号从高到低的电平跳变次数之和等于1；第六控制信号与第二控制信号互为冗余是指，在每个预设周期，第六控制信号与第二控制信号的同向电平跳变次数之和等于1，也就是说，在每个预设周期都存在一次第二控制信号或第六控制信号的同向电平跳变，即每个预设周期所述第六控制信号与所述第二控制信号从低到高的的电平跳变次数之和等于1或所述第六控制信号与所述第二控制信号从高到低的的电平跳变次数之和等于1。 [0064] 第一MOSFET222、第二MOSFET223、第五MOSFET和第六MOSFET参数相同，使得第一DAC单元22中第一加和点224的寄生电容的容值与冗余转换单元中第三加和点的寄生电容的容值相等。假设第一加和点224和第三加和点寄生电容的容值均为C，每个预设周期第一控制信号或第五控制信号的电压变化的绝对值均为ΔV，对应地，每个预设周期第二控制线信号或第六控制信号的电压变化的绝对值也为ΔV，则每个预设周期从第一DAC单元的输出正端通过第一加和点或第三加和点转移到输出负端的电荷量均为C*ΔV，或是每个预设周期从输出负端通过第一加和点或第三加和点221转移到输出正端的电荷量均为C*ΔV。这里的预设周期较优地可以设为2倍的时钟周期。 [0065] 图6为图5所示实施例中冗余逻辑单元的一种电路示意图。如图6所示，Flip_flop为触发器，XOR为异或运算单元，MUX2为多路选择器，冗余逻辑单元接收第一扰频器输出的转换控制信号Data_in，进行冗余逻辑处理后，得到互为冗余的转换控制信号Data_out和冗余控制信号Data_comp。应用中，可以不用严格的按照预设周期实现转换控制信号和冗余控制信号的跳变。图7为图6所示冗余逻辑单元的一种信号时序图。如图7所示，CLK为时钟信号，Data_out用于产生控制第一数模转换电路中第一DAC单元的MOSFET的开关信号，即第一控制信号和第二控制信号，Data_comp用于产生控制冗余数模转换电路中冗余转换单元的MOSFET的开关信号，即第五控制信号和第六控制信号，只要开关信号从低到高或从高到低电平转换一次，就会产生一次电荷转移。加入冗余逻辑单元和冗余数模转换电路后，只要第一DAC单元没有电荷转移到输出正端或输出负端，则对应的冗余转换单元就会转移电荷到输出正端或输出负端。图7所示的时序产生的电荷转移的能量主要集中在大约Fs/2处，其中Fs为CLK的频率，也就是采样频率；这部分能量可以被后级低通滤波器滤除。 [0066] 为了提高输出信号的幅度，在本发明的又一可选的实施例中，第一DAC单元对称地增加与图3所示电路类似的电路，冗余转换单元也相应地增加，形成了全差分的第一DAC单元和冗余转换单元。具体地，第一DAC单元还包括：电流阱、第八MOSFET和第九MOSFET，所述电流阱通过第四加和点分别连接所述第八MOSFET、第九MOSFET的源极，所述第八MOSFET、第九MOSFET的漏极分别连接所述第一数模转换电路的输出正端、输出负端，所述第八MOSFET、第九MOSFET的栅极分别输入所述第二控制信号、第一控制信号； [0067] 所述冗余转换单元还包括：第十MOSFET、第十一MOSFET和第十二MOSFET，所述第十MOSFET的漏极通过第五加和点分别连接所述第十一MOSFET、第十二MOSFET的源极，所述第十一MOSFET、第十而MOSFET的漏极分别连接所述第一数模转换电路的输出正端、输出负端，所述第十一MOSFET、第十二MOSFET的栅极分别输入所述第六控制信号、第五控制信号，所述第十MOSFET的源极和栅极接地； [0068] 所述第八MOSFET、第九MOSFET、第十一MOSFET和第十二MOSFET为参数相同的N型MOSFET，所述第十MOSFET为N型MOSFET。 [0069] 这里的电流阱可以采用现有技术中的任意电流阱实现，比如通过一N型MOSFET实现，具体地可以将第四加和点连接该N型MOSFET的漏极，将该N型MOSFET的源极接地，栅极接一偏置电压，本实施例对此不作限定。图8为全差分的第一DAC单元、冗余转换单元和运算放大器的一种电路示意图。 [0070] 为了将主调制器转移的带外噪声和第一数模转换电路、冗余转换电路中电荷转移产生的高频噪声滤除，在本发明的又一可选的实施例中，该数模转换器还包括：低通滤波器，与加法器17连接。另外，由于主调制器的量化位数多，可以减小带外噪声，从而缓解信号通路对低通滤波器的要求。 [0071] 本发明实施例采用了在主调制器之后级联一个量化位数少的辅调制器的技术手段，避免了主调制器量化位数多导致的功耗和DAC整体面积增加的问题，降低了电流源的静态不匹配误差、开关的非理想特性等非理想因素；并且采用了第二处理模块对主调制器和辅调制器输出信号相减得到的量化噪声信号进行处理得到噪声模拟信号，将噪声模拟信号与第一处理模块对辅调制器的输出进行处理得到的第一模拟信号相加，得到第二模拟信号的技术手段，可以降低带内带外噪声，获得较低的总谐波失真。进一步地，本发明实施例通过增加一些简单的冗余逻辑及冗余转换电路，可以将电荷转移引起的谐波移到Fs/2处，最终被后级滤波器滤除，获得高的信号质量。另外，采用本发明，不用cascade电流镜装置来提高输出阻抗及降低电流镜漏端的寄生电容，降低了电路设计的复杂性，因此非常适合预深亚微米，低电压下工作。 [0072] 最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。 |
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