数字模拟变换电路及显示驱动器 |
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| 申请号 | CN201110221243.4 | 申请日 | 2011-07-29 | 公开(公告)号 | CN102347002A | 公开(公告)日 | 2012-02-08 |
| 申请人 | 瑞萨电子株式会社; | 发明人 | 土弘; | ||||
| 摘要 | 提供一种数字模拟变换 电路 及显示 驱动器 ，提供具有可抑制CMOS化的 开关 的个数、抑制未CMOS化的开关的栅极宽度增加、抑制面积增加、具有较大选择 电压 范围的 解码器 的数字模拟变换器、数据驱动器、显示装置。 | ||||||
| 权利要求 | 1.一种数字模拟变换电路，其特征在于，具有： |
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| 说明书全文 | 数字模拟变换电路及显示驱动器技术领域[0001] 本发明涉及一种数字模拟变换电路、数据驱动器及使用它们的显示装置。 背景技术[0002] 近来，显示装置中，以薄型、轻量、低耗电为特征的液晶显示装置(LCD)得到广泛普及，大多用于移动电话机(mobile phone，cell phone)、PDA(个人数字助理)、多功能移动信息终端、笔记本电脑等移动设备的显示部。但最近以来，液晶显示装置的的大画面化、对应动画的技术也得到提高，不仅可用于移动设备，而且也可实现放置式大画面显示装置、大画面液晶电视。作为它们的液晶显示装置，使用可进行高精细显示的主动矩阵驱动方式的液晶显示装置。并且，作为薄型显示设备，也开发出了利用有机发光二极管(Organic light-emitting diode：OLED)的主动矩阵驱动方式的显示装置。 [0003] 参照图16，概要说明主动矩阵驱动方式的薄型显示装置(液晶显示装置及有机发光二极管显示装置)的典型构成。图16(A)是表示薄型显示装置的要部构成的框图，图16(B)是表示液晶显示装置的显示面板的单位像素的要部构成的图。图16(C)是表示有机发光二极管显示装置的显示面板的单位像素的要部构成的图。在图16(B)和图16(C)中，单位像素以示意性的等价电路表示。 [0004] 参照图16(A)，主动矩阵驱动方式的薄型显示装置的典型构成中包括：电源电路940、显示控制器950、显示面板960、栅极驱动器970、数据驱动器980。显示面板960中，包括像素开关964和显示元件963的单位像素矩阵状配置(例如彩色SXGA面板中，1280×3像素列×1024像素行)。在显示面板960中，向各单位像素传送从栅极驱动器970输出的扫描信号的扫描线961、及传送从数据驱动器980输出的灰度电压信号的数据线962栅格状布线。栅极驱动器970及数据驱动器980通过显示控制器950控制，各自所需的时钟CLK、控制信号等从显示控制器950提供。影像数据提供到数据驱动器980。现在，影像数据中数字数据成为主流。电源电路940向栅极驱动器970、数据驱动器980提供必要的电源。显示面板960具有半导体基板。作为大画面显示装置等的显示面板960，广泛使用在绝缘性基板上形成了薄膜晶体管(像素开关等)的半导体基板。 [0005] 在图16(A)的显示装置中，通过扫描信号控制像素开关964的接通/断开，当像素开关964接通(电导通状态)时，与影像数据对应的灰度电压信号施加到显示元件963，对应于该灰度电压信号，显示元件963的辉度变化，从而显示图像。与1个画面对应的数据的改写以1帧期间(60Hz驱动时通常约为0.017秒)进行，通过各扫描线961以每一像素行(每行)依次被选择(TFT964接通)，在选择期间内，灰度电压信号从各数据线962通过像素开关964提供到显示元件963。此外，也存在通过扫描线同时选择多个像素行的情况，或以60Hz以上的帧频驱动的情况。 [0006] 在液晶显示装置中，参照图16(A)及图16(B)，显示面板960具有将半导体基板和相对基板这两个基板相对并在其之间封入液晶的构造，上述半导体基板中，作为单位像素，将像素开关964和透明的像素电极973矩阵状配置；上述相对基板在整个面上形成一个透明的电极974。构成单位像素的显示元件963具有：像素电极973、相对基板电极974、液晶电容971及辅助电容972。并且在显示面板的背面，作为光源具有背光灯。 [0007] 通过来自扫描线961的扫描信号使像素开关964接通(导通)时，来自数据线962的灰度电压信号施加到像素电极973，通过各像素电极973和相对基板电极974之间的电位差，透过液晶的背光灯的光的透过率改变，在像素开关964断开(非导通)之后，液晶电容971及辅助电容972以一定期间保持该电位差，从而进行显示。此外，在液晶显示装置的驱动中，为了防止液晶的退化，对相对基板电极974的共模电压通常以1帧周期进行切换每个像素的电压极性(正或负)的驱动(反转驱动)。作为代表性的驱动包括：相邻像素间变为不同的电压极性的点反转驱动、相邻数据线间变为不同电压极性的行反转驱动。在点反转驱动中，以每个选择期间(1个数据期间)向数据线962输出不同的电压极性的灰度电压信号。在行反转驱动中，每1个选择期间(1个数据期间)中，相同电压极性的灰度电压信号输出到数据线962。 [0008] 在有机发光二极管显示装置中，参照图16(A)及图16(C)，显示面板960具有将有机发光二极管982和薄膜晶体管(TFT)981矩阵状配置的半导体基板，上述有机发光二极管982作为单位像素，由像素开关964及被两个薄膜电极层夹持的有机膜构成，上述薄膜晶体管(TFT)981控制提供到有机发光二极管982的电流。TFT981和有机发光二极管982在提供不同电源电压的电源端子984、985之间以串联方式连接，进一步具有保持TFT981的控制端子电压的辅助电容983。此外，和1个像素对应的显示元件963包括：TFT981、有机发光二极管982、电源端子984、985及辅助电容983。 [0009] 通过来自扫描线961的扫描信号使像素开关964接通(电导通)时，来自数据线962的灰度电压信号施加到TFT981的控制端子，和该灰度电压信号对应的电流通过TFT981提供到有机发光二极管982，以和电流对应的辉度使有机发光二极管982发光，从而进行显示。在像素开关964断开(电气非导通)后，以辅助电容983以一定期间保持施加到TFT981的控制端子的该灰度电压信号，从而保持发光。图16中示出了像素开关964、TFT981是Nch型晶体管的例子，但也可由Pch型晶体管构成。并且也可以是有机EL元件连接到电源端子 984一侧的构成。并且在有机发光二极管显示装置的驱动中，无需液晶显示装置这样的反转驱动，按照每个选择期间(1个数据期间)输出和像素对应的灰度电压信号。 [0010] 有机发光二极管显示装置与对应来自上述数据线962的灰度电压信号进行显示的构成不同，也包括接收从数据驱动器输出的灰度电流信号并进行显示的构成，在本说明书中，限定为接收从数据驱动器输出的灰度电压信号并进行显示的构成。 [0011] 在图16(A)中，栅极驱动器970至少提供2值的扫描信号即可，与之相对，数据驱动器980需要以和灰度数对应的多值电平的灰度电压信号驱动各数据线962。因此，数据驱动器980具有数字模拟变换电路(DAC)，其包括：将影像数据变换为灰度电压信号的解码器；以及将该灰度电压信号放大电路输出到数据线962的放大电路。 [0012] 在具有液晶显示装置、有机发光二极管显示装置的薄型显示装置的高端用途的移动设备、笔记本电脑、监视器、TV等中，近年来高画质化(多色化)的要求越来越高，影像数字数据的多位化需求也增大。多位DAC的面积取决于解码器构成。 [0013] 并且，在液晶显示装置中，要求液晶驱动电压的低电源电压化。另一方面，在有机发光二极管显示装置中，无需液晶驱动那样的极性反转，对电源电压的动态范围(驱动电压范围)较大。为实现这些，液晶显示装置及有机发光二极管显示装置均在数据驱动器980中，作为数字模拟变换电路的解码器的开关，需要搭配Pch晶体管开关(Pch-SW)和Nch晶体管开关(Nch-SW)的构成(为使流入到Pch-SW和Nch-SW的漏极/源极间的电流方向变为同一方向而并联，向各自的栅极输入互补的控制信号，共同地控制接通/断开的CMOS开关)。 [0014] 但是，例如使Pch型或Nch型的开关全部为CMOS开关构造时，解码器面积增加，数字驱动器的成本增大。 [0015] 并且，作为本发明的相关技术，对于数字驱动器的输入数字信号的多位化，抑制通过解码器选择的参照电压数的增大、抑制构成解码器的元件数的增加的数字模拟变换电路公开于专利文献1(特开2009-104056号公报)、专利文献2(特开2009-284310号公报)、专利文献3(特开2009-213132号公报)。 [0017] 参照图17，在专利文献1～3的数字模拟变换电路中具有：从未图示的参照电压发生电路输出的参照电压集合体820；m位(其中m是3以上的规定的正整数)的数字数据中输入了上位侧的(m-n)位(其中n是2以上的规定的正整数)的第1～第(zS+1)(其中S是包括1的2的幂的正整数：1、2、4……，且z是包括1的2的幂的值加上1的整数：2、3、5、9……)的子解码器811-1～811-(zS+1)；具有输入了下位侧n位的子解码器813的解码器810；内插放大器830。图17的数字模拟变换电路的构成是，相对从内插放大器830输出的输出电平数，输入到解码器810的参照电压数较少，并且构成解码器的晶体管开关数也减少。此外，解码器810由单一导电型的晶体管开关构成。 [0018] 参照电压集合体820包括电压值序列化的彼此不同的多个参照电压，上述多个参照电压分组成(zS+1)个参照电压组(820-1～820(zS+1))。并且，以下为了简化标记，符号和数值的累积、符号之间的乘法中省略乘法标记(×)。例如： [0019] zS表示z×S [0020] 2zS表示2×z×S [0021] (j-1)zS表示(j-1)×z×S。 [0022] 第1参照电压组820-1包括第{(j-1)zS+1}个参照电压Vr{(j-1)zS+1}(其中，指数j可取1、2、……h，h是2以上的正整数)。指数j取1至h所有整数值时，第1参照电压组820-1包括每隔(zS)个的参照电压Vr{1}、Vr{zS+1}、Vr{2zS+1}、……、Vr{(h-1)zS+1}。 [0023] 第2参照电压组820-2包括第{(j-1)zS+2}个参照电压Vr{(j-1)zS+2}。指数j取1至h所有整数值时，第2参照电压组820-2包括每隔(zS)个的参照电压Vr{2}、Vr{zS+2}、Vr{2zS+2}、……、Vr{(h-1)zS+2}。 [0024] 同样，第(zS+1)参照电压组820-(zS+1)包括第{(j-1)zS+(zS+1)}个(第(jzS+1)个)参照电压Vr{(j-1)zS+(zS+1)}＝Vr(jzS+1)。指数j取1至h所有整数值时，第(zS+1)参照电压组820-(zS+1)包括每隔(zS)个的参照电压Vr{zS+1}、Vr{2zS+1}、Vr{3zS+1}、……、Vr{hzS+1}。 [0025] 参照电压集合体820在指数j取1至h所有整数值时，包括(hzS+1)个彼此不同的多个参照电压。此外，存在当缺少部分参照电压时，对应地指数j的一部分也会缺少的情况。 [0026] 第1～第(zS+1)子解码器811-1～811-(zS+1)对应m位数字信号中上位侧的(m-n)位(D(m-1)～Dn、D(m-1)B～DnB、其中，D(m-1)B～DnB是D(m-1)～Dn的互补信号)的值，按照第1～第(zS+1)参照电压组820-1～820-(zS+1)对应的每个参照电压组，可分别选择一个参照电压。此外，位信号使(D0、D0B)为LSB(Least Significant Bit：最低有效位)，使(D(m-1)、D(m-1)B)为MSB(Most Significant Bit：最高有效位)，使记号m较小的一侧为下位侧位、m较大的一侧为上位侧位。 [0027] 子解码器813对应m位数字信号中下位侧的n位(D(n-1)～D0、D(n-1)B～D0B)的值，从通过第1～第(zS+1)子解码器811-1～811-(zS+1)选择的(zS+1)个、或其以下的参照电压中，选择第1及第2电压Vo1、Vo2。 [0028] 内插放大器830使通过子解码器813选择的第1及第2电压Vo1、Vo2包括重复在内由P个输入作为V(T1)、V(T2)、……、V(TP)接收，输出以规定比率对电压V(T1)、V(T2)、……、V(TP)加权平均的电压电平。即，内插放大器830可生成将解码器810选择的不同的两个电压或相同的两个电压(电压Vo1、Vo2)以2分割以上内分的多个电压电平。 [0029] 此外，从参照电压集合体820的Vr1到Vr(hzS)1)为止的参照电压是彼此不同的电压电平，VrX(X＝1～(hzS+1))电压电平序列化为：相对X的升序/降序，单调增加或单调减少。 [0030] 作为具体示例，内插放大器830适用如下内插放大器：设P＝2，两个输入T1、T2接收两个电压(Vo1、Vo2)，使两个输入T1、T2接收的电压V(T1)、V(T2)以1比1内插(Vout＝{V(T1)+V(T2)}/2)(参照专利文献1～3)；设P＝3，三个输入T1、T2、T3接收两个电压(Vo1、Vo2)，使三个输入T1、T2、T3接收的电压V(T1)、V(T2)、V(T3)以1比1比2的比率加权平均(Vout＝(V(T1)+V(T2)+2×V(T3)/4)(参照专利文献1、2)。 [0031] 第1～第(zS+1)子解码器811-1～811-(zS+1)共同输入上位侧的(m-n)位(D(m-1)～Dn、D(m-1)B～DnB)，通过子解码器811-1～811-(zS+1)选择的(zS+1)个或其以下的参照电压在参照电压集合体820中是电压电平彼此不同、顺序连续的参照电压。 [0032] 例如通过第1子解码器811-1选择了参照电压Vr{(j-1)zS+1}时，在第2子解码器811-2中选择参照电压Vr{(j-1)zS+2}、在第3子解码器811-3中选择参照电压Vr{(j-1)zS+3}、……、在第(zS+1)子解码器811-(zS+1)中选择参照电压Vr(jzS+1)。 [0033] 接着说明图17的参照电压集合体820的成组化、及通过子解码器811-1～811(zS+1)选择的参照电压。 [0034] 图18是表示图17的参照电压集合体820的成组化的一例的示意图，是为说明相关技术而由本申请发明人制作的图。参照图18，图17的参照电压集合体820的多个参照电压(最大(hzS+1)个)的成组化可表示为：将第1至第(zS+1)参照电压组(图17的820-1～820-(zS+1))分配到行、将属于各参照电压组的参照电压在参照电压组内的序列(例如1、2、……、h-1、h)分配到列的(zS+1)行、h列的二维数组。图18的二维数组并不是实际存在于解码器810等中的部件，是为了适于说明参照电压的分组化/序列的表现形式。 [0035] 分配到二维数组的i行j列(其中i是1以上且(zS+1)以下的整数，j是1以上且h以下的整数，h是2以上的整数)的元素对应于参照电压Vr((j-1)zS+i)。 [0036] 即，第1参照电压组820-1由分配到二维数组的第1行的每隔zS个的参照电压(Vr1、Vr(zS+1))、Vr(2zS+1)、……、Vr{(h-1)(zS)+1})构成。 [0037] 第2参照电压组820-2由分配到二维数组的第2行的每隔zS个的参照电压(Vr2、Vr(zS+2))、Vr(2zS+2)、……、Vr{(h-1)(zS)+2})构成。 [0038] 第i(其中1≤i≤(zS+1))参照电压组820-i由分配到二维数组的第i行的每隔zS个的参照电压(Vr(i)、Vr(zS+i))、Vr(2zS+i)、……、Vr{(h-1)(zS)+i})构成。 [0039] 第(zS+1)参照电压组820-(zS+1)由分配到二维数组的第(zS+1)行的每隔zS个的参照电压(Vr(zS+1)、Vr(2zS+1))、Vr(3zS+1)、……、Vr{hzS+1})构成。 [0040] 第(zS+1)参照电压组820-(zS+1)中的第1个到第(h-1)个参照电压(分配到二维数组的第(zS+1)行的1列到(h-1)列为止的参照电压)，与第1参照电压组820-1中的第2个到第h个参照电压(分配到二维数组的第1行的2列到h列为止的参照电压)分别相同。 [0041] 图18的二维数组的列与图17的m位数字信号的上位侧(m-n)位(D(m-1)～Dn、D(m-1)B～DnB)的值对应，通过图17的第1～第(zS+1)子解码器811-1～811-(zS+1)选择的参照电压成为分配到和上位侧(m-n)位的值对应的图18的第1列～第h列的任意1列的参照电压。 [0042] 此外，图18表示从Vr1到Vr(hzS+1)为止的彼此不同(hzS+1)个参照电压的对应关系，从Vr1开始也可缺少规定个数的参照电压。并且，比Vr(hzS+1)靠前的规定电压开始到Vr(hzS+1)为止的规定个数的参照电压也可缺少。 [0043] 说明图17与专利文献1～3公开的数字模拟变换电路的对应关系。 [0044] (a)设S＝1、z＝2(zS+1＝3)时，图17的数字模拟变换电路具有：第1～第3子解码器，输入成组为3个参照电压组的多个参照电压、及m位数字信号的上位侧的(m-n)位；子解码器，输入第1～第3子解码器的输出及m位数字信号的下位侧的n位，并选择第1及第2电压(Vo1、Vo2)；以及内插放大器，由P个输入接收第1及第2电压(Vo1、Vo2)，输出对由P个输入接收的电压以规定比率加权平均的电压。这与专利文献1的图1对应。此外，专利文献1(图1)的标记k对应于图17中的标记j。 [0045] (b)设S＝2、z＝2(zS+1＝5)、P＝2时，图17的数字模拟变换电路具有：第1～第5子解码器，输入成组为5个参照电压组的多个参照电压、及m位数字信号的上位侧的(m-n)位；输入第1～第5子解码器的输出及m位数字信号的下位侧的n位，并选择第1及第2电压(Vo1、Vo2)的子解码器；以及内插放大器，由2个输入接收第1及第2电压(Vo1、Vo2)，输出对由2个输入接收的电压以1比1的比率平均(内分)的电压。这与专利文献2的图3对应。此外，专利文献2的标记S对应于图17中的(zS)。 [0046] (c)设S＝4、z＝2(zS+1＝9)、P＝2时，图17的数字模拟变换电路具有：第1～第9子解码器，输入成组为9个参照电压组的多个参照电压、及m位数字信号的上位侧的(m-n)位；输入第1～第9子解码器的输出及m位数字信号的下位侧的n位，并选择第1及第2电压(Vo1、Vo2)的子解码器；以及内插放大器，由2个输入接收第1及第2电压(Vo1、Vo2)，输出对由2个输入接收的电压以1比1的比率平均(内分)的电压。这与专利文献2的图9对应。 [0047] (d)设S＝2、z＝2(zS+1＝5)、P＝3时，图17的数字模拟变换电路具有：第1～第5子解码器，输入成组为5个参照电压组的多个参照电压、及m位数字信号的上位侧的(m-n)位；输入第1～第5子解码器的输出及m位数字信号的下位侧的n位，并选择第1及第2电压(Vo1、Vo2)的子解码器；以及内插放大器，由3个输入接收第1及第2电压(Vo1、Vo2)，输出对由3个输入接收的电压以1比1比2的比率加权平均的电压。这与专利文献2的图16对应。 [0048] (e)设S为包括1的2的幂的2以上的整数、z＝3(zS+1＝3S+1)、P＝2时，图17的数字模拟变换电路具有：第1～第(3S+1)子解码器，输入成组为(3S+1)个参照电压组的多个参照电压、及m位数字信号的上位侧的(m-n)位；输入第1～第(3S+1)子解码器的输出及m位数字信号的下位侧的n位，并选择第1及第2电压(Vo1、Vo2)的子解码器；以及内插放大器，由2个输入接收第1及第2电压(Vo1、Vo2)，输出对由2个输入接收的电压以1比1的比率平均(内分)的电压。这与专利文献3的图1对应。 [0049] (f)设S＝2、z＝3(zS+1＝7)、P＝2时，图17的数字模拟变换电路具有：第1～第7子解码器，输入成组为7个参照电压组的多个参照电压、及m位数字信号的上位侧的(m-n)位；输入第1～第7子解码器的输出及m位数字信号的下位侧的n位，并选择第 1及第2电压(Vo1、Vo2)的子解码器；内插放大器，由2个输入接收第1及第2电压(Vo1、Vo2)，输出对由2个输入接收的电压以1比1的比率平均(内分)的电压。这与专利文献 3的图3对应。 [0050] (g)设S＝1、z＝3(zS+1＝4)、P＝2时，图17的数字模拟变换电路具有：第1～第4子解码器，输入成组为4个参照电压组的多个参照电压、及m位数字信号的上位侧的(m-n)位；输入第1～第4子解码器的输出及m位数字信号的下位侧的n位，并选择第1及第2电压(Vo1、Vo2)的子解码器；以及内插放大器，由2个输入接收第1及第2电压(Vo1、Vo2)，输出对由2个输入接收的电压以1比1的比率平均(内分)的电压。这与专利文献3的图7对应。 [0051] 如上所述，在图17中，记号S(包括1的2的幂的整数：1、2、4、……)、记号z(包括1的2的幂加上1的整数：2、3、5、9……)、记号P(2或3)的组合形成的构造，对应于专利文献1～3公开的数字模拟变换电路的构造。而本发明人分析的结果是，专利文献1～3的公开之外的构造的数字模拟变换电路也可通过上述各记号的值的组合来实现。此外，对于多个参照电压、从内插放大器可输出的电压电平的关系，参照专利文献1～3公开的规格说明。 [0052] 接着说明图17的子解码器811-1～811-(zS+1)的构成。图19是表示图17的第i个子解码器811-i(i＝1～(zS+1))的构成的图，是为了说明相关技术由本发明人制作的图。参照电压集合体820包括Vr1到Vr(hzS+1)的彼此不同的(hzS+1)个参照电压时，第1～第(zS+1)子解码器811-1～911-(zS+1)仅输入的参照电压组不同，电路构造彼此相同。在图19中，最左侧的参照电压组820-1输入到第1子解码器811-1，参照电压组820-2输入到第2子解码器811-2，参照电压组820-(zS+1)输入到第(zS+1)子解码器811-(zS+1)，但作为子解码器，示出了一个第i个子解码器。在图19中，第1～第(zS+1)子解码器811-i(i＝1～(zS+1))对应m位数字信号的上位侧(m-n)位(D(m-1)～Dn、D(m-1)B～DnB)的值，分别从参照电压组820-1～820-(zS+1)，选择各参照电压组内的序列为第j个(对应于图18的二维数组的第j列元素)的参照电压Vr{(j-1)zS+1}、Vr{(j-1)zS+2}、……、Vr(jzS+1)。 [0053] 在图19中，子解码器811-i(i＝1～(zS+1))的构成是，输入h个参照电压，从m位数字信号的上位侧(m-n)位(D(m-1)～Dn、D(m-1)B～DnB)中的下位侧位(Dn、DnB)开始，按照上位侧位的顺序依次选择(轮次赛形式的开关)，通过(D(m-1)、D(m-1)B)选择输出一个电压。 [0054] 并且，各开关由单一导电型的传输晶体管构成。由Nch晶体管构成时，向位信号线b1～b5输入Dn～D(m-1)，向信号线b1b～b5b输入DnB～D(m-1)B，由Pch晶体管构成时，向位信号线b1～b5输入DnB～D(m-1)B，向位信号线b1b～b5b输入Dn～D(m-1)。此外在图19中，为了方便表示了由Nch晶体管构成的5位的轮次赛(ト一ナメント)形式的子解码器的构成。 [0055] 接着说明图17的子解码器813的构成。子解码器813因记号S、z、P的值及晶体管开关的导电型的不同而不同。以下说明Nch晶体管开关构成的代表性例子。 [0056] 图20是表示和S＝2、z＝2(zS+1＝5)、P＝2对应的子解码器813A的构成的图(详情参照专利文献2)。在与(D2B、D2)连接的Nch晶体管开关中，对各(Vr(4j-3)、Vr(4j-1))、(Vr(4j-2)、Vr(4j))、(Vr(4j-1)、Vr(4j+1))，选择一个，分别输出到节点n3、n4、n5。当D2＝1(高)时，变为(n3、n4、n5)＝(Vr(4j-1)、Vr(4j)、Vr(4j+1))，当D2B＝1时，变为(n3、n4、n5)＝(Vr(4j-3)、Vr(4j-2)、Vr(4j))。 [0057] 在与(D1B、D1)连接的Nch晶体管开关中，对于(节点n3、节点n4)、(节点n4、节点n5)分别选择一个，输出到节点T1、n2。当D1为1时，(T1、n2)＝(n4、n5)，D1B为1时，(T1、n2)＝(n3、n4)。 [0058] 在与(D0B、D0)连接的Nch晶体管开关中，选择节点T1、n2的一个，输出到节点T2。当D0为1时，T2＝n2，D0B为1时，T2＝T1。 [0059] 作为第1及第2电压(Vo1、Vo2)顺序相邻的两个电压或一个电压(同一电压)重复输出到节点T1、T2，提供到内插放大器830，该内插放大器830输出将节点T1、T2的电压V(T1)、V(T2)以1比1的比率平均(内分)的电压。 [0060] 并且，图21是表示和S＝2、z＝2(zS+1＝5)、P＝3对应的子解码器813B的构成的图(详情参照专利文献2)。在与(D3B、D3)连接的Nch晶体管开关中，对各(Vr(4j-3)、Vr(4j-1))、(Vr(4j-2)、Vr(4j))、(Vr(4j-1)、Vr(4j+1))，选择一个，分别输出到节点n13、n14、n15。当D3＝1(高)时，变为(n13、n14、n15)＝(Vr(4j-1)、Vr(4j)、Vr(4j+1))，当D3B＝1时，变为(n13、n14、n15)＝(Vr(4j-3)、Vr(4j-2)、Vr(4j))。 [0061] 在与(D2B、D2)连接的Nch晶体管开关中，对各(节点n13、节点n14)、(节点n14、节点n15)选择一个，输出到节点T2、n12。当D2为1时，(T2、n12)＝(n14、n15)，当D2B为1时，(T2、n12)＝(n13、n14)。 [0062] 在与(D1B、D1)连接的Nch晶体管开关中，选择节点T2、n12的一个，输出到节点T3。当D1为1时，T3＝n12，D1B为1时，T3＝T2。 [0063] 在与(D0B、D0)连接的Nch晶体管开关中，选择节点T2、n12的一个，输出到节点T1。当D0为1时，T1＝n12，D0B为1时，T1＝T2。 [0064] 作为第1及第2电压(Vo1、Vo2)顺序相邻的两个电压或一个电压重复输出到节点T1、T2、T3，提供到内插放大器830，该内插放大器830输出将节点T1、T2、T3的电压V(T1)、V(T2)、V(T3)以1比1比2的比率加权平均的电压。 [0065] 并且，图22是表示和S＝1、z＝3(zS+1＝4)、P＝2对应的子解码器813C的构成的图(详情参照专利文献3)。在与(D0B、D0)连接的Nch晶体管开关中，对各(Vr(3j-2)、Vr(3j-1))、(Vr(3j-1)、Vr(3j))、(Vr(3j)、Vr(3j+1))、(Vr(3j-1)、Vr(3j-2))，选择一个，分别输出到节点n24、n25、n26、n27。当D0＝1(高)时，变为(n24、n25、n26、n27)＝(Vr(3j-1)、Vr(3j)、Vr(3j+1)、Vr(3j-2))，当D0B＝1时，变为(n24、n25、n26、n27)＝(Vr(3j-2)、Vr(3j-1)、Vr(3j)、Vr(3j-1))。 [0066] 在与(D1B、D1)连接的Nch晶体管开关中，对各(节点n24、节点n25)、(Vr(3j-2)、节点n27)、(Vr(3j-1)、Vr(3j))选择一个，输出到节点n21、n22、n23。当D1＝1(高)时，(n21、n22、n23)＝(n25、n27、Vr(3j))，D1B＝1时，(n21、n22、n23)＝(n24、Vr(3j-2)、Vr(3j-1))。 [0067] 在与(D2B、D2)连接的Nch晶体管开关中，对各(节点n21、节点n26)、(节点n22、节点n23)选择一个，输出到节点T1、T2。当D2＝1(高)时，(T1、T2)＝(n26、n23)，当D2B＝1时，(T1、T2)＝(n21、n22)。 [0068] 作为第1及第2电压(Vo1、Vo2)，不同的两个电压或一个电压重复输出到节点T1、T2，提供到内插放大器830，该内插放大器830输出将节点T1、T2的电压V(T1)、V(T2)以1比1的比率平均(内分)的电压。 [0069] 专利文献1：日本特开2009-104056号公报 [0070] 专利文献2：日本特开2009-284310号公报 [0071] 专利文献3：日本特开2009-213132号公报 [0072] 专利文献4：日本特开2007-158810号公报 发明内容[0073] 以下说明参考技术的课题。 [0074] 参照图12说明驱动器的输出电压范围。此外，图12是为了说明参考技术的课题而由本申请发明人制作的图。图12(A)表示LCD驱动器的输出电压范围。LCD驱动器对共模电极电压COM进行正极和负极的极性反转驱动。正极电压范围和负极电压范围分别分为高电位侧和低电位侧，考虑到共模电极电压的调整幅度Vdif1，各极性的电压范围要求可输出比(1/2)×(VDD-VSS)大的电压范围(VSS一般是接地电位＝0V)。 [0075] 图12(B)表示主动矩阵驱动(电压程序型)的OLED驱动器的输出电压范围。如图12(B)所示，在OLED驱动器中，不进行图12(A)所示的LCD这样的极性反转驱动。在图12(B)中，示出了输出电压范围为(VSS+Vdif2)～VDD的例子。电位差Vdif2由显示面板上形成的OLED元件发光所需的电极间电位差形成，或由控制提供到OLED元件的电流的显示面板上的晶体管的阈值电压形成。 [0076] 在图12(A)、图12(B)中，LCD、OLED驱动器中需要对电源电压的较大的输出电压范围。因此，在各驱动器中，对应数据信号(数字影像信号)选择和输出电压电平对应的参照电压的解码器，也需要较大的选择电压范围。例如在解码器中，高电位侧(VDD侧)的参照电压可通过Pch晶体管开关(Pch-SW)选择，但选择低电位侧(VSS侧)的参照电压的Pch-SW因基板偏压效果而使阈值电压(绝对值)增加，晶体管的栅极/源极间电压Vgs(绝对值)也变小，因此导通阻抗变大(电流驱动能力下降)，存在无法选择输出低电位侧(VSS侧)的参照电压的情况。 [0077] 因此，选择电压范围大的解码器需要增大选择低电位侧(VSS侧)的参照电压的Pch-SW的晶体管大小(栅极宽度W)，或者形成使选择低电位侧(VSS侧)的参照电压的Pch-SW和Nch晶体管开关(Nch-SW)并联的CMOS开关构造(也称为Pch-SW和Nch-SW的“搭配”)。因此，解码器的面积大幅增加。 [0078] 图13(A)、图13(B)是表示在构成解码器的标准尺寸的Pch-SW、Nch-SW中输入的参照电压和输出的选择电压的图。图13(C)、图13(D)是表示Pch-SW、Nch-SW中的1个平均选择电压和导通阻抗(特性71、72)的关系的图。横轴是选择电压(开关的输出电压)，纵轴是晶体管开关的导通阻抗值。此外，图13是为了说明参考技术的课题而由本申请发明者制作的图。 [0079] 在图13(C)中，(a-1)的电压范围Vpa～VDD表示仅通过基准大小的Pch-SW可以充分的动作速度选择的电压范围。Pch-SW的栅极电位是低电位(VSS)，选择电压是高电位的(a-1)的电压范围时，栅极/源极间电压Vgs的绝对值变大，如特性71所示，导通阻抗值较小。此外，在图13(C)中，纵轴的Ro表示考虑到了选择电压的输出延迟的Pch-SW的导通阻抗的允许上限值。 [0080] 在图13(C)中，(a-2)的电压范围Vpb～Vpa表示：可仅通过Pch-SW选择，但如特性71所示，导通阻抗略高、动作速度不足的电压范围。需要使Pch-SW的栅极宽度(W)比基准尺寸足够大，并降低导通阻抗。 [0081] 在图13(C)中，(a-3)的电压范围VSS～Vpb表示仅通过Pch-SW不可输出选择电压的电压范围，需要与Nch-SW的CMOS化。 [0082] 其次，在图13(D)中，(b-1)的电压范围VSS～Vna表示：仅通过基准尺寸的Nch-SW可以充分的动作速度选择的电压范围。Nch-SW的栅极电位是高电位(VDD)，选择电压为低电位的(b-1)的电压范围时，栅极/源极间电压Vgs的绝对值变大，如特性72所示，导通阻抗值较小。此外在图13(D)中，纵轴的Ro表示考虑到了选择电压的输出延迟的Nch-SW的导通阻抗的允许上限值。 [0083] 在图13(D)中，(b-2)的电压范围Vnb～Vna表示：可仅通过Nch-SW选择，但如特性72所示，导通阻抗略高、动作速度不足的电压范围。需要使Nch-SW的栅极宽度(W)比基准尺寸足够大，并降低导通阻抗。 [0084] 在图13(D)中，(b-3)的电压范围Vnb～VDD表示仅通过Nch-SW不可选择的电压范围，需要与Pch-SW搭配(CMOS化)。 [0085] 如上所述，在需要较大选择电压范围的解码器中，需要充分增大单一导电型的晶体管开关的栅极宽度(W)，或使Pch-SW和Nch-SW搭配(CMOS化)。 [0086] 图15是表示数据驱动器(的LSI的1个芯片)980的典型构成例的示意图。图15表示OLED的电路块、或LCD的正极/负极中的一方的电路块。图15是为了说明参考技术的课题而由本申请发明人制作的图。 [0087] 参照图15，包括：输出多个参照电压的参照电压发生电路704；和输出数q对应的解码器705-1～705-q；放大电路(内插放大器)706-1～706-q。数据驱动器的输出S1～Sq从芯片的长边的端部取出。输出越多，芯片的长边越长。 [0088] 从参照电压发生电路704输出的多个参照电压(参照电压集合体)共同输入到解码器705-1～705-q，多个参照电压布线在芯片980的长边方向布线。数字数据信号分别提供到与各输出S1～Sq对应地设置的解码器705-1～705-q。构成数字数据信号的各位线在芯片980的短边方向布线。各解码器705-1～705-q中，单独由Pch-SW构成的Pch晶体管区域705P、及单独由Nch-SW构成的Nch晶体管区域705N，相对短边方向配置在附图上下(顺序任意)。在硅LSI中，当Pch晶体管和Nch晶体管分别在彼此不同的N阱和P阱内共同形成时，有助于节省面积。这是因为，一般情况下，同一阱内的晶体管间的分离距离可较小，但不同阱间的晶体管间的分离距离变大。 [0089] 因此，使Pch晶体管区域705P和Nch晶体管区域705N相对短边方向上下配置时，和使Pch晶体管区域705P和Nch晶体管区域705N在长边方向交互配置相比，解码器705-1～705-q的输出间的晶体管间隔可变小，因此可减小输出S1、S2、……Sq的输出间隔。其结果是，可减小LSI芯片980的面积。各解码器中，对从参照电压发生电路704输出的多个参照电压，通过Pch晶体管区域705P和Nch晶体管区域705N的晶体管开关进行选择，选择的电压通过短边方向的布线，输入到位于解码器下的放大电路。此外，控制各晶体管开关的栅极的位信号线连接到各解码器的Pch晶体管区域705P和Nch晶体管区域705N，包括互补信号线在内，至少位数的2倍的位信号线在芯片980的短边方向布线。并且，参照电压发生电路704配置在解码器705-1～705-q的左侧，但也可配置在解码器705-1～ 705-q的右侧、或解码器705-1～705-q之间。 [0090] 但在各解码器中，当CMOS化的晶体管开关增加时，连接Pch晶体管区域705P和Nch晶体管区域705N的晶体管开关之间的布线数增加，布线面积增大。 [0091] 因此，在具有从参照电压集合体对应数字信号选择输出多个电压的解码器、及计算多个电压并可输出多值电压电平的放大电路的数字模拟变换电路中，在需要较大选择电压范围的解码器(即，因选择的参照电压的电压范围较大，所以仅通过单一导电型(Pch或Nch中的一方)的晶体管无法构成的解码器)中，需要组合Pch-SW和Nch-SW并形成CMOS开关构造，或充分增大单一导电型的晶体管开关的栅极宽度(W)，导致解码器面积增大。 [0092] 因此，本发明的目的在于，提供一种在具有从参照电压集合体对应于数字信号选择输出多个电压的解码器和放大电路的数字模拟变换电路中，抑制组合Pch和Nch并CMOS化的晶体管开关个数，并抑制未CMOS化但需要增加栅极宽度(W)的晶体管开关的栅极宽度的增大，抑制解码器面积的增加的数字模拟变换电路、具有该数字模拟变换电路的数据驱动器、显示装置。 [0093] 本发明的目的还在于实现上述目的的同时，提供一种对CMOS化的晶体管开关可抑制连接Pch/Nch晶体管区域间的晶体管之间的布线个数增大的数字模拟变换电路、具有该数字模拟变换电路的数据驱动器、显示装置。 [0094] 为至少解决上述课题之一，本发明概要构成如下(但不限于以下构成)。 [0095] 根据本发明的一个侧面，提供一种数字模拟变换电路，其具有：参照电压集合体，其包括彼此不同的多个参照电压； [0096] 解码器，输入m位(其中m是3以上的规定的正整数)的数字数据，从上述参照电压集合体中，根据上述m位的数字数据，选择第1及第2电压；以及 [0097] 放大电路，输入通过上述解码器选择的上述第1及第2电压，从输出端子输出对上述第1及第2电压进行了计算放大的电压电平， [0098] 其特征在于： [0099] 上述参照电压集合体包括：第1参照电压组；以及第2参照电压组， [0100] 上述第1参照电压组的一部分包括上述第2参照电压组的一部分或全部，[0101] 上述解码器具有：具有多个开关的第1子解码器部，根据上述m位的数字信号的上位侧(m-n)位(其中n是2以上的规定的正整数)的信号，控制导通和非导通，从上述第1参照电压组选择彼此不同的Q个(其中Q是2以上的规定的正整数)的参照电压，分别传送到第1至第Q节点； [0102] 具有多个开关的第2子解码器部，根据上述m位的数字信号的上述上位侧(m-n)位的信号，控制导通和非导通，从上述第2参照电压组选择彼此不同的Q个(其中Q是2以上的规定的正整数)的参照电压，分别传送到与上述第1子解码器部共同连接的上述第1至第Q节点； [0103] 具有多个开关的第3及第4子解码器部，上述第1至第Q节点作为输入节点共享，根据上述m位的数字信号的下位侧n位的信号，分别控制导通和非导通，从由上述第1或第2子解码器部选择的上述Q个参照电压共同选择上述第1及第2电压，向作为输出节点共享的第1至第P(其中P是2以上的规定的正整数)节点，包括重复在内传送上述第1及第2电压， [0104] 上述放大电路的构成是，使第1至第P输入接收传送到与上述第3及第4子解码器部的共同连接的上述第1至第P节点的上述第1及第2电压，从上述输出端子输出对上述第1至第P输入接收的电压以提前确定的权重进行平均的电压， [0105] 上述第1及第3子解码器部的开关由第1导电型的晶体管构成， [0106] 上述第2、第4子解码器部的上述开关由第2导电型的晶体管构成。 [0107] 根据本发明，可提供一种具有数字模拟变换电路的数据驱动器、具有该数据驱动器的显示装置。 [0108] 在本发明中，也可以构成为：上述第3、第4子解码器是上述m位的数字信号的下位侧n位的信号的值，向上述第1至第P节点中的一部分的多个节点或全部节点传送同一电压。根据本发明，可提供一种包括上述数字模拟变换电路的数据驱动器。并且根据本发明，可提供一种具有上述数据驱动器的显示装置。 [0109] 根据本发明，可抑制CMOS化的晶体管开关的个数，并抑制未CMOS化的晶体管开关的栅极宽度增加量，抑制面积增加，具有较大选择电压范围的解码器的数字模拟变换器、数据驱动器、显示装置。并且根据本发明，可抑制解码器的Pch/Nch间的布线连接的增大，可抑制布线面积的增大。 附图说明[0110] 图1是表示本发明的一个实施方式的构成的图。 [0111] 图2是表示本发明的第1实施例的构成的图。 [0112] 图3是表示本发明的第1实施例的放大电路的构成的图。 [0113] 图4是说明本发明的第1实施例的参照电压组和参照电压组内的参照电压的序列的图。 [0114] 图5是表示本发明的第1实施例的第1子解码器部的构成的图。 [0115] 图6是表示本发明的第1实施例的第2子解码器的构成的图。 [0116] 图7是表示本发明的第1实施例的第3、4子解码器部的构成的图。 [0117] 图8是表示本发明的第2实施例的第3、4子解码器部的构成的图。 [0118] 图9是表示本发明的第3实施例的第3、4子解码器部的构成的图。 [0119] 图10是表示参考例的构成的图。 [0120] 图11是表示和图9不同的参考例的第3、4子解码器部的构成的图。 [0121] 图12是表示LCD驱动器的输出范围的一例和OLED显示器驱动器的输出范围的一例的示意图。 [0122] 图13是说明Pch-SW和Nch-SW的选择电压和导通阻抗的关系的图。 [0123] 图14是表示参照电压和解码器的选择电压范围的对应关系的图。 [0124] 图15是表示数据驱动器(LSI芯片)的布局的示意图。 [0125] 图16是表示典型的显示装置和显示元件(液晶元件、有机EL元件)的构成的一例的图。 [0126] 图17是表示相关技术的数字模拟变换电路的构成的图。 [0127] 图18是说明图17的参照电压组和参照电压组内的参照电压的序列的图。 [0128] 图19是表示图17的子解码器811的构成的一例的图。 [0129] 图20是表示图17的子解码器813的构成的一例的图。 [0130] 图21是表示图17的子解码器813的构成的其他一例的图。 [0131] 图22是表示图17的子解码器813的构成的另外一例的图。 具体实施方式[0132] 以下说明本发明的优选方式。此外，关于相关技术的附图及说明中使用的记号，对于在同一用途中使用的记号，在下述实施方式及实施例中也重复使用。图1是表示本发明的多个优选方式的一个构成的图。图1表示具有和OLED对应的解码器、或与LCD的正极或负极的一个极性对应的解码器的数字模拟变换电路的构成。参照图1，本发明的一个实施方式的数字模拟变换电路具有：参照电压集合体80，包括彼此不同的多个参照电压；解码器100，输入m位(其中m是3以上的规定的正整数)的数字信号，从参照电压集合体80，根据m位的数字信号选择第1及第2电压(Vo1、Vo2)放大电路50，输入通过解码器100选择的第1及第2电压(Vo1、Vo2)，从输出端子51输出对第1及第2电压(Vo1、Vo2)进行计算放大的电压电平。 [0133] 参照电压集合体80包括第1参照电压组81、第2参照电压组82，第1参照电压组81在其一部分包括第2参照电压组82的一部分或全部电压。 [0134] 解码器100具有：第1、第2子解码器部10、20，共同输入m位的数字信号的上位侧(m-n)位(其中n是2以上、m-1以下的规定的正整数)的信号，并以第1参照电压组81、第2参照电压组82作为输入；第3、第4子解码器30、40，共同输入m位的数字信号的下位侧n位的信号。 [0135] 第1子解码器部10具有如下多个开关：根据上位侧(m-n)位的信号控制导通和非导通，从第1参照电压组81选择彼此不同的Q个(其中Q是2以上的规定的正整数)参照电压，分别传送到第1至第Q节点nd1_1、nd2_1、……ndQ_1。并且，第2子解码器部20具有如下多个开关：根据上位侧(m-n)位的信号控制导通和非导通，从第2参照电压组82选择彼此不同的Q个(其中Q是2以上的规定的正整数)参照电压，分别传送到与第1子解码器10共同连接的第1至第Q节点nd1_2、nd2_2、……nd_Q 。并且，第3及第4子解码器部30、40具有如下多个开关：第1至第Q节点nd1_1、nd2_1、……ndQ_1(及nd1_2、nd2_2、……ndQ_2)作为输入节点共享，根据下位侧n位的信号分别控制导通和非导通，从通过第1或第2子解码器10、20选择的Q个参照电压共同选择第1及第2电压(Vo1、Vo2)，向作为输出节点共享的第1至第P(其中P是2以上的规定的正整数)的节点T1、T2、……、TP包括重复在内传送第1及第2电压(Vo1、Vo2)。此外，接收第1子解码器部10的输出的第1至第Q节点nd1_1、nd2_1、……ndQ_1、和接收第2子解码器20的输出的第1至第Q节点nd1_2、nd2_2、……ndQ_2是分别共同连接的Q个节点，但为了便于说明，分别附加1和2来进行区分(与第1、第2子解码器部10的输出节点对应)。节点nd1_1和节点nd1_2通过Pch/Nch区域间连接布线60_1连接，节点nd2_1和节点nd2_2通过Pch/Nch区域间连接布线60_2连接，以下同样地，节点ndQ_1和节点ndQ_2通过Pch/Nch区域间连接布线60_Q连接。 [0136] 通过第3及第4子解码器部30、40共同选择的第1及第2电压(Vo1、Vo2)，是在参照电压集合体80的序列中不同的两个电压，或是重复选择的一个电压。第3子解码器30的P个输出节点和第4子解码器部40的P个输出节点，通过使各自共同连接的P条Pch/Nch区域间连接布线61_1～61_P，分别连接到第1至第P节点(端子)T1、T2、……、TP。布线60_1～60_Q、61_1～61_P也称为“Pch/Nch晶体管区域间布线”。 [0137] 放大电路50的构成是：使第1至第P输入(与节点T1、T2、……、TP共同)接收向共同连接到第3及第4子解码器部30、40的输出节点的第1至第P节点T1、T2、……、TP的第1及第2电压(Vo1、Vo2)，从输出端子51输出对第1至第P输入接收的电压V(T1)、V(T2)、……、V(TP)以提前确定的权重进行了平均的电压Vout。 [0138] 第1及第3子解码器部10、30的各开关由第1导电型(Pch或Nch中的一方)的晶体管构成，第2及第4子解码器部20、40的各开关由第2导电型(Pch或Nch的另一方)晶体管构成。 [0139] 在本实施方式中，放大电路50形成的输出电压Vout例如如下所示，可以是对V(T1)～V(TP)以提前确定的w1～wP的加权(权重)进行了平均的电压。 [0140] 也可以是： [0141] Vout＝w1*V(T1)+w2*V(T2)+…+wP*V(TP) …(1-1) [0142] w1+w2+…+wp＝1 …(1-2) [0143] 其中，单纯平均(计算平均的情况下)w1＝w2＝……＝wP＝1/P。 [0144] 此外，作为将输出端子51返回连接到一个输入(反转输入)、输出将多个电压加权平均的电压的放大电路，例如参照专利文献1、专利文献2等的记载。 [0145] 第1、第2子解码器部10和20的输出数Q相同，但输入的参照电压数、构造可以不同。 [0146] 第3、第4子解码器部30和40的输入节点之间、输出节点之间分别通过Pch/Nch区域间连接布线60_1～60_Q、61-1～61_P共同连接，但内部构成可以不同。 [0147] 第3、第4子解码器部30和40根据m位数字信号的下位侧n位的信号，进行将从输入的Q个参照电压中共同选择的第1及第2电压(Vo1、Vo2)分配到第1、第2、……、第P节点的解码处理。 [0148] 通过连接第1导电型(Pch和Nch中的一方)的第3子解码器部30和第2导电型(Pch和Nch中的另一方)的第4子解码器部40的输入，在第3子解码器部30的第1导电型的晶体管开关、及第4子解码器部40中，和该第1导电型的晶体管开关对应的第2导电型的晶体管开关成为等价的CMOS构造。因此，在第3、第4子解码器部30和40中，传送选择的第1及第2电压(Vo1、Vo2)的开关的导通阻抗和由第1或第2导电型的单一开关构成时相比降低。 [0149] 此外，在第2子解码器部20中，从第1参照电压组81中含有的第2参照电压组82的多个参照电压中选择Q个参照电压时，在第1子解码器部10中，也选择了和通过第2子解码器部20选择的参照电压相同的参照电压。 [0150] 另一方面，在第1子解码器部10中，从第2参照电压组82中不含有的第1参照电压组81的多个参照电压选择Q个参照电压时，第2子解码器部20变为非选择(通过构成第2子解码器部20的多个开关选择第2参照电压组82的参照电压的开关均为断开状态)。同样，在第2子解码器部20中，从第1参照电压组81中不含有的第2参照电压组82的多个参照电压选择Q个参照电压时，第1子解码器部10变为非选择(通过构成第1子解码器部10的多个开关选择第1参照电压组81的参照电压的开关均断开的状态)。因此，在第1及第2子解码器部10、20的共同输出节点nd1_1、nd2_1、……、ndQ_1(及节点nd1_2、nd2_2、……、ndQ_2)中，从第1、第2子解码器部10、20分别选择彼此不同的参照电压，不会冲突。 [0151] 通过分别共享第3及第4子解码器部30和40的输入节点之间、输出节点之间，使组合第3及第4子解码器部30和40的构造为等价的CMOS构造，实现传送选择的电压的开关的导通阻抗的降低，从而在第1和第2子解码器部10和20中，对于不构成等价CMOS的晶体管开关(第1或第2导电型的单一开关)，也可抑制晶体管尺寸的增大(栅极宽度增大)(可以保持基准尺寸)，实现解码器100节省面积化。 [0152] 以下参照几个实施方式进行说明。并且在实施方式的说明中，首先说明参照电压和解码器的选择电压范围的对应关系。图14(A)是表示和OLED对应的解码器、或和LCD的正极电压范围对应的正极解码器中的参照电压和解码器的选择电压范围的对应关系的图。图14(B)是表示和LCD的负极电压范围对应的负极解码器中的参照电压和解码器的选择电压范围的对应关系的图。 [0153] 参照图14(A)，向和OLED对应的解码器、或和LCD的正极电压范围对应的正极解码器中，输入接近高电位侧电源VDD的参照电压Vr1～V(hzS+1)，参照电压Vr1是该解码器的选择电压范围的下限(低电位侧)，参照电压Vr(hzS+1)是该解码器的选择电压范围的上限(高电位侧)。参照电压Vr1到V(hzS+1)的各参照电压序列化，成为单调增加的电压电平。 [0154] 在该解码器中，选择高电位侧的Vr(gzS+1)～Vr(hzS+1)(其中h＞g)的范围的参照电压的开关组，可由基准尺寸的Pch-SW单独构成(参照电压和图13(C)的(a-1)的电压范围对应，Pch-SW的导通阻抗小，栅极/源极间电压Vgs的绝对值大)。 [0155] 并且，选择Vr(kzS+1)～Vr(gzS+1)(其中g＞k)的范围的参照电压的开关组，可由Pch-SW单独构成(参照电压和图13(C)的(a-2)的电压范围对应，Pch-SW的导通阻抗略大，栅极/源极间电压Vgs的绝对值略小)，需要增大Pch-SW的栅极宽度(W)。 [0156] 并且，选择Vr1～Vr(kzS+1)(其中k＞1)的范围的参照电压的开关组不可由Pch-SW单独构成(参照电压和图13(C)的(a-3)的电压范围对应，Pch-SW的导通阻抗大，栅极/源极间电压Vgs的绝对值小)，需要与Nch-SW的搭配(CMOS化)。 [0157] 此外，解码器的选择电压范围向低电位一侧大幅涉及时，选择最低电位侧的Vr1～Vr(fzS+1)(其中k＞f＞1)的范围的参照电压的开关组可由Nch-SW单独构成。 [0158] 参照图14(B)，向和LCD的负极电压范围对应的负极解码器输入接近低电位侧电源VSS的参照电压Vr1～V(hzS+1)，参照电压Vr1为该解码器的选择电压范围的上限(高电位侧)，参照电压Vr(hzS+1)为该解码器的选择电压范围的下限(低电位侧)。参照电压Vr1到V(hzS+1)的各参照电压序列化，成为单调减少的电压电平。 [0159] 在该解码器中，选择低电位侧的Vr(gzS+1)～Vr(hzS+1)(其中h＞g)的范围的参照电压的开关组可由基准尺寸的Nch-SW单独构成(参照电压对应于图13(D)的(b-1)的电压范围，Nch-SW的导通阻抗小，栅极/源极间电压Vgs大)。 [0160] 并且，选择Vr(kzS+1)～Vr(gzS+1)(其中g＞k)的范围的参照电压的开关组，可由Nch-SW单独构成(参照电压和图13(D)的(b-2)的电压范围对应，Nch-SW的导通阻抗略大，栅极/源极间电压Vgs略小)，需要增大Nch-SW的栅极宽度(W)。 [0161] 并且，选择Vr1～Vr(kzS+1)(其中k＞1)的范围的参照电压的开关组不可由Nch-SW单独构成(参照电压和图13(D)的(b-3)的电压范围对应，Nch-SW的导通阻抗大，栅极/源极间电压Vgs小)，需要与Pch-SW的搭配(CMOS化)。 [0162] 此外，解码器的选择电压范围向高电位一侧大幅涉及时，选择最高电位侧的Vr1～Vr(fzS+1)(其中k＞f＞1)的范围的参照电压的电路可由Pch-SW单独构成。 [0163] (实施方式1) [0164] 图2是表示图1的第1实施方式的构成的图。图2表示具有和OLED对应的解码器(图14(A))或和LCD的正极或负极中的一方的极性对应的解码器(图14(A)或图14(B))的数字模拟变换电路的构成。参照图2，本实施例的数字模拟变换电路具有：作为参照电压集合体80的第1参照电压组81、第2参照电压组82；由第1子解码器部10、第2子解码器部20、第3子解码器部30、第4子解码器部40构成的解码器100；放大电路50。在解码器100中，第1子解码器部10、第3子解码器部30由第1导电型(Pch或Nch中的一方)晶体管开关构成。第2子解码器部20、第4子解码器部40由第2导电型(Pch或Nch中的另一方)晶体管开构成。 [0165] 在本实施方式中，参照电压集合体80包括序列化的彼此不同的多个参照电压，分为第1及第2参照电压组81、82。 [0166] 第1参照电压组81包括彼此不同的(hzS+1)个参照电压Vr1、Vr2、Vr3、……、Vr(kzS+1)、……、Vr(hzS+1)。其中，记号S是包括1的2的幂的正整数(1、2、4、……)，记号z是包括1的2的幂加上1的正整数(2、3、5、9……)，记号h及k分别是2以上的正整数，h＞k。 [0167] 第2参照电压组82包括彼此不同的(kzS+1)个参照电压Vr1、Vr2、Vr3、……、Vr(kzS+1)。此外，第2参照电压组82的(kzS+1)个参照电压Vr1、Vr2、Vr3、……、Vr(kzS+1)与第1参照电压组81的参照电压Vr1、Vr2、Vr3、……、Vr(kzS+1)是分别相同的参照电压。此外，虽无特别限定，但在本实施方式中，Vr1、Vr2、Vr3、……、Vr(hzS+1)以指数编号序列化，随着指数编号增加，电压值单调地变化(单调增加或单调减少)。 [0168] 在本实施方式中，在各第1及第2参照电压组81、82中，和图17同样地，多个参照电压分组成(zS+1)个参照电压组。 [0169] 第1参照电压组81的第1参照电压组81-1包括第{(j-1)zS+1}个参照电压Vr{(j-1)zS+1}(其中，指数j可以是1、2、……、h)。指数j取1至h的所有整数值时，第1参照电压组81-1包括每隔(zS)个的参照电压Vr{1}、Vr{zS+1}、Vr{2zS+1}、……、Vr{(h-1)zS+1}。 [0170] 第1参照电压组81的第2参照电压组81-2包括{(j-1)zS+2}个参照电压Vr{(j-1)zS+2}。指数j取1至h的所有整数值时，第2参照电压组81-2包括每隔(zS)个的参照电压Vr{2}、Vr{zS+2}、Vr{2zS+2}、……、Vr{(h-1)zS+2}。 [0171] 同样，第1参照电压组81的第(zS+1)参照电压组81-(zS+1)包括第{(j-1)zS+(zS+1)}个(＝第(jzS+1)个)参照电压Vr{(j-1)zS+(zS+1)}＝Vr(jzS+1)。指数j取1至h的所有整数值时，第(zS+1)参照电压组81-(zS+1)包括每隔(zS)个的参照电压Vr{zS+1}、Vr{2zS+1}、Vr{3zS+1}、……、Vr{hzS+1}。 [0172] 第1参照电压组81在指数j取1至h的所有整数值时，包括(hzS+1)个彼此不同的多个参照电压。此外，对应于缺少部分参照电压的情况，也存在指数j也部分缺少的情况。 [0173] 并且，第2参照电压组82的第1参照电压组82-1包括第{(j-1)zS+1}个参照电压Vr{(j-1)zS+1}(其中，指数j可以是1、2、……、k)。指数j取1至k的整数值时，第1参照电压组82-1包括每隔(zS)个的参照电压Vr{1}、Vr{zS+1}、Vr{2zS+1}、……、Vr{(k-1)zS+1}。 [0174] 第2参照电压组82的第2参照电压组82-2包括{(j-1)zS+2}个参照电压Vr{(j-1)zS+2}。指数j取1至k的整数值时，第2参照电压组82-2包括每隔(zS)个的参照电压Vr{2}、Vr{zS+2}、Vr{2zS+2}、……、Vr{(k-1)zS+2}。 [0175] 同样，第2参照电压组82的第(zS+1)参照电压组82-(zS+1)包括第(jzS+1)个参照电压Vr(jzS+1)。指数j取1至k的整数值时，第(zS+1)参照电压组82-(zS+1)包括每隔(zS)个参照电压Vr{zS+1}、Vr{2zS+1}、Vr{3zS+1}、……、Vr{kzS+1}。 [0176] 在本实施方式中，解码器100中，输入m位的数字信号(D(m-1)～D0及其互补信号D(m-1)B～D0B)，第1及第2子解码器10、20中，分别输入m位数字信号中上位侧的(m-n)位(D(m-1)～Dn、D(m-1)B～DnB)，第3及第4子解码器部30、40中分别输入下位侧的n位(D(n-1)～D0、D(n-1)B～D0B)。 [0177] 第1子解码器10具有由多个第1导电型的晶体管开关构成的第1～第(zS+1)子解码器10-1～10-(zS+1)。子解码器10-1～10-(zS+1)中，第1参照电压组81的参照电压组81-1～81-(zS+1)的参照电压以组单位分别提供，m位的数字信号中，上位侧的(m-n)位(D(m-1)～Dn、D(m-1)B～DnB)共同输入。子解码器10-1～10-(zS+1)对应D(m-1)～Dn、D(m-1)B～DnB的值，从分别对应的参照电压组选择一个参照电压，传送到节点nd1_1～nd(zS+1)_1。此时，从子解码器10-1～10-(zS+1)传送到节点nd1_1～nd(zS+1)_1的(zS+1)个参照电压，成为在第1参照电压组81中序列连续的参照电压。例如，通过子解码器10-1选择参照电压Vr{(j-1)zS+1}时，在子解码器10-2中选择参照电压Vr{(j-1)zS+2}、……、在子解码器10-(zS+1)中选择Vr(jzS+1)。此外，图1的记号Q对应于图2的(zS+1)。 [0178] 第2子解码器部20具有由多个第2导电型的晶体管开关构成的第1～第(zS+1)子解码器20-1～20-(zS+1)。子解码器20-1～20-(zS+1)中，第2参照电压组82的参照电压组82-1～82-(zS+1)的参照电压以组单位分别提供，m位的数字信号中，上位侧的(m-n)位(D(m-1)～Dn、D(m-1)B～DnB)共同输入。子解码器20-1～20-(zS+1)对应D(m-1)～Dn、D(m-1)B～DnB的值，从分别对应的参照电压组选择一个参照电压，传送到节点nd1_2～nd(zS+1)_2。此时，从子解码器20-1～20-(zS+1)传送到节点nd1_2～nd(zS+1)_2的(zS+1)个参照电压，成为在第2参照电压组82中序列连续的参照电压。 [0179] 此外，接收第1子解码器部10的子解码器10-1～10-(zS+1)的输出的节点nd1_1～nd(zS+1)_1、及接收第2子解码器部20的子解码器20-1～20-(zS+1)的输出的节点nd1_2～nd(zS+1)_2分别共同连接，但为了便于说明，分别附加_1和_2进行区分。 [0180] 由上位侧的(m-n)位指定的指数j取1至k时，通过第1子解码器部10的子解码器10-1～10-(zS+1)分别选择的Vr{(j-1)zS+1}～Vr(jzS+1)的共(zS+1)个参照电压、与通过第2子解码器部20的子解码器20-1～20-(zS+1)分别选择的Vr{(j-1)zS+1}～Vr(jzS+1)的共(zS+1)个参照电压，分别是同一参照电压。即，指数j取1至k的整数值的参照电压，通过各第1及第2子解码器部10、20中不同的导电型的晶体管开关而被共同地选择，因此成为等价的CMOS开关构造。 [0181] 当指数j取(k+1)至h时，通过第1子解码器部10的子解码器10-1～10-(zS+1)选择Vr{(j-1)zS+1}～Vr(jzS+1)的共(zS+1)个参照电压，而在第2子解码器部20的子解码器20-1～20-(zS+1)中，第2参照电压组82的参照电压变为非选择。子解码器20-1～20-(zS+1)为断开状态，输出节点变为高阻抗状态。 [0182] 第3子解码器30由多个第1导电型的晶体管开关构成，对应m位的数字信号中下位侧的n位(D(n-1)～D0、D(n-1)B～D0B)的值，从传送到节点nd1_1～nd(zS+1)_1(及节点nd1_2～nd(zS+1)_2)的(zS+1)个参照电压，选择包括重复在内的第1及第2电压Vo1、Vo2，传送到第1至第P节点T1～TP。此外，选择包括重复在内的第1及第2电压Vo1、Vo2是指，包括作为第1及第2电压Vo1、Vo2选择同一电压的情况。并且还产生以下情况：同一电压传送到第1至第P节点T1～TP中的一部分的多个节点或全部节点。 [0183] 第4子解码器40由多个第2导电型的晶体管开关构成，和第3子解码器30同样，对应于m位的数字信号中下位侧的n位(D(n-1)～D0、D(n-1)B～D0B)的值，从传送到节点nd1_1～nd(zS+1)_1(及节点nd1_2～nd(zS+1)_2)的(zS+1)个参照电压，选择包括重复在内的第1及第2电压Vo1、Vo2，传送到和第3子解码器30共同的第1至第P节点T1～TP。 [0184] 第3及第4子解码器30、40中，输入节点之间(节点nd1_1～nd(zS+1)_1和节点nd1_2～nd(zS+1)_2)通过Pch/Nch区域间连接布线60_1～60_(zS+1)共同连接，输出节点之间通过Pch/Nch区域间连接布线61_1～61_P共同连接到节点T1～TP，第1及第2电压Vo1、Vo2分别通过不同的导电型的晶体管开关共同选择，因此成为等价的CMOS开关构造。因此，对于参照电压集合体80的所有参照电压，通过m位的数字信号中下位侧的n位(D(n-1)～D0、D(n-1)B～D0B)控制导通、非导通的晶体管开关的导通阻抗降低。这样一来，在第1子解码器部10中，可抑制选择指数j取(k+1)至h的参照电压的单一导电型构造的晶体管开关的栅极宽度的增大(保持基准尺寸即可)。因此，可实现解码器100的节省面积化。 [0185] 放大电路50具有作为第3子解码器部30和第4子解码器部40的输出节点共享的第1至第P节点T1～TP并作为输入，从输出端子51输出对节点T1～TP的电压V(T1)～V(TP)进行计算(加权平均等计算)的电压Vout。放大电路50的输出电压Vout反馈输入到一个第(P+1)输入。 [0186] 图3(A)和图3(B)表示放大电路50的两个具体例子。参照图3(A)，放大电路50是如下内插放大器：P＝2，将传送到节点T1、T2的电压(Vo1、Vo2)作为电压V(T1)、V(T2)输入，使电压V(T1)、V(T2)以1比1内插(Vout＝{V(T1)+V(T2)}/2)。即，图3(A)是输出将电压(Vo1、Vo2)平均化的电压的放大电路。当电压(Vo1、Vo2)是重复的同一电压时，输出电压Vo1(＝Vo2)，当电压(Vo1、Vo2)是不同电压时，输出电压(Vo1、Vo2)的中间电压。 [0187] 并且，参照图3(B)，放大电路50是如下内插放大器：P＝3，将包括重复在内传送到节点T1、T2、T3的电压(Vo1、Vo2)作为电压V(T1)、V(T2)、V(T3)输入，使电压V(T1)、V(T2)、V(T3)以1比1比2的比率加权平均(Vout＝(V(T1)+V(T2)+2×V(T3))/4)。即，在图3(B)的构成中，当电压(Vo1、Vo2)是重复的同一电压时，输出电压Vo1(＝Vo2)，当电压(Vo1、Vo2)是不同电压时，输出将电压(Vo1、Vo2)以1比3、1比1、3比1的比率内插(内分)的电压的任意一个。此外，虽未图示，但也可以是如下放大电路：P＝4，将传送到节点T1、T2、T3、T4的电压(Vo1、Vo2)作为电压V(T1)、V(T2)、V(T3)、V(T4)输入，使电压V(T1)、V(T2)、V(T3)、V(T4)平均(Vout＝(V(T1)+V(T2)+V(T3)+V(T4))/4)。该放大电路和图3(B)一样，当电压(Vo1、Vo2)是重复的同一电压时，输出电压Vo1(＝Vo2)，当电压(Vo1、Vo2)是不同电压时，输出将电压(Vo1、Vo2)以1比3、1比1、3比1的比率内插(内分)的电压的任意一个。 [0188] (参照电压集合体80) [0189] 接着说明图2的参照电压集合体80的成组化，及通过第1子解码器部10的子解码器10-1～10-(zS+1)及第2子解码器部20的子解码器20-1～20-(zS+1)选择的参照电压。 [0190] 图4是表示图2的参照电压集合体80的成组化的详情的图，参照电压和解码器100的选择电压的对应关系和图14(A)或图14(B)对应。参照图4，图2的参照电压集合体80的多个参照电压(最大(hzS+1)个)的成组化和图18一样，可表示为：将第1至第(zS+1)参照电压组分配到行、将属于各参照电压组的参照电压在参照电压组内的序列分配到列的、(zS+1)行、h列的二维数组。图4的二维数组并不是实际存在于解码器100等内的部件，而是为了适于说明参照电压的分组化/序列的表现形式。此外，参照电压组81及82分别成组为(zS+1)个组，在图4中共同表示。即，在图4中，参照电压组81参照参照电压Vr1～Vr(hzS+1)的成组化，参照电压组82参照参照电压Vr1～Vr(kzS+1)的成组化。 [0191] 分配到二维数组的i行j列(其中i是1以上且(zS+1)以下的整数，j是1以上且h或k以下的整数，h及k是2以上的整数)的元素对应于参照电压81、82各自的参照电压Vr((j-1)zS+i)。即，参照电压组81的参照电压对应于二维数组的第1列～第h列(j＝1～h)的数组元素，参照电压组82的参照电压对应于二维数组的第1列～第k列(j＝1～k)的数组元素。 [0192] 具体而言，参照电压组81的第1参照电压组81-1由分配到二维数组的第1行的每隔zS个的参照电压(Vr1、Vr(zS+1)、Vr(2zS+1)、……、Vr{(h-1)(zS)+1})构成。 [0193] 参照电压组81的第2参照电压组81-2由分配到二维数组的第2行的每隔zS个的参照电压(Vr2、Vr(zS+2)、Vr(2zS+2)、……、Vr{(h-1)(zS)+2})构成。 [0194] 参照电压组81的第i(其中1≤i≤(zS+1))参照电压组81-i由分配到二维数组的第i行的每隔zS个的参照电压(Vr(i)、Vr(zS+i))、Vr(2zS+i)、……、Vr{(h-1)(zS)+i})构成。 [0195] 参照电压组81的第(zS+1)参照电压组81-(zS+1)由分配到二维数组的第(zS+1)行的每隔zS个的参照电压(Vr(zS+1)、Vr(2zS+1)、Vr(3zS+1)、……、Vr(hzS)+1)构成。 [0196] 此时，参照电压组81的第(zS+1)参照电压组81-(zS+1)中的第1个到第(h-1)个参照电压(分配到二维数组的第(zS+1)行的1列到(h-1)列为止的参照电压)，与第1参照电压组81-1中的第2个到第h个参照电压(分配到二维数组的第1行的2列到h列为止的参照电压)分别相同。 [0197] 并且，参照电压组82的第1参照电压组82-1由分配到二维数组的第1行的每隔zS个的参照电压(Vr1、Vr(zS+1)、Vr(2zS+1)、……、Vr{(k-1)(zS)+1})构成。 [0198] 参照电压组82的第2参照电压组82-2由分配到二维数组的第2行的每隔zS个的参照电压(Vr2、Vr(zS+2)、Vr(2zS+2)、……、Vr{(k-1)(zS)+2})构成。 [0199] 参照电压组82的第i(其中1≤i≤(zS+1))参照电压组82-i由分配到二维数组的第i行的每隔zS个的参照电压(Vr(i)、Vr(zS+i))、Vr(2zS+i)、……、Vr{(k-1)(zS)+i})构成。 [0200] 参照电压组82的第(zS+1)参照电压组82-(zS+1)由分配到二维数组的第(zS+1)行的每隔zS个的参照电压(Vr(zS+1)、Vr(2zS+1)、Vr(3zS+1)、……、Vr(kzS)+1)构成。 [0201] 此时，参照电压组82的第(zS+1)参照电压组82-(zS+1)中的第1个到第(k-1)个参照电压，与第1参照电压组82-1中的第2个到第k个参照电压分别相同。 [0202] 图4的二维数组的列对应于图2的m位数字信号的上位侧(m-n)位(D(m-1)～Dn、D(m-1)B～DnB)的值。因此，通过图2的第1子解码器部10的第1～第(zS+1)子解码器10-1～10-(zS+1)分别选择的参照电压是，和上位侧(m-n)位的值对应的分配到图4的第1列～第h列的任意一列的参照电压。并且，通过图2的第2子解码器部20的第1～第(zS+1)子解码器20-1～20-(zS+1)分别选择的参照电压是，和上位侧(m-n)位的值对应的分配到图4的第1列～第k列的任意一列的参照电压。 [0203] 并且在参照电压组81的参照电压中，如图14所示，当存在无法通过第1子解码器部10的第1导电型的晶体管开关选择的参照电压(Vr1～Vr(fzS+1))时，可没有该参照电压。此时，参照电压组81由图4的二维数组的第(f+1)列～第h列的数组元素对应的参照电压(Vr(fzS+1)～Vr(hzS+1))构成。 [0204] (第1子解码器部) [0205] 接着说明图2的第1子解码器部10的构成。图5是表示构成图2的第1子解码器10的第1～第(zS+1)的子解码器10-i(i＝1～(zS+1))的构成例的图。提供到第1子解码器部10的参照电压组81的参照电压Vr1～Vr(hzS+1)如图2及图4中所说明的，成组为第1～第(zS+1)参照电压组81-1～81-(zS+1)。对于各第1～第(zS+1)参照电压组81-1～81-(zS+1)，h个参照电压分别提供到子解码器10-1～10-(zS+1)。在图5中，最左侧的参照电压组81-1输入到子解码器10-1，参照电压组81-2输入到子解码器10-2，参照电压组81-(zS+1)输入到子解码器10-(zS+1)。子解码器10-1～10-(zS+1)仅是分别输入的参照电压的组不同，电路构成彼此相同。因此，图5是示出了一个子解码器10-i(i＝1～(zS+1))。 [0206] 如图5所示，子解码器10-i(i＝1～(zS+1))对应m位数字信号的上位侧(m-n)位(D(m-1)～Dn、D(m-1)B～DnB)的值，分别从参照电压组81-i，选择各参照电压组内的序列为第j个(对应于图4的二维数组的第j列元素)的参照电压Vr{(j-1)zS+1}(其中，j是j＝1～h的任意一个值)。因此，子解码器10-1～10-(zS+1)从参照电压组81-1～81-(zS+1)，选择各参照电压组内的序列为第j个的参照电压Vr{(j-1)zS+1}、Vr{(j-1)zS+2}、……、Vr(jzS+1)。 [0207] 图5的子解码器10-i(i＝1～(zS+1))的构成是如下轮次赛形式的子解码器：输入第i参照电压组的h个参照电压，通过上位侧(m-n)位信号D(m-1)～Dn、D(m-1)B～DnB选择一个参照电压。位信号D(m-1)～Dn、D(m-1)B～DnB中，首先通过下位侧的位信号(Dn、DnB)选择两个参照电压中的一个，接着通过一个上位的位信号(D(n+1)、D(n+1)B)，选择通过位信号(Dn、DnB)选择的参照电压中的两个中的一个。以下同样，按照从下位侧到上位侧的位信号的顺序依次选择两个参照电压中的一个。 [0208] 图5的子解码器10-i(i＝1～(zS+1))的各开关由第1导电型的晶体管开关(Nch或Pch中的一方)构成。上述各开关由Nch晶体管构成时，向位信号线b1～b5分别输入Dn～D(m-1)，向位信号线b1b～b5b分别输入DnB～D(m-1)B。上述各开关由Pch晶体管构成时，向位信号线b1～b5分别输入DnB～D(m-1)B，向位信号线b1b～b5b分别输入Dn～D(m-1)。此外在图5中，为便于显示，示出了5位的轮次赛形式的子解码器的构成。并且在图5中，包围×的○表示第1导电型(Pch或Nch中的一方)的晶体管开关。 [0209] 图5的子解码器10-i(i＝1～(zS+1))满足图14(A)或图14(B)的参照电压和解码器的选择电压范围的关系。 [0210] 在图5的子解码器10-i(i＝1～(zS+1))中，选择参照电压Vr(gzS+i)～Vr((h-1)zS+i)的晶体管开关可单独由基准尺寸的第1导电型的晶体管开关构成。 [0211] 并且，在子解码器10-i(i＝1～(zS+1))中，选择参照电压Vr(kzS+i)～Vr((g-1)zS+i)的晶体管开关(图5的开关组91P)可单独由第1导电型的晶体管开关构成，但需要栅极宽度(W)的增大。 [0212] 并且，在图5的子解码器10-i(i＝1～(zS+1))中，选择参照电压Vr(i)～Vr((k-1)zS+i)的晶体管开关(图5的开关组92P)是变为与第2导电型的晶体管开关(第2子解码器20)搭配构造(CMOS构造)的晶体管开关。 [0213] 此外，解码器的选择电压范围较大的子解码器10-i(i＝1～(zS+1))中，存在无法通过第1导电型的晶体管开关选择的参照电压(Vri～Vr(f-1)zS+i)(其中，i＝1～(zS+1))时，选择该参照电压Vri～Vr((f-1)zS+i)的晶体管开关(开关组93P)也可缺少。 [0214] 并且如上所述，在本实施方式中，第3、第4子解码器部30、40是等价的CMOS构造，降低了开关的导通阻抗。这样一来，选择图5的参照电压Vr(kzS+i)～Vr((g-1)zS+i)(i＝1～(zS+1))的晶体管开关(图5的开关组91P)可抑制栅极尺寸(栅极宽度W)的增大。 可抑制栅极宽度增大的晶体管开关存在于图5的各子解码器10-i(i＝1～(zS+1))中，因此因抑制栅极宽度增大而形成的解码器的节省面积效果较大。 [0215] (第2子解码器部) [0216] 接着说明图2的第2子解码器20的构成。图6是表示构成图2的第2子解码器20的子解码器20-i(i＝1～(zS+1))的构成的图。提供到第2子解码器部20的参照电压组82的参照电压Vr1～Vr(kzS+1)如图2及图4中所说明的，成组为第1～第(zS+1)参照电压组82-1～82-(zS+1)。对于各第1～第(zS+1)参照电压组82-1～82-(zS+1)，k个参照电压分别提供到子解码器20-1～20-(zS+1)。第2子解码器20的子解码器20-1～ 20-(zS+1)仅是分别输入的参照电压的组不同，电路构造彼此相同。在图6中，作为子解码器20-1～20-(zS+1)，示出了一个第i个子解码器20-i。此外，将图2的第1参照电压组81的参照电压Vr1～Vr(hzS+1)例如划分为第1部分Vr1～Vr(kzS+1)和第2部分Vr(kzS+2)～Vr(hzS+1)时(1＜k＜h)，第1部分与第2参照电压组82的参照电压Vr1～Vr(kzS+1)相等。 [0217] 在图6中，子解码器20-i(i＝1～(zS+1))对应m位数字信号的上位侧(m-n)位信号(D(m-1)～Dn、D(m-1)B～DnB)的值，从对应的参照电压组82-i(i＝1～(zS+1))，选择各参照电压组内的序列为第j个(对应于图4的二维数组的第j列元素)的参照电压Vr{(j-1)zS+i}(其中，j是j＝1～k的任意一个值)。在子解码器20-1、20-2、……、20-(zS+1)中，分别选择Vr{(j-1)zS+1}、Vr{(j-1)zS+2}、……、Vr(jzS+1)。 [0218] 图6的子解码器20-i(i＝1～(zS+1))的构成是如下轮次赛形式的子解码器：输入第i参照电压组的k个参照电压，通过上位侧(m-n)位信号D(m-1)～Dn、D(m-1)B～DnB选择一个参照电压。此外，提供到图6的子解码器20-i的参照电压数(k个)比提供到图5的子解码器10-i的参照电压数(h个)少，因此上位侧的位信号变为仅通过正信号(例如D(m-1))或互补信号(例如D(m-1)B)的一方产生的选择。 [0219] 图6的子解码器20-i(i＝1～(zS+1))的各开关由与第1子解码器部10的开关相反导电型的第2导电型的晶体管(Nch或Pch中的另一方)构成。子解码器20-i(i＝1～(zS+1))的各开关由Nch晶体管构成时，向位信号线b1～b3输入Dn～D(m-1)的下位侧的对应的位信号，向位信号线b1b～b5b输入DnB～D(m-1)B。子解码器20-i(i＝1～(zS+1))的各开关由Pch晶体管构成时，向位信号线b1～b3输入DnB～D(m-1)B的下位侧的对应的位信号，向位信号线b1b～b5b输入Dn～D(m-1)。此外在图6中，为便于显示，示出了以5位选择的轮次赛形式的子解码器的构成。此外，包围Y的○表示第2导电型的晶体管开关(和包围×的○的第1导电型的晶体管开关(Pch或Nch中的一方)相反导电型的晶体管开关)。 [0220] 图6的子解码器20-i(i＝1～(zS+1))(图6的开关组92N)作为如下晶体管开关构成：与图5的选择子解码器10-i(i＝1～(zS+1))的参照电压Vr(i)～Vr((k-1)zS+i)的晶体管开关(图5的开关组92P)搭配的构造(CMOS构造)。 [0221] 此外，在图5的子解码器10-i(i＝1～(zS+1))中，选择参照电压(Vr(i)～Vr((f-1)zS+i)的晶体管开关(图5的开关组93P)缺少时，选择图6的子解码器10-i(i＝1～(zS+1))的参照电压(Vr(i)～Vr((f-1)zS+i))的晶体管开关(图6的开关组93N)单独由第2导电型的晶体管开关构成。 [0222] (第3、第4子解码器部) [0223] 接着说明图2的第3、第4子解码器部30、40的构成例。子解码器部30、40因参数S、z、P的值而不同，所以说明代表性的例子。 [0224] 图7是表示图2中S＝2、z＝2(zS+1＝5)、P＝2、n＝3对应的第3、第4子解码器部30A、40A的构成例的图。如图7所示是如下构成：向第3、第4子解码器30A、40A分别输入通过第1、第2子解码器部10、20选择的、(zS+1)个(zS+1＝5)的参照电压(Vr(4j-3)、Vr(4j-2)、Vr(4j-1)、Vr(4j)、Vr(4j+1))，根据m位数字数据的下位侧n位(n＝3)的信号(D2～D0、D2B～D0B)，选择第1及第2电压(Vo1、Vo2)，传送到节点T1、T2。 [0225] 第3、第4子解码器部30、40分别由彼此不同的导电型的晶体管开关构成。在第3子解码器部30A中，包围×的○表示第1导电型(Pch和Nch中的一方，例如Pch)的晶体管开关，在第4子解码器40A中，包围Y的○表示第2导电型(Pch和Nch中的另一方，例如Nch型)的晶体管开关。 [0226] 如图7所示，在第3、第4子解码器部30A、40A中，开关的配置相同，但向第3子解码器部30A的开关、及该开关对应的第4子解码器部40A的开关的各自的栅极，提供互补的位信号。此外，第4子解码器部40A的开关由Nch晶体管开关构成时，是和图20同样的构成。 [0227] 参照图7，第3子解码器部30A的输入节点nd1_1A、nd2_1A、nd3_1A、nd4_1A、nd5_1A和第4子解码器40A的输入节点nd1_2A、nd2_2A、nd3_2A、nd4_2A、nd5_2A，分别通过Pch/Nch晶体管区域间布线60_1、60_2、60_3、60_4、60_5共同连接。并且，第3子解码器部30A的第1、第2输出节点(T1、T2)、和第4子解码器40A的第1、第2输出节点(T1、T2)均分别通过Pch/Nch晶体管区域间布线61_1、61_2共同连接。 [0228] 在图7中，向第3子解码器部30A的输入节点nd1_1A、nd2_1A、nd3_1A、nd4_1A、nd5_1A传送通过第1子解码器部10选择的参照电压Vr(4j-3)、Vr(4j-2)、Vr(4j-1)、Vr(4j)、Vr(4j+1)(其中j＝1～h的任意一个值)。并且，向第4子解码器40A的输入节点nd1_2A、nd2_2A、nd3_2A、nd4_2A、nd5_2A传送通过第2子解码器部20选择的参照电压Vr(4j-3)、Vr(4j-2)、Vr(4j-1)、Vr(4j)、Vr(4j+1)(其中j＝1～k(1＜k＜h)的任意一个值)。 [0229] 指数j在j＝1～k时，从第1及第2子解码器10、20向第3及第4子解码器部30A、40A的各输入节点共同传送参照电压Vr(4j-3)、Vr(4j-2)、Vr(4j-1)、Vr(4j)、Vr(4j+1)。 [0230] 并且，指数j在j＝(k+1)～h时，第2子解码器部20变为非选择，向第3及第4子解码器部30A、40A的输入节点传送通过第1子解码器部10选择的参照电压Vr(4j-3)、Vr(4j-2)、Vr(4j-1)、Vr(4j)、Vr(4j+1)。 [0231] 在图7中，说明第3及第4子解码器部30A、40A中的参照电压Vr(4j-3)、Vr(4j-2)、Vr(4j-1)、Vr(4j)、Vr(4j+1)的选择。并且在以下说明中，说明第3子解码器部30A由多个Pch晶体管开关(Pch-SW)构成、第4子解码器部40A由多个Nch晶体管开关(Nch-SW)构成的情况。 [0232] (1)(D2、D1、D0)＝(低、低、低)时，在第3子解码器30A中，栅极分别连接到D2、D1、D0的Pch-SW导通。向节点n3_1、n4_1、n5_1分别传送Vr(4j-3)、Vr(4j-2)、Vr(4j-1)，向T1、n2_1分别传送n3_1(＝Vr(4j-3))、n4_1，向T2传送n3_1(＝Vr(4j-3))。并且，在第4子解码器部40A中，栅极分别连接到D2B、D1B、D0B的Nch-SW导通。向节点n3_2、n4_2、n5_2分别传送Vr(4j-3)、Vr(4j-2)、Vr(4j-1)，向布线61_1、n2_2分别传送n3_2(＝Vr(4j-3))、n4_2，向布线61_2传送n3_2(＝Vr(4j-3))。其结果是，向节点T1、T2传送(V(T1)、V(T2))＝(Vr(4j-3)、Vr(4j-3))。 [0233] (2)(D2、D1、D0)＝(低、低、高)时，在第3子解码器30A中，栅极分别连接到D2、D1、D0B的Pch-SW导通。向节点n3_1、n4_1、n5_1分别传送Vr(4j-3)、Vr(4j-2)、Vr(4j-1)，向T1、n2_1分别传送n3_1(＝Vr(4j-3))、n4_1，向T2传送n2_1(＝Vr(4j-2))。在第4子解码器部40A中，栅极分别连接到D2B、D1B、D0的Nch-SW导通。向节点n3_2、n4_2、n5_2分别传送Vr(4j-3)、Vr(4j-2)、Vr(4j-1)，向布线61_1、n2_2分别传送n3_2(Vr(4j-3))、n4_2(＝Vr(4j-2))，向布线61_2传送n2_2(＝Vr(4j-2))。其结果是，向节点T1、T2传送(V(T1)、V(T2))＝(Vr(4j-3)、Vr(4j-2))。 [0234] (3)(D2、D1、D0)＝(低、高、低)时，在第3子解码器30A中，栅极分别连接到D2、D1B、D0的Pch-SW导通。向节点n3_1、n4_1、n5_1分别传送Vr(4j-3)、Vr(4j-2)、Vr(4j-1)，向T1、n2_1分别传送n4_1(＝Vr(4j-2))、n5_1，向T2传送n4_1。在第4子解码器部40A中，栅极分别连接到D2B、D1、D0B的Nch-SW导通。向节点n3_2、n4_2、n5_2分别传送Vr(4j-3)、Vr(4j-2)、Vr(4j-1)，向布线61_1、n2_2分别传送n4_2(＝Vr(4j-2))、n5_2，向布线61_2传送n4_2。其结果是，向节点T1、T2传送(V(T1)、V(T2))＝(Vr(4j-2)、Vr(4j-2))。 [0235] (4)(D2、D1、D0)＝(低、高、高)时，在第3子解码器30A中，栅极分别连接到D2、D1B、D0B的Pch-SW导通。向节点n3_1、n4_1、n5_1分别传送Vr(4j-3)、Vr(4j-2)、Vr(4j-1)，向T1、n2_1分别传送n4_1(＝Vr(4j-2))、n5_1，向T2传送n5_1(＝Vr(4j-1))。在第4子解码器部40A中，栅极分别连接到D2B、D1、D0的Nch-SW导通。向节点n3_2、n4_2、n5_2分别传送Vr(4j-3)、Vr(4j-2)、Vr(4j-1)，向布线61_1、n2_2分别传送n4_2(＝Vr(4j-2))、n5_2，向布线61_2传送n2_2(＝Vr(4j-1))。其结果是，向节点T1、T2传送(V(T1)、V(T2))＝(Vr(4j-2)、Vr(4j-1))。 [0236] (5)(D2、D1、D0)＝(高、低、低)时，在第3子解码器30A中，栅极分别连接到D2B、D1、D0的Pch-SW导通。向节点n3_1、n4_1、n5_1分别传送Vr(4j-1)、Vr(4j)、Vr(4j+1)，向T1、n2_1分别传送n3_1(＝Vr(4j-1))、n4_1，向T2传送n3_1(＝Vr(4j-1))。在第4子解码器部40A中，栅极分别连接到D2、D1B、D0B的Nch-SW导通。向节点n3_2、n4_2、n5_2分别传送Vr(4j-1)、Vr(4j)、Vr(4j+1)，向布线61_1、n2_2分别传送n3_2(＝Vr(4j-1))、n4_2，向布线61_2传送n3_2。其结果是，向节点T1、T2传送(V(T1)、V(T2))＝(Vr(4j-1)、Vr(4j-1))。 [0237] (6)(D2、D1、D0)＝(高、低、高)时，在第3子解码器30A中，栅极分别连接到D2B、D1、D0B的Pch-SW导通。向节点n3_1、n4_1、n5_1分别传送Vr(4j-1)、Vr(4j)、Vr(4j+1)，向T1、n2_1分别传送n3_1(＝Vr(4j-1))、n4_1，向T2传送n2_1(＝Vr(4j))。在第4子解码器部40A中，栅极分别连接到D2、D1B、D0的Nch-SW导通。向节点n3_2、n4_2、n5_2分别传送Vr(4j-1)、Vr(4j)、Vr(4j+1)，向布线61_1、n2_2分别传送n3_2(＝Vr(4j-1))、n4_2，向布线61_2传送n2_2(＝Vr(4j))。其结果是，向节点T1、T2传送(V(T1)、V(T2))＝(Vr(4j-1)、Vr(4j))。 [0238] (7)(D2、D1、D0)＝(高、高、低)时，在第3子解码器30A中，栅极分别连接到D2B、D1B、D0的Pch-SW导通。向节点n3_1、n4_1、n5_1分别传送Vr(4j-1)、Vr(4j)、Vr(4j+1)，向T1、n2_1分别传送n4_1(＝Vr(4j))、n5_1，向T2传送n4_1。在第4子解码器部40A中，栅极分别连接到D2、D1、D0B的Nch-SW导通。向节点n3_2、n4_2、n5_2分别传送Vr(4j-1)、Vr(4j)、Vr(4j+1)，向布线61_1、n2_2传送n4_2(＝Vr(4j))、n5_2，向布线61_2传送n4_2。其结果是，向节点T1、T2传送(V(T1)、V(T2))＝(Vr(4j)、Vr(4j))。 [0239] (8)(D2、D1、D0)＝(高、高、高)时，在第3子解码器30A中，栅极分别连接到D2B、D1B、D0B的Pch-SW导通。向节点n3_1、n4_1、n5_1分别传送Vr(4j-1)、Vr(4j)、Vr(4j+1)，向T1、n2_1分别传送n4_1(＝Vr(4j))、n5_1，向T2传送n2_1(＝Vr(4j+1))。在第4子解码器部40A中，栅极分别连接到D2、D1、D0的Nch-SW导通。向节点n3_2、n4_2、n5_2分别传送Vr(4j-1)、Vr(4j)、Vr(4j+1)，向布线61_1、n2_2分别传送n4_2(＝Vr(4j))、n5_2，向布线61_2传送n2_2(＝Vr(4j+1))。其结果是，向节点T1、T2传送(V(T1)、V(T2))＝(Vr(4j)、Vr(4j+1))。 [0240] 即，传送到节点T1、T2的电压(与第1及第2电压(Vo1、Vo2)对应)是参照电压Vr(4j-3)、Vr(4j-2)、Vr(4j-1)、Vr(4j)、Vr(4j+1)中的顺序相邻的两个电压，或重复选择的一个电压。 [0241] 节点T1、T2的电压(V(T1)、V(T2))输入到图4(A)的放大电路50，将电压(V(T1)、V(T2))以1比1的比率平均(内分)的电压从放大电路50的输出端子输出。 [0242] 例如，将输入到第3及第4子解码器部30A、40A的顺序连续的5个参照电压Vr(4j-3)、Vr(4j-2)、Vr(4j-1)、Vr(4j)、Vr(4j+1)分别如下所述： [0243] Vr(4j-3)＝Vo、 [0244] Vr(4j-2)＝Vo+2Vf、 [0245] Vr(4j-1)＝Vo+4Vf、 [0246] Vr(4j)＝Vo+6Vf、 [0247] Vr(4j+1)＝Vo+8Vf， [0248] 是2Vf间隔的电压电平时，放大电路50的输出电压Vout(＝(V(T1)+V(T2))/2)： [0249] 在(D2、D1、D0)＝(低、低、低)时，Vout＝Vo、 [0250] 在(D2、D1、D0)＝(低、低、高)时，Vout＝Vo+Vf、 [0251] 在(D2、D1、D0)＝(低、高、低)时，Vout＝Vo+2Vf、 [0252] 在(D2、D1、D0)＝(低、高、高)时，Vout＝Vo+3Vf、 [0253] 在(D2、D1、D0)＝(高、低、低)时，Vout＝Vo+4Vf、 [0254] 在(D2、D1、D0)＝(高、低、高)时，Vout＝Vo+5Vf、 [0255] 在(D2、D1、D0)＝(高、高、低)时，Vout＝Vo+6Vf、 [0256] 在(D2、D1、D0)＝(高、高、高)时，Vout＝Vo+7Vf， [0257] 对应(D2、D1、D0)的信号，输出Vo到Vo+7Vf为止的Vf间隔的8个电压电平。 [0258] 实施方式2 [0259] 图8是表示在图2中S＝2、z＝2(zS+1＝5)、P＝3、n＝4对应的第3、第4子解码器部30B、40B的构成的图。第3、第4子解码器部30B、40B的构成是：分别输入通过第1、第2子解码器10、20选择输出的(zS+1)个(zS+1＝5)参照电压，根据m位数字数据的下位侧n位(n＝4)信号(D3～D0、D3B～D0B)，选择第1及第2电压(Vo1、Vo2)，包括重复在内传送到节点T1、T2、T3。第1、第2子解码器部10、20与图2的实施方式1的结构相同。 [0260] 第3子解码器部30B由第1导电型(例如Pch)的晶体管开关构成，第4子解码器40B由第2导电型(例如Nch)的晶体管开关构成，开关配置相同，但向各自的栅极提供互补的位信号。此外，第4子解码器部40B由Nch晶体管开关构成时，是和图21相同的构成。 [0261] 参照图8，第3子解码器部30B的输入节点nd1_1B、nd2_1B、nd3_1B、nd4_1B、nd5_1B和第4子解码器40B的输入节点nd1_2B、nd2_2B、nd3_2B、nd4_2B、nd5_2B，分别通过Pch/Nch晶体管区域间的布线60_1、60_2、60_3、60_4共同连接。并且，第3子解码器部30B的第1、第2、第3输出节点(T1、T2、T3)、和第4子解码器40B的第1、第2、第3输出节点(T1、T2、T3)均分别通过Pch/Nch晶体管区域间的布线61_1、61_2、61_3共同连接。 [0262] 在图8中，向第3子解码器部30B的输入节点nd1_1B、nd2_1B、nd3_1B、nd4_1B、nd5_1B传送通过第1子解码器部10选择的参照电压Vr(4j-3)、Vr(4j-2)、Vr(4j-1)、Vr(4j)、Vr(4j+1)(其中j＝1～h的任意一个值)。并且，向第4子解码器40B的输入节点nd1_2B、nd2_2B、nd3_2B、nd4_2B、nd5_2B传送通过第2子解码器部20选择的参照电压Vr(4j-3)、Vr(4j-2)、Vr(4j-1)、Vr(4j)、Vr(4j+1)(其中j＝1～k的任意一个值)。 [0263] 指数j在j＝1～k的整数值时，从第1及第2子解码器10、20向第3及第4子解码器部30B、40B的各输入节点共同传送参照电压Vr(4j-3)、Vr(4j-2)、Vr(4j-1)、Vr(4j)、Vr(4j+1)。 [0264] 并且，指数j在j＝(k+1)～h的整数值时，第2子解码器部20变为非选择，向第3及第4子解码器部30B、40B的输入节点传送通过第1子解码器部10选择的参照电压Vr(4j-3)、Vr(4j-2)、Vr(4j-1)、Vr(4j)、Vr(4j+1)。 [0265] 在图8中，说明第3及第4子解码器部30B、40B中的参照电压Vr(4j-3)、Vr(4j-2)、Vr(4j-1)、Vr(4j)、Vr(4j+1)的选择。并且在以下说明中，说明第3子解码器部30B由Pch晶体管开关构成、第4子解码器部40B由Nch晶体管开关构成的情况。 [0266] (1)(D3、D2、D1、D0)＝(低、低、低、低)时，在第3子解码器30B中，栅极连接到D3、D2、D1、D0的Pch-SW导通。向节点n13_1、n14_1、n15_1分别传送Vr(4j-3)、Vr(4j-2)、Vr(4j-1)，向端子T2和n12_1传送n13_1和n14_1，向端子T1、T3分别传送n13_1。在第4子解码器部40B中，栅极连接到D3B、D2B、D1B、D0B的Nch-SW导通。向节点n13_2、n14_2、n15_2分别传送Vr(4j-3)、Vr(4j-2)、Vr(4j-1)，向布线61_2、n12_2传送n13_2和n14_2，向布线61_1、61_3传送n13_2。其结果是，向节点T1、T2、T3传送(V(T1)、V(T2)、V(T3))＝(Vr(4j-3)、Vr(4j-3)、Vr(4j-3))。 [0267] 以下同样： [0268] (2)(D3、D2、D1、D0)＝(低、低、低、高)时，在第3子解码器30B中，栅极连接到D3、D2、D1、D0B的Pch-SW导通，在第4子解码器部40B中，栅极连接到D3B、D2B、D1B、D0的Nch-SW导通，向节点T1、T2、T3传送(V(T1)、V(T2)、V(T3))＝(Vr(4j-2)、Vr(4j-3)、Vr(4j-3))。 [0269] (3)(D3、D2、D1、D0)＝(低、低、高、低)时，在第3子解码器30B中，栅极连接到D3、D2、D1B、D0的Pch-SW导通，在第4子解码器部40B中，栅极连接到D3B、D2B、D1、D0B的Nch-SW导通，向节点T1、T2、T3传送(V(T1)、V(T2)、V(T3))＝(Vr(4j-3)、Vr(4j-3)、Vr(4j-2))。 [0270] (4)(D3、D2、D1、D0)＝(低、低、高、高)时，在第3子解码器30B中，栅极连接到D3、D2、D1B、D0B的Pch-SW导通，在第4子解码器部40B中，栅极连接到D3B、D2B、D1、D0的Nch-SW导通，向节点T1、T2、T3传送(V(T1)、V(T2)、V(T3))＝(Vr(4j-2)、Vr(4j-3)、Vr(4j-2))。 [0271] (5)(D3、D2、D1、D0)＝(低、高、低、低)时，在第3子解码器30B中，栅极连接到D3、D2B、D1、D0的Pch-SW导通，在第4子解码器部40B中，栅极连接到D3B、D2、D1B、D0B的Nch-SW导通，向节点T1、T2、T3传送(V(T1)、V(T2)、V(T3))＝(Vr(4j-2)、Vr(4j-2)、Vr(4j-2))。 [0272] (6)(D3、D2、D1、D0)＝(低、高、低、高)时，在第3子解码器30B中，栅极连接到D3、D2B、D1、D0B的Pch-SW导通，在第4子解码器部40B中，栅极连接到D3B、D2、D1B、D0的Nch-SW导通，向节点T1、T2、T3传送(V(T1)、V(T2)、V(T3))＝(Vr(4j-1)、Vr(4j-2)、Vr(4j-2))。 [0273] (7)(D3、D2、D1、D0)＝(低、高、高、低)时，在第3子解码器30B中，栅极连接到D3、D2B、D1B、D0的Pch-SW导通，在第4子解码器部40B中，栅极连接到D3B、D2、D1、D0B的Nch-SW导通，向节点T1、T2、T3传送(V(T1)、V(T2)、V(T3))＝(Vr(4j-2)、Vr(4j-2)、Vr(4j-1))。 [0274] (8)(D3、D2、D1、D0)＝(低、高、高、高)时，在第3子解码器30B中，栅极连接到D3、D2B、D1B、D0B的Pch-SW导通，在第4子解码器部40B中，栅极连接到D3B、D2、D1、D0的Nch-SW导通，向节点T1、T2、T3传送(V(T1)、V(T2)、V(T3))＝(Vr(4j-1)、Vr(4j-2)、Vr(4j-1))。 [0275] (9)(D3、D2、D1、D0)＝(高、低、低、低)时，在第3子解码器30B中，栅极连接到D3B、D2、D1、D0的Pch-SW导通，在第4子解码器部40B中，栅极连接到D3、D2B、D1B、D0B的Nch-SW导通，向节点T1、T2、T3传送(V(T1)、V(T2)、V(T3))＝(Vr(4j-1)、Vr(4j-1)、Vr(4j-1))。 [0276] (10)(D3、D2、D1、D0)＝(高、低、低、高)时，在第3子解码器30B中，栅极连接到D3B、D2、D1、D0B的Pch-SW导通，在第4子解码器部40B中，栅极连接到D3、D2B、D1B、D0的Nch-SW导通，向节点T1、T2、T3传送(V(T1)、V(T2)、V(T3))＝(Vr(4j)、Vr(4j-1)、Vr(4j-1))。 [0277] (11)(D3、D2、D1、D0)＝(高、低、高、低)时，在第3子解码器30B中，栅极连接到D3B、D2、D1B、D0的Pch-SW导通，在第4子解码器部40B中，栅极连接到D3、D2B、D1、D0B的Nch-SW导通，向节点T1、T2、T3传送(V(T1)、V(T2)、V(T3))＝(Vr(4j-1)、Vr(4j-1)、Vr(4j))。 [0278] (12)(D3、D2、D1、D0)＝(高、低、高、高)时，在第3子解码器30B中，栅极连接到D3B、D2、D1B、D0B的Pch-SW导通，在第4子解码器部40A中，栅极连接到D3、D2B、D1、D0的Nch-SW导通，向节点T1、T2、T3传送(V(T1)、V(T2)、V(T3))＝(Vr(4j)、Vr(4j-1)、Vr(4j))。 [0279] (13)(D3、D2、D1、D0)＝(高、高、低、低)时，在第3子解码器30B中，栅极连接到D3B、D2B、D1、D0的Pch-SW导通，在第4子解码器部40B中，栅极连接到D3、D2、D1B、D0B的Nch-SW导通，向节点T1、T2、T3传送(V(T1)、V(T2)、V(T3))＝(Vr(4j)、Vr(4j)、Vr(4j))。 [0280] (14)(D3、D2、D1、D0)＝(高、高、低、高)时，在第3子解码器30B中，栅极连接到D3B、D2B、D1、D0B的Pch-SW导通，在第4子解码器部40B中，栅极连接到D3、D2、D1B、D0的Nch-SW导通，向节点T1、T2、T3传送(V(T1)、V(T2)、V(T3))＝(Vr(4j+1)、Vr(4j)、Vr(4j))。 [0281] (15)(D3、D2、D1、D0)＝(高、高、高、低)时，在第3子解码器30B中，栅极连接到D3B、D2B、D1B、D0的Pch-SW导通，在第4子解码器部40B中，栅极连接到D3、D2、D1、D0B的Nch-SW导通，向节点T1、T2、T3传送(V(T1)、V(T2)、V(T3))＝(Vr(4j)、Vr(4j)、Vr(4j+1))。 [0282] (16)(D3、D2、D1、D0)＝(高、高、高、高)时，在第3子解码器30B中，栅极连接到D3B、D2B、D1B、D0B的Pch-SW导通，在第4子解码器部40B中，栅极连接到D3、D2、D1、D0的Nch-SW导通，向节点T1、T2、T3传送(V(T1)、V(T2)、V(T3))＝(Vr(4j+1)、Vr(4j)、Vr(4j+1))。 [0283] 即，传送到节点T1、T2、T3的电压(与第1及第2电压(Vo1、Vo2)对应)是参照电压Vr(4j-3)、Vr(4j-2)、Vr(4j-1)、Vr(4j)、Vr(4j+1)中的顺序相邻的两个电压，或重复选择的一个电压。 [0284] 节点T1、T2、T3的电压(V(T1)、V(T2)、V(T3))输入到图4(B)的放大电路50，将电压(V(T1)、V(T2)、V(T3))以1比1比2的比率加权平均的电压从放大电路50的输出端子输出。 [0285] 例如，将输入到第3及第4子解码器部30B、40B的顺序连续的5个参照电压Vr(4j-3)、Vr(4j-2)、Vr(4j-1)、Vr(4j)、Vr(4j+1)分别如下所述： [0286] Vr(4j-3)＝Vo、 [0287] Vr(4j-2)＝Vo+4Vf、 [0288] Vr(4j-1)＝Vo+8Vf、 [0289] Vr(4j)＝Vo+12Vf、 [0290] Vr(4j+1)＝Vo+16Vf， [0291] 是4Vf 间 隔 的 电 压 电 平 时，放 大 电 路50 的 输 出 电 压 Vout( ＝(V(T1)+V(T2)+2×V(T3))/4)： [0292] 在(D3、D2、D1、D0)＝(低、低、低、低)时，Vout＝Vo、 [0293] 在(D3、D2、D1、D0)＝(低、低、低、高)时，Vout＝Vo+Vf、 [0294] 在(D3、D2、D1、D0)＝(低、低、高、低)时，Vout＝Vo+2Vf、 [0295] 在(D3、D2、D1、D0)＝(低、低、高、高)时，Vout＝Vo+3Vf、 [0296] 在(D3、D2、D1、D0)＝(低、高、低、低)时，Vout＝Vo+4Vf、 [0297] 在(D3、D2、D1、D0)＝(低、高、低、高)时，Vout＝Vo+5Vf、 [0298] 在(D3、D2、D1、D0)＝(低、高、高、低)时，Vout＝Vo+6Vf、 [0299] 在(D3、D2、D1、D0)＝(低、高、高、高)时，Vout＝Vo+7Vf、 [0300] 在(D3、D2、D1、D0)＝(高、低、低、低)时，Vout＝Vo+8Vf、 [0301] 在(D3、D2、D1、D0)＝(高、低、低、高)时，Vout＝Vo+9Vf、 [0302] 在(D3、D2、D1、D0)＝(高、低、高、低)时，Vout＝Vo+10Vf、 [0303] 在(D3、D2、D1、D0)＝(高、低、高、高)时，Vout＝Vo+11Vf、 [0304] 在(D3、D2、D1、D0)＝(高、高、低、低)时，Vout＝Vo+12Vf、 [0305] 在(D3、D2、D1、D0)＝(高、高、低、高)时，Vout＝Vo+13Vf、 [0306] 在(D3、D2、D1、D0)＝(高、高、高、低)时，Vout＝Vo+14Vf、 [0307] 在(D3、D2、D1、D0)＝(高、高、高、高)时，Vout＝Vo+15Vf， [0308] 对应于(D3、D2、D1、D0)的信号，输出Vo到Vo+15Vf为止的Vf间隔的16个电压电平。 [0309] 实施方式3 [0310] 图9是表示S＝1、z＝3(zS+1＝4)、P＝2、n＝3对应、实施方式3的子解码器部30C、40C的构成的图。图9的第3、第4子解码器部30C、40C的构成是：分别输入通过第1、第2子解码器10、20选择的(zS+1)个(zS+1＝4)参照电压，根据m位数字数据的下位侧n位(n＝3)信号(D2～D0、D2B～D0B)，选择第1及第2电压(Vo1、Vo2)，传送到节点T1、T2。第1、第2子解码器部10、20与图2的实施方式1的结构相同。 [0311] 第3子解码器部30C由第1导电型(例如Pch)的晶体管开关构成，第4子解码器40C由第2导电型(例如Nch)的晶体管开关构成，开关配置相同，但向各自的栅极提供互补的位信号。此外，第4子解码器部40C由Nch晶体管开关构成时，是和图22相同的构成。 [0312] 参照图9，第3子解码器部30C的输入节点nd1_1C、nd2_1C、nd3_1C、nd4_1C和第4子解码器40C的输入节点nd1_2C、nd2_2C、nd3_2C、nd4_2C，分别通过Pch/Nch晶体管区域间的布线60_1、60_2、60_3、60_4共同连接。并且，第3子解码器部30C的第1、第2输出节点(T1、T2)、和第4子解码器40C的第1、第2输出节点(T1、T2)均分别通过Pch/Nch晶体管区域间的布线61_1、61_2共同连接。 [0313] 在图9中，向第3子解码器部30C的输入节点nd1_1C、nd2_1C、nd3_1C、nd4_1C传送通过第1子解码器部10选择的参照电压Vr(3j-2)、Vr(3j-1)、Vr(3j)、Vr(3j+1)(其中j＝1～h的任意一个值)。并且，向第4子解码器40C的输入节点nd1_2C、nd2_2C、nd3_2C、nd4_2C传送通过第2子解码器部20选择的参照电压Vr(3j-2)、Vr(3j-1)、Vr(3j)、Vr(3j+1)(其中j＝1～k的任意一个值)。 [0314] 指数j在j＝1～k时，从第1及第2子解码器10、20向第3及第4子解码器部30C、40C的各输入节点共同传送参照电压Vr(3j-2)、Vr(3j-1)、Vr(3j)、Vr(3j+1)。并且，指数j在j＝(k+1)～h时，第2子解码器部20变为非选择，向第3及第4子解码器部30C、 40C的输入节点传送通过第1子解码器部10选择的参照电压Vr(3j-2)、Vr(3j-1)、Vr(3j)、Vr(3j+1)。 [0315] 在图9中，说明第3及第4子解码器部30C、40C中的参照电压Vr(3j-2)、Vr(3j-1)、Vr(3j)、Vr(3j+1)的选择。并且在以下说明中，说明第3子解码器部30C由Pch晶体管开关构成、第4子解码器部40C由Nch晶体管开关构成的情况。 [0316] (1)(D2、D1、D0)＝(低、低、低)时，在第3子解码器30C中，栅极连接到D2、D1、D0的Pch-SW导通。向节点n24_1、n25_1、n26_1、n27_1传送Vr(3j-2)、Vr(3j-1)、Vr(3j)、Vr(3j-1)，向n21_1、n22_1、n23_1传送n24_1的电压、Vr(3j-2)、Vr(3j-1)，向布线61_1、61_2分别传送n21_1、n22_1的电压。在第4子解码器部40C中，栅极连接到D2B、D1B、D0B的Nch-SW导通。向节点n24_2、n25_2、n26_2、n27_2分别传送Vr(3j-2)、Vr(3j-1)、Vr(3j)、Vr(3j-1)，向n21_2、n22_2、n23_2传送n24_2的电压、Vr(3j-2)、Vr(3j-1)，分别向T1、T2传送n21_2、n22_2的电压。其结果是，向节点T1、T2传送(V(T1)、V(T2))＝(Vr(3j-2)、Vr(3j-2))。 [0317] 以下同样： [0318] (2)(D2、D1、D0)＝(低、低、高)时，在第3子解码器30C中，栅极连接到D2、D1、D0B的Pch-SW导通，在第4子解码器部40C中，栅极连接到D2B、D1B、D0的Nch-SW导通，向节点T1、T2传送(V(T1)、V(T2))＝(Vr(3j-1)、Vr(3j-2))。 [0319] (3)(D2、D1、D0)＝(低、高、低)时，在第3子解码器30C中，栅极连接到D2、D1B、D0的Pch-SW导通，在第4子解码器部40C中，栅极连接到D2B、D1、D0B的Nch-SW导通，向节点T1、T2传送(V(T1)、V(T2))＝(Vr(3j-1)、Vr(3j-1))。 [0320] (4)(D2、D1、D0)＝(低、高、高)时，在第3子解码器30C中，栅极连接到D2、D1B、D0B的Pch-SW导通，在第4子解码器部40C中，栅极连接到D2B、D1、D0的Nch-SW导通，向节点T1、T2传送(V(T1)、V(T2))＝(Vr(3j)、Vr(3j-2))。 [0321] (5)(D2、D1、D0)＝(高、低、低)时，在第3子解码器30C中，栅极连接到D2B、D1、D0的Pch-SW导通，在第4子解码器部40C中，栅极连接到D2、D1B、D0B的Nch-SW导通，向节点T1、T2传送(V(T1)、V(T2))＝(Vr(3j)、Vr(3j-1))。 [0322] (6)(D2、D1、D0)＝(高、低、高)时，在第3子解码器30C中，栅极连接到D2B、D1、D0B的Pch-SW导通，在第4子解码器部40C中，栅极连接到D2、D1B、D0的Nch-SW导通，向节点T1、T2传送(V(T1)、V(T2))＝(Vr(3j+1)、Vr(3j-1))。 [0323] (7)(D2、D1、D0)＝(高、高、低)时，在第3子解码器30C中，栅极连接到D2B、D1B、D0的Pch-SW导通，在第4子解码器部40C中，栅极连接到D2、D1、D0B的Nch-SW导通，向节点T1、T2传送(V(T1)、V(T2))＝(Vr(3j)、Vr(3j))。 [0324] (8)(D2、D1、D0)＝(高、高、高)时，在第3子解码器30C中，栅极连接到D2B、D1B、D0B的Pch-SW导通，在第4子解码器部40C中，栅极连接到D2、D1、D0的Nch-SW导通，向节点T1、T2传送(V(T1)、V(T2))＝(Vr(3j+1)、Vr(3j))。 [0325] 即，传送到节点T1、T2的电压(与第1及第2电压(Vo1、Vo2)对应)是包括Vr(3j-2)、Vr(3j-1)、Vr(3j)、Vr(3j+1)中的顺序不相邻的在内的两个电压，或重复选择的一个电压。 [0326] 节点T1、T2的电压(V(T1)、V(T2))输入到图3(A)的放大电路50，将电压(V(T1)、V(T2))以1比1的比率平均(内分)的电压从放大电路50的输出端子输出。 [0327] 例如，将输入到第3及第4子解码器部30C、40C的顺序连续的4个参照电压Vr(3j-2)、Vr(3j-1)、Vr(3j)、Vr(3j+1)分别如下所述： [0328] Vr(3j-2)＝Vo、 [0329] Vr(3j-1)＝Vo+2Vf、 [0330] Vr(3j)＝Vo+6Vf、 [0331] Vr(3j+1)＝Vo+8Vf、 [0332] 是2Vf或4Vf间隔的电压电平时，放大电路50的输出 电压Vout(＝(V(T1)+V(T2))/2)： [0333] 在(D2、D1、D0)＝(低、低、低)时，Vout＝Vo、 [0334] 在(D2、D1、D0)＝(低、低、高)时，Vout＝Vo+Vf、 [0335] 在(D2、D1、D0)＝(低、高、低)时，Vout＝Vo+2Vf、 [0336] 在(D2、D1、D0)＝(低、高、高)时，Vout＝Vo+3Vf、 [0337] 在(D2、D1、D0)＝(高、低、低)时，Vout＝Vo+4Vf、 [0338] 在(D2、D1、D0)＝(高、低、高)时，Vout＝Vo+5Vf、 [0339] 在(D2、D1、D0)＝(高、高、低)时，Vout＝Vo+6Vf、 [0340] 在(D2、D1、D0)＝(高、高、高)时，Vout＝Vo+7Vf， [0341] 对应(D2、D1、D0)的信号，输出Vo到Vo+7Vf为止的Vf间隔的8个电压电平。 [0342] 此外，在图7至图9中，示出了以下构成例子：第3、第4子解码器部30、40的开关配置相同，向各自的栅极提供互补的位信号。但只要下位侧n位的信号的值和选择的电压相同，则可替换第3、第4子解码器部30、40中的一方或双方的位信号的选择顺序等，第3、第4子解码器30、40也可以是不同的构成。 [0343] 如图7至图9的各实施方式所示，通过共同连接图1、图2的第3及第4子解码器部30、40的输入节点之间，共同连接输出节点之间，形成等价的CMOS构造，从而对通过解码器100选择的所有参照电压，降低第3及第4子解码器部30、40选择时的开关的导通阻抗。这样一来，可抑制第1子解码器部10的晶体管开关(图5的子解码器10-i的开关组91P)的栅极宽度的增大。 [0344] 此外，第1子解码器10由分别通过(m-n)位的信号选择的(zS+1)个轮次赛型子解码器构成，因此作为第1子解码器部10的栅极宽度的放大抑制对象的晶体管开关数变多。因此可实现解码器100的节省面积化。 [0345] 并且，第3及第4子解码器部30、40的Pch/Nch晶体管区域间的连接布线是输入节点之间及输出节点之间的连接，从而可抑制布线个数的增加，图15中的芯片980的短边方向的布线数的增加充分变小，布线面积基本不增加。 [0346] (比较例) [0347] 图10是表示图1的解码器100的比较例(未采用本发明的构成的参考例)的图。图10是为了与本发明进行比较而由本申请发明人制作的图。 [0348] 在图10所示的比较例的解码器200中，第1子解码器部10的Q个输出节点nd1_1～ndQ_1、第2子解码器部20的Q个输出节点nd1_2～ndQ_2和图1的实施方式不同，彼此不连接。因此，第3、第4子解码器部30、40如图1的实施方式所示，相对参照电压集合体80的所有参照电压不是等价的CMOS构造。因此，在第1子解码器部10中，需要增大图5的子解码器10-i的开关组91P的晶体管开关的栅极宽度W，降低开关的导通阻抗，解码器的面积增大。另一方面，在本发明的解码器100中，可实现解码器面积的减少。 [0349] 并且，图11是表示图9的第3、第4子解码器30C、40C的比较例的子解码器230、240的图。子解码器230、240和图9一样，分别由第1导电型及第2导电型的晶体管开关构成。在图11所示的子解码器230、240中，相对图9的构成，是使子解码器230和240的对应的各开关的两端之间分别共同连接的CMOS构造。 [0350] 因此，第3、第4子解码器部230、240的各开关(CMOS构造)的导通阻抗变低，但Nch/Pch晶体管区域间布线的个数增加，布线面积增加。并且，如参照图15所说明的，数据信号的位信号线和布线区域冲突，因此每个输出的解码器的长边方向尺寸增大。即，在图15中，解码器705-1～705-q的各长边方向尺寸增大，芯片面积增大。 [0351] 与之相对，在本发明的实施方式(图7至图9)中，在第3、第4子解码器部30、40中，仅输入节点间及输出节点间共同连接，以Nch/Pch晶体管区域间布线为最小限度，实现等价的CMOS构造。因此，可抑制布线面积的增加。 |
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