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用以数模转换的集成电路装置
申请号	CN200980101159.X	申请日	2009-01-14	公开(公告)号	CN101889397B	公开(公告)日	2014-07-16
申请人	密克罗奇普技术公司;			发明人	托马斯·尤博克·李; 扬·约纳; 菲利普·吉梅尔; 蒂姆·舍曼; 乔纳森·杰克逊; 约翰·奥斯丁;
摘要	一种混合信号集成电路装置(例如，数/模转换器(DAC))具有串行接口通信协议，其存取易失性和/或非易失性存储器且每当所述混合信号装置加电时允许预编程的输出电压。然而，不同于常规DAC，具有非易失性存储器的DAC可能需要特殊接口通信协议以用于所述DAC的有效操作和系统主控制器单元(MCU)之间的通信。提供不违反标准串行总线通信协议的接口通信协议用于所述DAC的所述易失性与非易失性存储器之间的通信，使得所述MCU可存取所述DAC存储器(非易失性和/或易失性存储器)。所述混合信号集成电路装置具有用户可编程地址。
权利要求	1.一种集成电路装置，其能够进行数/模转换且具有用于存储装置地址、配置信息和数字值以转换为模拟值的寄存器和非易失性存储器，所述集成电路装置包括：串行输入-输出端口，其适于耦合到串行总线；串行接口和逻辑电路，所述串行接口耦合到所述串行输入-输出端口；一个或一个以上输入寄存器，其耦合到所述串行接口和逻辑电路；一个或一个以上数/模转换器寄存器，其耦合到所述一个或一个以上输入寄存器中的相应者；一个或一个以上数/模转换器，其耦合到所述一个或一个以上数/模转换器寄存器中的相应者；以及非易失性存储器，其耦合到所述一个或一个以上输入寄存器，其中所述非易失性存储器存储地址、配置信息和数字值以转换为模拟值；输入引脚，其经内部耦合以接收信号，所述信号使数据自所述一个或多个输入寄存器传递到一个或多个数/模转换器寄存器。 2.根据权利要求1所述的集成电路装置，其进一步包括用于向所述非易失性存储器写入的电荷泵。 3.根据权利要求1所述的集成电路装置，其进一步包括用于控制所述一个或一个以上数/模转换器的断电控制逻辑电路。 4.根据权利要求1所述的集成电路装置，其进一步包括耦合到所述一个或一个以上数/模转换器中的相应者的模拟输出的一个或一个以上模拟放大器。 5.根据权利要求4所述的集成电路装置，其进一步包括用于控制所述一个或一个以上模拟放大器的断电控制逻辑电路。 6.根据权利要求1所述的集成电路装置，其进一步包括用于在到所述集成电路装置的功率损失后将所述集成电路装置复位的加电复位电路。 7.根据权利要求1所述的集成电路装置，其中在将命令提供至所述串行输入-输出端口期间的所述输入引脚处的信号的变换确定读/写地址位命令。 8.根据权利要求1所述的集成电路装置，其中所述一个或一个以上数/模转换器的每一者具有12位分辨率。 9.根据权利要求1所述的集成电路装置，其中所述非易失性存储器为电可擦除且可编程只读存储器EEPROM或快闪存储器。 10.根据权利要求1所述的集成电路装置，其中在所述输入引脚处的高于正常电压的信号确定所述集成电路装置的测试模式。 11.根据权利要求1所述的集成电路装置，其中到所述串行输入-输出端口的命令耦合到所述串行接口和逻辑电路，且用于控制所述集成电路装置的操作、读取和写入数据以及读取状态。 12.根据权利要求11所述的集成电路装置，其中快速模式写入命令用于将配置信息和数据写入到所述一个或一个以上输入寄存器，所述快速模式写入命令包括：由以下各项组成的第一字节装置代码，用于选择所述集成电路装置的装置地址，以及指示到所述集成电路装置的写入操作的读取/写入选择代码；由以下各项组成的第二字节表示到所述集成电路装置的快速模式写入命令的命令代码，用于所述集成电路装置的第一DAC信道的第一断电选择代码，以及用于所述第一DAC信道的数据的四个最高有效位；由以下各项组成的第三字节用于所述第一DAC信道的数据的八个最低有效位；由以下各项组成的第四字节用于第二DAC信道的第二断电选择代码，以及用于所述第二DAC信道的数据的四个最高有效位；以及由以下各项组成的第五字节用于所述第二DAC信道的数据的八个最低有效位；其中在总线主装置发送所述第一到第五字节中的每一者之后所寻址的集成电路装置发送从属确认位；且所述总线主装置在所述快速模式写入命令完成时发送停止位，其中所述总线主装置和所述集成电路装置耦合到所述串行总线。 13.根据权利要求12所述的集成电路装置，其进一步包括：由以下各项组成的第六字节用于第三DAC信道的第三断电选择代码，以及用于所述第三DAC信道的数据的四个最高有效位；以及由以下各项组成的第七字节用于所述第三DAC信道的数据的八个最低有效位；其中在所述总线主装置发送所述第一到第七字节中的每一者之后所述所寻址的集成电路装置发送所述从属确认位；且所述总线主装置在所述快速模式写入命令完成时发送所述停止位。 14.根据权利要求13所述的集成电路装置，其进一步包括：由以下各项组成的第八字节用于第四DAC信道的第四断电选择代码，以及用于所述第四DAC信道的数据的四个最高有效位；以及由以下各项组成的第九字节用于所述第四DAC信道的数据的八个最低有效位；其中在所述总线主装置发送所述第一到第九字节中的每一者之后所述所寻址的集成电路装置发送所述从属确认位；且所述总线主装置在所述快速模式写入命令完成时发送所述停止位。 15.根据权利要求11所述的集成电路装置，其中多写入命令用于将配置信息和数据写入到所述一个或一个以上输入寄存器，所述多写入命令包括：由以下各项组成的第一字节装置代码，用于选择所述集成电路装置的装置地址，以及指示到所述集成电路装置的写入操作的读取/写入选择代码；由以下各项组成的第二字节表示到所述集成电路装置的多写入命令的命令代码，多写入功能代码，用于第一DAC信道的选择代码，以及表示所述第一DAC信道的第一DAC输出寄存器是否经更新的第一更新输出寄存器位；由以下各项组成的第三字节第一电压参考选择位，用于所述第一DAC信道的第一断电选择代码，用于所述第一DAC信道的增益选择位，以及用于所述第一DAC信道的数据的四个最高有效位；由以下各项组成的第四字节用于所述第一DAC信道的数据的八个最低有效位；由以下各项组成的第五字节用于第二DAC信道的选择代码，以及表示所述第二DAC信道的第二DAC输出寄存器是否经更新的第二更新输出寄存器位；由以下各项组成的第六字节第二电压参考选择位，用于所述第二DAC信道的第二断电选择代码，用于所述第二DAC信道的增益选择位，以及用于所述第二DAC信道的数据的四个最高有效位；以及由以下各项组成的第七字节用于所述第二DAC信道的数据的八个最低有效位；其中在总线主装置发送所述第一到第七字节中的每一者之后所寻址的集成电路装置发送从属确认位；且所述总线主装置在所述多写入命令完成时发送停止位，其中所述总线主装置和所述集成电路装置耦合到所述串行总线。 16.根据权利要求15所述的集成电路装置，其进一步包括：由以下各项组成的第八字节用于第三DAC信道的选择代码，以及表示所述第三DAC信道的第三DAC输出寄存器是否经更新的第三更新输出寄存器位；由以下各项组成的第九字节第三电压参考选择位，用于所述第三DAC信道的第三断电选择代码，用于所述第三DAC信道的增益选择位，以及用于所述第三DAC信道的数据的四个最高有效位；以及由以下各项组成的第十字节用于所述第三DAC信道的数据的八个最低有效位；其中在总线主装置发送所述第一到第十字节中的每一者之后所述所寻址的集成电路装置发送从属确认位；且所述总线主装置在所述多写入命令完成时发送停止位。 17.根据权利要求15所述的集成电路装置，其进一步包括：由以下各项组成的第十一字节用于第四DAC信道的选择代码，以及表示所述第四DAC信道的第四DAC输出寄存器是否经更新的第四更新输出寄存器位；由以下各项组成的第十二字节第四电压参考选择位，用于所述第四DAC信道的第四断电选择代码，用于所述第四DAC信道的增益选择位，以及用于所述第四DAC信道的数据的四个最高有效位；以及由以下各项组成的第十三字节用于所述第四DAC信道的数据的八个最低有效位；其中在总线主装置发送所述第一到第十三字节中的每一者之后所述所寻址的集成电路装置发送从属确认位；且所述总线主装置在所述多写入命令完成时发送停止位。 18.根据权利要求11所述的集成电路装置，其中连续写入命令用于将配置信息和数据写入到多个DAC输入寄存器和相关联的非易失性存储器位置，所述连续写入命令包括：由以下各项组成的第一字节装置代码，用于选择所述集成电路装置的装置地址，以及指示到所述集成电路装置的写入操作的读取/写入选择代码；由以下各项组成的第二字节表示到所述集成电路装置的连续写入命令的命令代码，连续写入功能代码，用于所述连续写入命令的开始DAC信道的选择代码，以及表示正被写入到的所有DAC信道的DAC输出寄存器是否经更新的更新输出寄存器位；由以下各项组成的第三字节用于正被写入到的所述DAC信道的电压参考选择位，用于正被写入到的所述DAC信道的断电选择代码，用于正被写入到的所述DAC信道的增益选择位，以及用于正被写入到的所述DAC信道的数据的四个最高有效位；由以下各项组成的第四字节用于正被写入到的所述DAC信道的数据的八个最低有效位；字节三和四针对正被写入到的每一DAC信道重复；且所述非易失性存储器以发送到正被写入到的所述DAC信道中的每一者的所述配置信息和数据来更新；其中在总线主装置发送所述字节中的每一者之后所寻址的集成电路装置发送从属确认位；且所述总线主装置在所述连续写入命令完成时发送停止位，其中所述总线主装置和所述集成电路装置耦合到所述串行总线。 19.根据权利要求11所述的集成电路装置，其中单一写入命令用于将配置信息和数据写入到选定DAC输入寄存器和相关联的非易失性存储器位置，所述单一写入命令包括：由以下各项组成的第一字节装置代码，用于选择所述集成电路装置的装置地址，以及指示到所述集成电路装置的写入操作的读取/写入选择代码；由以下各项组成的第二字节表示到所述集成电路装置的单一写入命令的命令代码，单一写入功能代码，用于DAC信道的选择代码，以及表示正被写入到的选定DAC信道的DAC输出寄存器是否经更新的更新输出寄存器位；由以下各项组成的第三字节用于正被写入到的所述选定DAC信道的电压参考选择位，用于正被写入到的所述选定DAC信道的断电选择代码，用于正被写入到的所述选定DAC信道的增益选择位，以及用于正被写入到的所述选定DAC信道的数据的四个最高有效位；以及由以下各项组成的第四字节用于正被写入到的所述选定DAC信道的数据的八个最低有效位；且所述非易失性存储器以发送到正被写入到的所述选定DAC信道的所述配置信息和数据来更新；其中在总线主装置发送所述字节中的每一者之后所寻址的集成电路装置发送从属确认；且所述总线主装置在连续写入命令完成时发送停止位，其中所述总线主装置和所述集成电路装置耦合到所述串行总线。 20.根据权利要求11所述的集成电路装置，其中写入新地址命令用于将新地址写入到所述集成电路装置中，所述写入新地址命令包括：由以下各项组成的第一字节装置代码，用于选择所述集成电路装置的装置地址，以及指示到所述集成电路装置的写入操作的读取/写入选择代码；由以下各项组成的第二字节表示到所述集成电路装置的写入新地址命令的命令代码，当前装置地址；以及第一位模式；改变用于加载DAC输出寄存器的输入上的逻辑电平并保持此逻辑电平直到第三字节完成为止；所述第三字节由以下各项组成所述命令代码，新装置地址；以及第二位模式；由以下各项组成的第四字节所述命令代码，所述新装置地址；且其中在总线主装置发送所述字节中的每一者之后所寻址的集成电路装置发送从属确认位；且所述总线主装置在所述写入新地址命令完成时发送停止位，其中所述总线主装置和所述集成电路装置耦合到所述串行总线。 21.根据权利要求11所述的集成电路装置，其中写入电压参考选择命令用于将新地址写入到所述集成电路装置中，所述写入电压参考选择命令包括：由以下各项组成的第一字节装置代码，用于选择所述集成电路装置的装置地址，以及指示到所述集成电路装置的写入操作的读取/写入选择代码；以及由以下各项组成的第二字节表示写入电压参考选择命令的命令代码，以及用于针对DAC信道更新电压参考的选择的状态位；其中在总线主装置发送所述字节中的每一者之后所寻址的集成电路装置发送从属确认位；且所述总线主装置在所述写入电压参考选择命令完成时发送停止位，其中所述总线主装置和所述集成电路装置耦合到所述串行总线。 22.根据权利要求11所述的集成电路装置，其中写入断电选择命令用于将针对DAC信道中的每一者的新写入断电选择写入到所述集成电路装置中，所述写入断电选择命令包括：由以下各项组成的第一字节装置代码，用于选择所述集成电路装置的装置地址，以及指示到所述集成电路装置的写入操作的读取/写入选择代码；以及由以下各项组成的第二字节表示写入断电选择命令的命令代码，以及由所述DAC信道使用的电压参考中的前两者的状态位；以及由以下各项组成的第三字节由所述DAC信道使用的所述电压参考中的接下来两者的状态位；其中在总线主装置发送所述字节中的每一者之后所寻址的集成电路装置发送从属确认位；且所述总线主装置在所述写入断电选择命令完成时发送停止位，其中所述总线主装置和所述集成电路装置耦合到所述串行总线。 23.根据权利要求11所述的集成电路装置，其中写入增益选择命令用于将针对DAC信道中的每一者的新增益选择写入到所述集成电路装置中，所述写入增益选择命令包括：由以下各项组成的第一字节装置代码，用于选择所述集成电路装置的装置地址，以及指示到所述集成电路装置的写入操作的读取/写入选择代码；以及由以下各项组成的第二字节表示写入增益选择命令的命令代码，以及用于针对所述DAC信道更新放大器增益的选择的状态位；其中在总线主装置发送所述字节中的每一者之后所寻址的集成电路装置发送从属确认位；且所述总线主装置在所述写入增益选择命令完成时发送停止位，其中所述总线主装置和所述集成电路装置耦合到所述串行总线。 24.根据权利要求11所述的集成电路装置，其中正常模式中读取命令用于读取DAC信道和相关联非易失性存储器的状态，所述正常模式中读取命令包括：由以下各项组成的第一字节装置代码，用于选择所述集成电路装置的装置地址，以及指示从所述集成电路装置的读取操作的读取/写入选择代码；由以下各项组成的第二字节指示到所述非易失性存储器的写入的完成状态的准备就绪/忙状态，加电复位状态，用于第一DAC信道的选择代码，处于逻辑零的位，以及所述装置地址；由以下各项组成的第三字节用于正被读取的选定第一DAC信道的电压参考选择状态，用于正被读取的所述选定第一DAC信道的断电选择代码状态，用于正被读取的所述选定第一DAC信道的增益选择状态，来自正被读取的所述选定第一DAC信道的数据的四个最高有效位；由以下各项组成的第四字节来自正被读取的所述选定第一DAC信道的数据的八个最低有效位；由以下各项组成的第五字节指示到所述非易失性存储器的所述写入的完成状态的准备就绪/忙状态，来自所述非易失性存储器的与正被读取的所述选定第一DAC信道相关联的加电复位状态，用于正被读取的所述第一DAC信道的选择代码，处于逻辑零的位，以及所述装置地址；由以下各项组成的第六字节来自所述非易失性存储器的与正被读取的所述选定第一DAC信道相关联的电压参考选择状态，来自所述非易失性存储器的与正被读取的所述选定第一DAC信道相关联的断电选择代码状态，用于正被读取的所述选定第一DAC信道的增益选择状态，以及来自所述非易失性存储器的与正被读取的所述选定第一DAC信道相关联的数据的四个最高有效位；以及由以下各项组成的第七字节来自所述非易失性存储器的与正被读取的所述选定第一DAC信道相关联的数据的八个最低有效位；其中在总线主装置发送所述第一字节之后所寻址的集成电路装置发送从属确认，其中在所述总线主装置发送所述第二到第七字节中的每一者之后所述总线主装置发送主确认，且随后所述总线主装置在所述正常模式中读取命令完成时发送停止位，其中所述总线主装置和所述集成电路装置耦合到所述串行总线。 25.根据权利要求24所述的集成电路装置，其进一步包括：由以下各项组成的第八字节指示到所述非易失性存储器的写入的完成状态的所述准备就绪/忙状态，所述加电复位状态，用于第二DAC信道的选择代码，处于逻辑零的位，以及所述装置地址；由以下各项组成的第九字节用于正被读取的选定第二DAC信道的电压参考选择状态，用于正被读取的所述选定第二DAC信道的断电选择代码状态，用于正被读取的所述选定第二DAC信道的增益选择状态，来自正被读取的所述选定第二DAC信道的数据的四个最高有效位；由以下各项组成的第十字节来自正被读取的所述选定第二DAC信道的数据的八个最低有效位；由以下各项组成的第十一字节指示到所述非易失性存储器的所述写入的完成状态的所述准备就绪/忙状态，来自所述非易失性存储器的与正被读取的所述选定第二DAC信道相关联的加电复位状态，用于正被读取的所述第二DAC信道的选择代码，处于逻辑零的位，以及所述装置地址；由以下各项组成的第十二字节来自所述非易失性存储器的与正被读取的所述选定第二DAC信道相关联的电压参考选择状态，来自所述非易失性存储器的与正被读取的所述选定第二DAC信道相关联的断电选择代码状态，用于正被读取的所述选定第二DAC信道的增益选择状态，以及来自所述非易失性存储器的与正被读取的所述选定第二DAC信道相关联的数据的四个最高有效位；以及由以下各项组成的第十三字节来自所述非易失性存储器的与正被读取的所述选定第二DAC信道相关联的数据的八个最低有效位；其中在所述总线主装置发送所述第一字节之后所述所寻址的集成电路装置发送所述从属确认，其中在所述总线主装置发送所述第二到第十三字节中的每一者之后所述总线主装置发送所述主确认，且随后所述总线主装置在所述正常模式中读取命令完成时在所述第七和第十字节之后且在所述第十三字节之后发送所述停止位。 26.根据权利要求25所述的集成电路装置，其进一步包括：由以下各项组成的第十四字节指示到所述非易失性存储器的写入的完成状态的所述准备就绪/忙状态，所述加电复位状态，用于第三DAC信道的选择代码，处于逻辑零的位，以及所述装置地址；由以下各项组成的第十五字节用于正被读取的选定第三DAC信道的电压参考选择状态，用于正被读取的所述选定第三DAC信道的断电选择代码状态，用于正被读取的所述选定第三DAC信道的增益选择状态，来自正被读取的所述选定第三DAC信道的数据的四个最高有效位；由以下各项组成的第十六字节来自正被读取的所述选定第三DAC信道的数据的八个最低有效位；由以下各项组成的第十七字节指示到所述非易失性存储器的所述写入的完成状态的所述准备就绪/忙状态，来自所述非易失性存储器的与正被读取的所述选定第三DAC信道相关联的加电复位状态，用于正被读取的所述第三DAC信道的选择代码，处于逻辑零的位，以及所述装置地址；由以下各项组成的第十八字节来自所述非易失性存储器的与正被读取的所述选定第三DAC信道相关联的电压参考选择状态，来自所述非易失性存储器的与正被读取的所述选定第三DAC信道相关联的断电选择代码状态，用于正被读取的所述选定第三DAC信道的增益选择状态，以及来自所述非易失性存储器的与正被读取的所述选定第三DAC信道相关联的数据的四个最高有效位；以及由以下各项组成的第十九字节来自所述非易失性存储器的与正被读取的所述选定第三DAC信道相关联的数据的八个最低有效位；其中在所述总线主装置发送所述第一字节之后所述所寻址的集成电路装置发送所述从属确认，其中在所述总线主装置发送所述第二到第十九字节中的每一者之后所述总线主装置发送主确认，且随后所述总线主装置在所述正常模式中读取命令完成时在所述第七、第十和第十六字节之后且在所述第十九字节之后发送所述停止位。 27.根据权利要求26所述的集成电路装置，其进一步包括：由以下各项组成的第二十字节指示到所述非易失性存储器的写入的完成状态的所述准备就绪/忙状态，所述加电复位状态，用于第四DAC信道的选择代码，处于逻辑零的位，以及所述装置地址；由以下各项组成的第二十一字节用于正被读取的选定第四DAC信道的电压参考选择状态，用于正被读取的所述选定第四DAC信道的断电选择代码状态，用于正被读取的所述选定第四DAC信道的增益选择状态，来自正被读取的所述选定第四DAC信道的数据的四个最高有效位；由以下各项组成的第二十二字节来自正被读取的所述选定第四DAC信道的数据的八个最低有效位；由以下各项组成的第二十三字节指示到所述非易失性存储器的所述写入的完成状态的所述准备就绪/忙状态，来自所述非易失性存储器的与正被读取的所述选定第四DAC信道相关联的加电复位状态，用于正被读取的所述第四DAC信道的选择代码，处于逻辑零的位，以及所述装置地址；由以下各项组成的第二十四字节来自所述非易失性存储器的与正被读取的所述选定第四DAC信道相关联的电压参考选择状态，来自所述非易失性存储器的与正被读取的所述选定第四DAC信道相关联的断电选择代码状态，用于正被读取的所述选定第四DAC信道的增益选择状态，以及来自所述非易失性存储器的与正被读取的所述选定第四DAC信道相关联的数据的四个最高有效位；以及由以下各项组成的第二十五字节来自所述非易失性存储器的与正被读取的所述选定第四DAC信道相关联的数据的八个最低有效位；其中在所述总线主装置发送所述第一字节之后所述所寻址的集成电路装置发送所述从属确认，其中在所述总线主装置发送所述第二到第二十五字节中的每一者之后所述总线主装置发送主确认，且随后所述总线主装置在所述正常模式中读取命令完成时在所述第七、第十、第十六和第二十二字节之后且在所述第二十五字节之后发送所述停止位。 28.根据权利要求11所述的集成电路装置，其中写入锁定位命令用于当所述集成电路装置处于测试模式中时写入锁定位，所述写入锁定位命令包括：由以下各项组成的第一字节装置代码，以及指示到所述集成电路装置的写入操作的读取/写入选择代码；以及由以下各项组成的第二字节表示所述写入锁定位命令的命令代码，以及锁定位状态位；其中在总线主装置发送所述字节中的每一者之后所寻址的集成电路装置发送从属确认位；且所述总线主装置在所述写入锁定位命令完成时发送停止位，其中所述总线主装置和所述集成电路装置耦合到所述串行总线。 29.根据权利要求11所述的集成电路装置，其中将DAC输入寄存器的内容写入到非易失性存储器命令用于当所述集成电路装置处于测试模式中时将所述DAC输入寄存器的所述内容写入到非易失性存储器，所述将DAC输入寄存器的内容写入到非易失性存储器命令包括：由以下各项组成的第一字节装置代码，以及指示到所述集成电路装置的写入操作的读取/写入选择代码；以及由以下各项组成的第二字节表示所述将DAC输入寄存器的内容写入到非易失性存储器命令的命令代码，以及启用位；其中在总线主装置发送所述字节中的每一者之后所寻址的集成电路装置发送从属确认位；且所述总线主装置在所述将DAC输入寄存器的内容写入到非易失性存储器命令完成时发送停止位，其中所述总线主装置和所述集成电路装置耦合到所述串行总线。 30.根据权利要求11所述的集成电路装置，其中写入带隙电压参考调整位命令用于当所述集成电路装置处于测试模式中时将所述带隙电压参考调整位写入到DAC输入寄存器，所述写入带隙电压参考调整位命令包括：由以下各项组成的第一字节装置代码，以及指示到所述集成电路装置的写入操作的读取/写入选择代码；由以下各项组成的第二字节表示所述写入带隙电压参考调整位命令的命令代码，以及电压参考选择位；以及由以下各项组成的第三字节带隙绝对值调整位，以及带隙放大器偏移调整位；其中在总线主装置发送所述字节中的每一者之后所寻址的集成电路装置发送从属确认位；且所述总线主装置在所述写入带隙电压参考调整位命令完成时发送停止位，其中所述总线主装置和所述集成电路装置耦合到所述串行总线。 31.根据权利要求11所述的集成电路装置，其中将缓冲器偏移调整位写入到DAC输入寄存器命令用于当所述集成电路装置处于测试模式中时将所述缓冲器偏移调整位写入到所述DAC输入寄存器，所述将缓冲器偏移调整位写入到DAC输入寄存器命令包括：由以下各项组成的第一字节装置代码，以及指示到所述集成电路装置的写入操作的读取/写入选择代码；由以下各项组成的第二字节表示所述将缓冲器偏移调整位写入到DAC输入寄存器命令的命令代码，用于DAC信道的选择代码，以及用于使用第一或第二缓冲器放大器的选择位；以及由以下各项组成的第三字节用于所述第一缓冲器放大器的偏移值调整位，以及用于所述第二缓冲器放大器的偏移值调整位；其中在总线主装置发送所述字节中的每一者之后所寻址的集成电路装置发送从属确认位；且所述总线主装置在所述将缓冲器偏移调整位写入到DAC输入寄存器命令完成时发送停止位，其中所述总线主装置和所述集成电路装置耦合到所述串行总线。 32.根据权利要求11所述的集成电路装置，其中测试模式中读取命令用于读取DAC信道和相关联非易失性存储器的状态，所述测试模式中读取命令包括：由以下各项组成的第一字节装置代码，用于选择所述集成电路装置的装置地址，以及指示从所述集成电路装置的读取操作的读取/写入选择代码；由以下各项组成的第二字节指示到所述非易失性存储器的写入的完成状态的准备就绪/忙状态，锁定位状态，用于第一DAC信道的选择代码，以及处于逻辑零的位，由以下各项组成的第三字节寄存器中的与所述第一DAC信道相关联的带隙绝对值调整位状态，以及所述寄存器中的与所述第一DAC信道相关联的带隙放大器偏移调整位状态；由以下各项组成的第四字节寄存器中的与所述第一DAC信道相关联的第一缓冲器放大器偏移值调整位状态，以及寄存器中的与所述第一DAC信道相关联的第二缓冲器放大器偏移值调整位状态；由以下各项组成的第五字节指示到所述非易失性存储器的写入的完成状态的准备就绪/忙状态，所述锁定位状态，用于所述第一DAC信道的选择代码，以及处于逻辑一的位，由以下各项组成的第六字节非易失性存储器中的与所述第一DAC信道相关联的带隙绝对值调整位状态，以及所述非易失性存储器中的与所述第一DAC信道相关联的带隙放大器偏移调整位状态；以及由以下各项组成的第七字节所述非易失性存储器中的与所述第一DAC信道相关联的第一缓冲器放大器偏移值调整位状态，以及所述非易失性存储器中的与所述第一DAC信道相关联的第二缓冲器放大器偏移值调整位状态；其中在总线主装置发送所述第一字节之后所寻址的集成电路装置发送从属确认，其中在所述总线主装置发送所述第二到第七字节中的每一者之后所述总线主装置发送主确认，且随后所述总线主装置在所述测试模式中读取命令完成时发送停止位，其中所述总线主装置和所述集成电路装置耦合到所述串行总线。 33.根据权利要求32所述的集成电路装置，其进一步包括：由以下各项组成的第八字节指示到所述非易失性存储器的写入的完成状态的所述准备就绪/忙状态，所述锁定位状态，用于第二DAC信道的选择代码，以及处于逻辑零的位，由以下各项组成的第九字节寄存器中的与所述第二DAC信道相关联的带隙绝对值调整位状态，以及所述寄存器中的与所述第二DAC信道相关联的带隙放大器偏移调整位状态；由以下各项组成的第十字节寄存器中的与所述第二DAC信道相关联的第一缓冲器放大器偏移值调整位状态，以及寄存器中的与所述第二DAC信道相关联的第二缓冲器放大器偏移值调整位状态；由以下各项组成的第十一字节指示到所述非易失性存储器的写入的完成状态的准备就绪/忙状态，所述锁定位状态，用于所述第二DAC信道的选择代码，以及处于逻辑一的位，由以下各项组成的第十二字节非易失性存储器中的与所述第二DAC信道相关联的带隙绝对值调整位状态，以及所述非易失性存储器中的与所述第二DAC信道相关联的带隙放大器偏移调整位状态；以及由以下各项组成的第十三字节所述非易失性存储器中的与所述第二DAC信道相关联的第一缓冲器放大器偏移值调整位状态，以及所述非易失性存储器中的与所述第二DAC信道相关联的第二缓冲器放大器偏移值调整位状态；其中在总线主装置发送所述第一字节之后所述所寻址的集成电路装置发送从属确认，其中在所述总线主装置发送所述第二到第十三字节中的每一者之后所述总线主装置发送主确认，所述总线主装置在所述测试模式中读取命令完成时在所述第七字节和所述第十三字节之后发送停止位。 34.根据权利要求33所述的集成电路装置，其进一步包括：由以下各项组成的第十四字节指示到所述非易失性存储器的写入的完成状态的所述准备就绪/忙状态，所述锁定位状态，用于第三DAC信道的选择代码，以及处于逻辑零的位，由以下各项组成的第十五字节寄存器中的与所述第三DAC信道相关联的带隙绝对值调整位状态，以及所述寄存器中的与所述第三DAC信道相关联的带隙放大器偏移调整位状态；由以下各项组成的第十六字节寄存器中的与所述第三DAC信道相关联的第一缓冲器放大器偏移值调整位状态，以及寄存器中的与所述第三DAC信道相关联的第二缓冲器放大器偏移值调整位状态；由以下各项组成的第十七字节指示到所述非易失性存储器的写入的完成状态的准备就绪/忙状态，所述锁定位状态，用于所述第三DAC信道的选择代码，以及处于逻辑一的位，由以下各项组成的第十八字节非易失性存储器中的与所述第三DAC信道相关联的带隙绝对值调整位状态，以及所述非易失性存储器中的与所述第三DAC信道相关联的带隙放大器偏移调整位状态；以及由以下各项组成的第十九字节所述非易失性存储器中的与所述第三DAC信道相关联的第一缓冲器放大器偏移值调整位状态，以及所述非易失性存储器中的与所述第三DAC信道相关联的第二缓冲器放大器偏移值调整位状态；其中在总线主装置发送所述第一字节之后所述所寻址的集成电路装置发送从属确认，其中在所述总线主装置发送所述第二到第十九字节中的每一者之后所述总线主装置发送主确认，所述总线主装置在所述测试模式中读取命令完成时在所述第七和第十三字节以及所述第十九字节之后发送停止位。 35.根据权利要求34所述的集成电路装置，其进一步包括：由以下各项组成的第二十字节指示到所述非易失性存储器的写入的完成状态的所述准备就绪/忙状态，所述锁定位状态，用于第四DAC信道的选择代码，以及处于逻辑零的位，由以下各项组成的第二十一字节寄存器中的与所述第四DAC信道相关联的带隙绝对值调整位状态，以及所述寄存器中的与所述第四DAC信道相关联的带隙放大器偏移调整位状态；由以下各项组成的第二十二字节寄存器中的与所述第四DAC信道相关联的第一缓冲器放大器偏移值调整位状态，以及寄存器中的与所述第四DAC信道相关联的第二缓冲器放大器偏移值调整位状态；由以下各项组成的第二十三字节指示到所述非易失性存储器的写入的完成状态的准备就绪/忙状态，所述锁定位状态，用于所述第四DAC信道的选择代码，以及处于逻辑一的位，由以下各项组成的第二十四字节非易失性存储器中的与所述第四DAC信道相关联的带隙绝对值调整位状态，以及所述非易失性存储器中的与所述第四DAC信道相关联的带隙放大器偏移调整位状态；以及由以下各项组成的第二十五字节所述非易失性存储器中的与所述第四DAC信道相关联的第一缓冲器放大器偏移值调整位状态，以及所述非易失性存储器中的与所述第四DAC信道相关联的第二缓冲器放大器偏移值调整位状态；其中在总线主装置发送所述第一字节之后所述所寻址的集成电路装置发送从属确认，其中在所述总线主装置发送所述第二到第二十五字节中的每一者之后所述总线主装置发送主确认，所述总线主装置在所述测试模式中读取命令完成时在所述第七、第十三和第十九字节以及所述第二十五字节之后发送停止位。
说明书全文	用以数模转换的集成电路装置技术领域 [0001] 本发明涉及将配置和地址信息以及输入数据存储在非易失性存储器中的数/模转换器(DAC)；且更明确地说涉及具有非易失性存储器且使用经由常规串行接口(例如，2 IC、SPI、USB、SCIO、UNI/O等)的串行通信协议的多信道DAC。背景技术 [0002] 当前技术DAC装置将配置信息和输入数据存储在易失性存储器中。当从DAC装置和相关联易失性存储器移除操作功率时，存储在易失性存储器中的配置信息和输入数据丢失。举例来说，DAC装置可用于输出可编程模拟电压。编程位(例如，模拟电压的数字表示)存储在易失性的DAC寄存器中，借此当断电时释放其内容。在DAC装置的初始加电后，DAC寄存器被清除或其内容直到DAC寄存器被再次编程才可预测。因此，每当DAC装置加电时，DAC寄存器必须重新编程。这需要主控制器程序的额外编程循环以便对DAC寄存器进行重新编程。在许多应用中，DAC装置支持系统中其它装置的操作。举例来说，DAC装置可向其它装置提供参考电压以用于其适当操作。由于DAC寄存器必须重新编程，所以依赖于DAC装置的所有其它装置必须等待(防止操作)直到DAC寄存器含有正确数据为止。 [0003] DAC装置在具有模拟和数字两个功能的集成电路(例如，混合信号装置)中正变得更加普遍。通常，混合信号装置(从属装置)将经由通信总线与例如主控制单元(MCU)(例如，微控制器、微处理器、数字信号处理器等)等主装置通信。可存在一个以上连接到通信总线的混合信号从属装置，因此混合信号从属装置中的每一者将需要装置地址。一般来说，混合信号装置具有集成电路封装上的多个地址编程引脚，或混合信号装置具有在工厂制造期间屏蔽编程的固定地址。对于三位地址，需要多达八个不同集成电路制造掩码。必须将多达八个不同地址屏蔽编程到原本相同的混合信号装置中增加了制造时间和成本，且导致必须储备并载运多达八个不同部分。另外，具有拥有非现场可编程地址的混合信号装置在某些应用中可能变得非常不便。发明内容 [0004] 因此，需要在断电或功率损失条件期间防止DAC装置配置和地址信息以及输入数据的丢失。如果DAC装置在其接通时立即自身输出预编程输出，那么总体系统应用减少若干初始化和校准步骤，且可借此即使当存在对其的功率中断时也始终以相同条件初始化系统。这将增加此装置的系统操作效率和有用的应用范围。 [0005] DAC装置可具有易失性和非易失性内部存储器块两者。非易失性存储器可用于存储配置信息、数字电压值(例如，数据)和DAC装置的地址。非易失性存储器可为(例如，但不限于)电可擦除且可编程只读存储器(EEPROM)、快闪存储器等。此数据可在任何时间写入到内部非易失性存储器块，且可借此防止所存储的配置信息、数字数据(例如，电压值)和DAC装置地址在停电期间丢失。 [0006] 根据本发明的教示，非易失性存储器(例如，EEPROM、快闪等)可以是DAC装置的一部分。DAC/非易失性存储器装置可借此每当其加电时提供预编程输出电压。然而，不同于常规DAC装置，具有非易失性存储器的DAC装置可能需要特殊接口通信协议以用于DAC装置的有效操作。举例来说，系统主控制器单元(MCU)需要一种存取易失性存储器(DAC寄存器)和/或非易失性存储器(例如，EEPROM)的方式。因此，DAC装置中的非易失性存储器需要与MCU的有效接口通信协议，使得MCU可有效地存取DAC装置的存储器(非易失性和易失性存储器两者)。由于例如DAC、模/数(ADC)和数字电位计等大多数混合信号装置2 通过使用标准串行接口(例如，IC、SPI、USB、SCIO、UNI/O等)来操作，所以用于与DAC装置的易失性和非易失性存储器通信的接口通信协议可在不违反现有串行通信协议的规范的情况下操作。 [0007] 根据本发明的教示，串行数据接口通信协议可用于经由串行数据总线(例如，I2C、SPI、USB、SCIO、UNI/O等)操作DAC装置和内部非易失性存储器。举例来说(但不限于)，具有非易失性存储器的一个、两个、三个或四个信道12位DAC装置，其中这些DAC装置可并入有相同非易失性接口通信协议。使用接口通信协议解决以下问题：(a)用户可以简单的命令读取和/或写入配置、地址和数据信息到非易失性或易失性存储器中。这还缩短了接口通信时间。(b)简单但有效的命令结构减小装置接口电路的复杂性。(c)相同命令结构可用于使用相同集成电路封装引出脚(pin-out)连接从装置测试寄存器读取和向装置测试寄存器写入，因此不需要额外测试接口。 [0008] 针对混合信号装置(例如，模拟和数字电路功能两者)使用共同串行通信协议是有利的，即使不同公司使用其自身的接口协议，由客户需求驱动的共同协议可出现。 [0009] 实例问题：DAC装置输出可编程模拟电压。位的编程存储在易失性DAC寄存器中，这意味着其存储器内容被清除或直到其被重新编程才可在初始加电阶段预测。用户必须每当DAC寄存器加电时对DAC寄存器进行重新编程。这要求系统的主控制器单元(MCU)使用额外循环对DAC寄存器进行重新编程。在许多应用中，DAC装置用作系统中其它装置的支持装置。举例来说，DAC装置可将参考电压提供到其它装置以进行操作。如果DAC装置在其接通时立即自身输出预编程输出，那么总体应用系统减少若干初始化和校准步骤，且即使当存在对其的功率中断时也可始终以相同条件初始化系统。这将大大增加系统效率和有用的可操作性。 [0010] 根据本发明的教示，可通过具有非易失性存储器(例如，EEPROM、快闪等)作为DAC装置的一部分来解决以上提及的问题。DAC/非易失性存储器装置可借此每当其加电时提供预编程输出电压。然而，可能存在用于控制非易失性存储器的通信问题。举例来说，系统MCU需要一种存取易失性存储器(DAC寄存器)或非易失性存储器(EEPROM)的方式。因此，装置中的非易失性存储器需要DAC装置与MCU之间的有效接口通信协议。这允许MCU有效地存取装置的存储器(非易失性和易失性存储器两者)。由于例如DAC、ADC和/或数字电2 位计等大多数混合信号装置通过使用标准串行接口(例如，IC、SPI等)来操作，所以必要的接口通信协议可在这些标准串行接口规范内操作。本文揭示的接口通信协议不违反现有串行通信规范。附图说明 [0011] 可通过参考结合附图理解的以下描述来获得对本发明的更完整理解，附图中： [0012] 图1说明根据本发明的一特定实例实施例具有单一信道数/模转换(DAC)能力和非易失性存储器的装置的示意框图； [0013] 图2说明根据本发明的另一特定实例实施例具有拥有数/模转换(DAC)能力的多个信道和非易失性存储器的装置的示意框图； [0014] 图3说明用于向DAC输入寄存器的快速模式连续写入的地址、命令和数据协议结构的示意字节图； [0015] 图4说明用于一次向一个DAC输入寄存器写入的地址、命令和数据协议结构的示意字节图； [0016] 图5说明用于向DAC输入寄存器和非易失性存储器中的相关联位置连续写入的地址、命令和数据协议结构的示意字节图； [0017] 图6说明用于向单一DAC输入寄存器和非易失性存储器中的相关联位置写入的地址、命令和数据协议结构的示意字节图； [0018] 图7说明用于将新地址写入到装置中的地址、命令和数据协议结构的示意字节图； [0019] 图8说明用于改变电压参考的选择的地址、命令和数据协议结构的示意字节图； [0020] 图9说明用于将断电选择位写入到DAC输入寄存器中的地址、命令和数据协议结构的示意字节图； [0021] 图10说明用于将增益选择位写入到DAC输入寄存器的地址、命令和数据协议结构的示意字节图； [0022] 图11a-11d说明用于在正常模式中读取DAC输入寄存器和一个或一个以上DAC装置的非易失性存储器的地址、命令和数据协议结构的示意字节图； [0023] 图12说明用于将锁定位写入到DAC输入寄存器的测试模式地址、命令和数据协议结构的示意字节图； [0024] 图13说明用于将DAC输入寄存器的内容写入到非易失性存储器的测试模式地址、命令和数据协议结构的示意字节图； [0025] 图14说明用于将带隙电压参考调整位写入到DAC输入寄存器的测试模式地址、命令和数据协议结构的示意字节图； [0026] 图15说明用于将缓冲器偏移调整位写入到DAC输入寄存器的测试模式地址、命令和数据协议结构的示意字节图； [0027] 图16说明用于在测试模式中读取DAC输入寄存器和一个或一个以上DAC装置的非易失性存储器的地址、命令和数据协议结构的示意字节图； [0028] 图17说明根据本发明的特定实例实施例可与图1和2所示的装置一起使用的各种类型的串行接口的示意框图和总线信号图；以及 [0029] 图18说明根据本发明的特定实例实施例可与图1和2所示的装置一起使用的许多集成电路封装中的两个的示意平面图。 [0030] 虽然本发明容许各种修改和替代形式，但已在图式中展示并在本文中详细描述其特定实例实施例。然而，应了解，本文中对特定实例实施例的描述不希望将本发明限于本文揭示的特定形式，而是相反，本发明将涵盖如所附权利要求书界定的所有修改和等效物。具体实施方式 [0031] 现参看图式，示意说明特定实例实施例的细节。图式中相同元件将由相同标号表示，且类似元件将由具有不同小写字母后缀的相同标号表示。 [0032] 参看图1，描绘根据本发明的一特定实例实施例具有单一数/模转换(DAC)能力和非易失性存储器的装置的示意框图。所述装置(一般由标号100表示)可包括串行接口和地址逻辑102、输入寄存器104、DAC寄存器106、数/模转换器(DAC)108、断电控制110、模拟放大器112、非易失性存储器114、电荷泵116，以及加电复位(POR)电路118。 [0033] 非易失性存储器114可以是(但不限于)电可擦除且可编程只读存储器(EEPROM)、快闪存储器等。举例来说，非易失性存储器114可用于存储配置寄存器、DAC输入数据(例如，推测DAC 108将产生的模拟电压的数字表示的12位)、地址位(例如，用于2 1C地址的3位)和测试模式调整位。电荷泵116可用于向非易失性存储器114写入。可在电压端子Vdd和Vss处将功率供应到装置100。串行接口和地址逻辑102耦合到具有n位宽度(例如，n＝1、2、3等)的串行数据总线120。配置和数据值可写入到非易失性存储器114和/或输入寄存器104，或从非易失性存储器114和/或输入寄存器104读取。串行接口和地址逻辑102确定装置100是否正由总线主装置(未图示)经由串行总线120寻址。特定可编程装置地址允许特定操作和从若干装置100进行选择。装置地址写入到非易失性存储器114并存储在非易失性存储器114中，使得即使当已从装置100移除功率时也维持特定装置地址。DAC输出寄存器106可从输入寄存器104加载。并且，非易失性存储器 114的内容可传递到输入寄存器104。 [0034] 加载DAC输出寄存器输入122可用于(a)将输入寄存器104的内容传递到相应DAC输出寄存器106，(b)选择读取/写入地址位命令中所关注的装置100，以及(c)进入测试模式。当在输入122上存在逻辑变换时，输入寄存器104的内容可加载到DAC输出寄存器108中，因此在模拟放大器112的输出(Vout)处产生新的模拟电压。 [0035] 针对选择所关注的装置100，命令期间某一时间在输入122上的逻辑变换可用于读取装置地址或将新的装置地址写入到选定的装置100中。以此方式使用输入122允许确定编程到特定装置100中的地址，且还能够在装置100处于最终用途系统中时在不需要移除装置100和/或特殊测试夹具的情况下改变特定装置地址。 [0036] 为了进入装置测试模式，可将高于正常的电压(例如，10伏)施加到输入122。 [0037] 准备就绪/忙输出124可用于指示到非易失性存储器114的写入操作何时完成。 [0038] 参看图2，描绘根据本发明的另一特定实例实施例具有拥有数/模转换能力的多个信道和非易失性存储器的装置的示意框图。所述装置(一般由标号200表示)可包括串行接口和逻辑102、多个输入寄存器104、多个DAC寄存器106、多个数/模转换器(DAC)108、多个模拟放大器112、非易失性存储器114，以及电荷泵116。加电复位(POR)电路118(图1)、断电控制110(图1)、内部电压参考和电压参考值选择电路未展示但也可以是装置100和/或200的一部分。展示四个ADC信道，但预期且在本发明范围内的是可与本发明的教示组合利用任何数目的ADC信道。 [0039] 非易失性存储器114可以是(但不限于)电可擦除且可编程只读存储器(EEPROM)、快闪存储器等。举例来说，非易失性存储器114可用于存储配置寄存器、DAC输入数据(例如，推测DAC 108将产生的模拟电压的数字表示的12位)、地址位(例如，用于2 IC地址的3位)和测试模式调整位。电荷泵116可用于向非易失性存储器114写入。可在电压端子Vdd和Vss处将功率供应到装置100。串行接口和逻辑102可具有用于将DAC设置从串行输入锁存器传递到输出锁存器的输入(/LDAC)。串行接口和逻辑102耦合到具有n位宽度(例如，n＝1、2、3等)的串行数据总线。配置和数据值可写入到非易失性存储器114和/或输入寄存器104，或从非易失性存储器114和/或输入寄存器104读取。DAC寄存器106可从相应输入寄存器104加载。并且，非易失性存储器114的内容可传递到相应输入寄存器104。加载DAC输出寄存器输入122和准备就绪/忙输出124如本文上文所描述而起作用。 [0040] 正常模式 [0041] 装置的正常模式允许在其正常操作期间向装置DAC寄存器和非易失性存储器写入以及从装置DAC寄存器和非易失性存储器读取的用户命令。 [0042] 正常模式写入命令 [0043] 参看图3，描绘用于向DAC输入寄存器的快速模式连续写入的地址、命令和数据协议结构的示意字节图。快速模式写入命令包括多个字节300且可支持(例如，但不限于)7位从属寻址。从属地址可含有包括四个固定识别位的装置代码304(例如，1100b)，以及用于选择多达八(8)个装置中的一者的三个地址306位(A2、A1、A0)。装置代码304可在制造期间预编程，且唯一地址位306可编程到装置100或200中以用于本文下文更充分描述的特定应用。 [0044] 图3所示的快速模式写入命令以开始位302开始，之后是多个字节300(每一者8位)，每一字节300之后是装置(从属)确认310，且以停止位320终止。针对此快速写入命令仅使用写入命令位312(C2＝0以及C1＝0)。在后续字节300中，忽略C2和C1位，C2、C1＝X(其中X随意)。 [0045] 快速模式写入命令用于连续更新输入寄存器104。断电选择位(PD1、PD0)314以及DAC输入数据位(D11-D0)316和318的12位针对每一DAC信道连续更新(图3中展示用于三个DAC信道的字节，且将针对第四DAC信道重复字节300f和300g)。非易失性存储器114中的数据不由图3所示的快速写入命令改变。 [0046] 快速模式写入命令仅写入配置寄存器的断电选择位314(PD1和PD0)以及每一DAC信道的DAC输入数据316和318的12位(D11：D0)。写入数据从第一信道连续加载到装置的最后信道。DAC输入寄存器104中的每一者在所述信道的最后输入数据字节的确认脉冲处更新(写入)。一旦加载DAC输入寄存器104，就通过改变加载DAC输出寄存器输入122(/LDAC)处的逻辑电平而在任何时间更新DAC寄存器106和来自放大器112中的每一者的Vout。非易失性存储器114不受影响。 [0047] 参看图4，描绘用于一次写入一个DAC输入寄存器的地址、命令和数据协议结构的示意字节图。多写入命令包括多个字节400且可支持(例如，但不限于)7位从属寻址。从属地址可含有包括四个固定识别位的装置代码404(例如，1100b)，以及用于选择多达八(8)个装置中的一者的三个地址位406(A2、A1、A0)。装置代码404可在制造期间预编程，且唯一地址位406可编程到装置存储器100或200的非易失性存储器114中以用于本文下文更充分描述的特定应用。 [0048] 图4所示的多写入命令以开始位402开始，之后是多个字节400(每一者8位)，每一字节400之后是装置(从属)确认410，且以停止位420终止。第一字节包括装置代码404、装置地址406(A2、A1、A0)和设定为零的读取/写入位408。第二字节400b包括写入命令类型位412(C2＝0、C1＝1以及C0＝0)、写入功能位428(W1＝0以及W0＝0)、DAC信道选择位426a(DAC1和DAC0)，以及/UDAC位430a。 [0049] 多写入命令一次向一个DAC输入寄存器104写入。可通过使用DAC寄存器选择位426(DAC1和DAC0)来选择DAC信道，且仅所述信道受影响。可通过发送重复字节(例如， 400e、400f字节和400g)来写入到一个以上DAC寄存器106，其中相应DAC寄存器选择位 426用于待更新的每一DAC信道。非易失性存储器114中的数据不由图4所示的快速写入命令改变。第三字节400c包括配置位：Vref位432、断电选择位414a(PD1和PD0)、DAC增益选择位440a(GX)以及四个最高有效DAC数据位422a(D11：D8)。第四字节400d包括最低有效DAC数据位424a(D7：D0)。 [0050] 配置寄存器位：vref位432a、断电选择位414a(PD1和PD0)和DAC增益选择位440a(GX)；以及DAC输入数据位(D11-D0)422a和424a可在加载DAC输出寄存器输入122(/LDAC)处的逻辑电平为低或/UDAC位430被清除的情况下在第四字节400d确认410d之后更新。来自相应放大器112的Vout可使用/UDAC位430、DAC输出寄存器输入122(/LDAC)处的逻辑改变或通过一般调用软件更新来更新。当/UDAC位430处于第一逻辑电平时，第四字节400d一经确认410d(选定DAC寄存器的最后字节)就更新选定DAC信道的Vout，而不管DAC输出寄存器输入122(/LDAC)的逻辑状态如何。DAC输入数据位(D11-D0)422和 424是选定DAC信道的DAC输入数据(位426)。针对待更新的接下来的DAC信道中的每一者重复字节400b、400c和400d，但不需要指定写入命令类型位412a(C2、C1和C0)和写入功能位428a(W1和W0)，X＝随意。举例来说，字节400e、400f和400g表示第二DAC信道所必需的更新数据。后续DAC信道可类似地更新。 [0051] 上文描述的第二、第三和第四字节中含有的信息可针对每一DAC信道重复。展示针对DAC信道的两个例子的写入命令协议，然而，本文中预期针对任何数目的DAC信道的写入协议(例如，图2)，且/或针对DAC信道中的每一者重复所述写入协议直到停止位420终止所述写入命令协议为止。 [0052] 参看图5，描绘用于向DAC输入寄存器和相关联的非易失性存储器位置连续写入的地址、命令和数据协议结构的示意字节图。连续写入命令包括多个字节500且可支持(例如，但不限于)7位从属寻址。从属地址可含有包括四个固定识别位的装置代码504(例如，1100b)，以及用于选择多达八(8)个装置中的一者的三个地址位506(A2、A1、A0)。装置代码504可在制造期间预编程，且唯一地址位506可编程到装置100或200中以用于本文下文更充分描述的特定应用。 [0053] 图5所示的连续写入命令以开始位502开始，之后是多个字节500(每一者8位)，每一字节500之后是装置(从属)确认510，且以停止位520终止。第一字节500a包括装置代码504、装置地址506(A2、A1、A0)和设定为零的读取/写入位508。第二字节500b包括写入命令类型位512(C2＝0、C1＝1以及C0＝0)、写入功能位528(W1＝1以及W0＝0)、DAC信道选择位526(DAC1和DAC0)，以及/UDAC位530。 [0054] 连续写入命令从开始DAC信道向最后DAC信道连续地将配置寄存器位：vref位532、断电选择位514(PD1和PD0)、DAC增益选择位540(GX)，以及DAC输入数据位(D11-D0)522和524写入到DAC输入寄存器104，且此命令还将相同数据连续写入到非易失性存储器114。开始DAC信道由字节500b中的DAC寄存器选择位526(DAC1和DAC0)确定。后续DAC信道在每一相应字节对(例如，针对第二DAC信道的字节500e和500f)完成之后写入。额外DAC信道仅是字节对的重复，直到装置200的最大数目的DAC信道为止。 [0055] 当写入到非易失性存储器114时，准备就绪/忙输出124(图1和2)维持在第一逻辑电平，直到向非易失性存储器114的写入操作完成为止。准备就绪/忙输出124接着返回到第二逻辑电平。准备就绪/忙输出124可由系统软件监视以便当准备就绪/忙输出124处于第一逻辑电平时不尝试到非易失性存储器的写入操作。当准备就绪/忙输出124处于第一逻辑电平时接收的任何命令将被忽略。 [0056] 参看图6，描绘用于向单一DAC输入寄存器和相关联的非易失性存储器位置写入的地址、命令和数据协议结构的示意字节图。单一写入命令包括多个字节600且可支持(例如，但不限于)7位从属寻址。从属地址可含有包括四个固定识别位的装置代码604(例如，1100b)，以及用于选择多达八(8)个装置中的一者的三个地址位606(A2、A1、A0)。装置代码604可在制造期间预编程，且唯一地址位606可编程到装置100或200中以用于本文下文更充分描述的特定应用。 [0057] 图6所示的单一写入命令以开始位602开始，之后是多个字节600(每一者8位)，每一字节600之后是装置(从属)确认610，且以停止位620终止。第一字节包括装置代码604、装置地址606(A2、A1、A0)和设定为零的读取/写入位608。第二字节600b包括写入命令类型位612(C2＝0、C1＝1以及C0＝0)、写入功能位528(W1＝1以及W0＝1)、DAC信道选择位626(DAC1和DAC0)，以及/UDAC位630。 [0058] 单一写入命令针对DAC信道选择位626(DAC1和DAC0)指定的DAC信道将配置寄存器位：vref位632、断电选择位614(PD1和PD0)和DAC增益选择位640(GX)，以及DAC输入数据位(D11-D0)622和624写入到DAC输入寄存器104，且还将相同信息写入到非易失性存储器114中的相关联位置中。 [0059] 参看图7，描绘用于将新地址写入到装置中的地址、命令和数据协议结构的示意字节图。写入新地址命令包括多个字节700且可支持(例如，但不限于)7位从属寻址。从属地址可含有包括四个固定识别位的装置代码704(例如，1100b)，以及用于选择多达八(8)个装置中的一者的三个地址位706(A2、A1、A0)。装置代码704可在制造期间预编程，且唯一地址位706编程到装置100或200中。当装置接收新地址命令时，包含在三个地址位706(A2、A1、A0)中的当前地址通过在装置寄存器和非易失性存储器114的相关联位置两者中重写这些地址位而被替代。 [0060] 图7所示的写入新地址命令以开始位702开始，之后是多个字节700(每一者8位)，每一字节700之后是装置(从属)确认710，且以停止位720终止。第一字节包括装置代码704、装置地址706a(A2、A1、A0)和设定为零的读取/写入位708。第二字节700b包括写入命令类型位712a(C2＝0、C1＝1以及C0＝1)、当前装置地址706b(A2、A1、A0)，以及第一位模式754(0、1)。第三字节700c包括写入命令类型位712b(C2＝0、C1＝1以及C0＝1)、新装置地址756a(A2、A1、A0)，以及第二位模式758(1、0)。第四字节700d包括写入命令类型位712c(C2＝0、C1＝1以及C0＝1)、作为证实的新装置地址756b(A2、A1、A0)，以及第三位模式762(1、1)。 [0061] 写入新地址命令仅在第二字节700b的从属确认710b期间加载DAC输出寄存器输入122(/LDAC)处存在逻辑电平变换的情况下有效，且输入122处的逻辑电平至少针对第三字节700c的结束保持在其新状态中。加载DAC输出寄存器输入122(/LDAC)可用于在编程其中的新地址时选择一装置。 [0062] 参看图8，描绘用于改变电压参考的选择的地址、命令和数据协议结构的示意字节图。改变电压参考选择命令包括字节800a和800b且可支持(例如，但不限于)7位从属寻址。从属地址可含有包括四个固定识别位的装置代码804(例如，1100b)，以及用于选择多达八(8)个装置中的一者的三个地址位806(A2、A1、A0)。装置代码804可在制造期间预编程，且唯一地址位806如本文所描述可现场编程。 [0063] 图8所示的改变电压参考选择位命令以开始位802开始，之后是字节800a和800b(每一者8位)，每一字节800之后是装置(从属)确认810，且以停止位820终止。第一字节800a包括装置代码804、装置地址806(A2、A1、A0)和设定为零的读取/写入位808。第二字节800b包括写入命令类型位812(C2＝1、C1＝0以及C0＝0)以及DAC参考选择位870。DAC参考选择位870中的每一者可用于针对其相应DAC信道在Vdd或Vref(内部或外部，未图示)之间选择，例如当DAC参考选择位870处于第一逻辑电平时为Vdd，或当处于第二逻辑电平时为Vref。非易失性存储器114不受此命令影响。 [0064] 参看图9，描绘用于将断电选择位写入到DAC输入寄存器中的地址、命令和数据协议结构的示意字节图。写入断电选择位命令包括字节900a、900b和900c且可支持(例如，但不限于)7位从属寻址。从属地址可含有包括四个固定识别位的装置代码904(例如，1100b)，以及用于选择多达八(8)个装置中的一者的三个地址位906(A2、A1、A0)。装置代码904可在制造期间预编程，且唯一地址位906如本文所描述可现场编程。 [0065] 写入断电选择位命令用于针对DAC信道中的每一者选择正常或断电模式。两个断电位980(PD1、PD0)用于DAC信道(例如，DAC信道A、B、C和D)中的每一者。当针对DAC信道选择正常模式时，将存在模拟电压输出。当选择断电模式时，将不存在模拟电压输出，而是将依据两个断电位980(PD1、PD0)的逻辑值替换到接地或共同点的固定电阻值。 [0066] 图9所示的写入断电选择位命令以开始位902开始，之后是字节900a、900b和900c(每一者8位)，每一字节900之后是装置(从属)确认910，且以停止位920终止。第一字节900a包括装置代码904、装置地址906(A2、A1、A0)和设定为零的读取/写入位508。第二字节900b包括写入命令类型位812(C2＝1、C1＝0以及C0＝1)以及断电位980a和980b。如果那些DAC信道实施于装置200中，那么第三字节900c可包括断电位980c和 980d。非易失性存储器114不受此命令影响。 [0067] 参看图10，描绘用于将增益选择位写入到DAC输入寄存器的地址、命令和数据协议结构的示意字节图。将增益选择位写入到DAC输入寄存器命令包括字节1000a和1000b且可支持(例如，但不限于)7位从属寻址。从属地址可含有包括四个固定识别位的装置代码1004(例如，1100b)，以及用于选择多达八(8)个装置中的一者的三个地址位1006(A2、A1、A0)。装置代码1004可在制造期间预编程，且唯一地址位1006如本文所描述可现场编程。 [0068] 将增益选择位写入到DAC输入寄存器命令以开始位1002开始，之后是字节1000a和1000b(每一者8位)，每一字节1000之后是装置(从属)确认1010，且以停止位1020终止。第一字节1000a包括装置代码1004、装置地址1006(A2、A1、A0)和设定为零的读取/写入位1008。第二字节1000b包括写入命令类型位1012(C2＝1、C1＝1以及C0＝0)以及增益选择位1040。增益选择位1040中的每一者可用于针对其相应DAC信道选择增益，例如当增益选择位1040处于第一逻辑电平时为增益一，或当处于第二逻辑电平时为增益二。非易失性存储器114不受此命令影响。 [0069] 读取命令和输出数据格式 [0070] 如果每一命令的第一字节中的读取/写入位(X08)设定为逻辑“高”(1)，那么装置进入读取模式。存在两个类型的读取模式：(a)用于读取寄存器数据的正常读取模式，和(b)用于存取锁定和调整位的测试模式读取。可通过断言加载DAC输出寄存器输入122(/LDAC)上的高电压而进入测试模式读取。读取命令仅在准备就绪/忙输出124指示非易失性存储器114不忙时执行。 [0071] 参看图11a-11d，描绘用于在正常模式中读取DAC输入寄存器和一个或一个以上DAC装置的非易失性存储器的地址、命令和数据协议结构的示意字节图。现参看图11a，正常模式中读取命令以开始位1102开始，之后是由总线主装置(例如，数字处理器(未图示))发送的第一字节1100a，其中第一字节1100a包括具有四个固定识别位的装置代码1104(例如，1100b)、用于选择多达八(8)个装置中的一者的三个地址位1106(A2、A1、A0)，以及读取/写入位1108(设定为逻辑1，指示读取操作)。一旦从总线主装置完成此读取命令的第一字节，就断言从属确认1110a。装置代码1104可在制造期间预编程，且唯一地址位 1106如本文所描述可现场编程。 [0072] 接下来，第一从属字节1150a由从属装置发送。第一从属字节1150a包括DAC信道A(图2)的DAC寄存器106中含有的以下数据的当前状态：指示到非易失性存储器114的写入的完成状态的准备就绪/忙位1146a(例如，逻辑1指示写入完成，逻辑0指示未完成)、相关联的加电复位位1148a的当前状态、选择位1126a(DAC1、DAC0)中指示的DAC信道、零(0)，以及装置的三个地址位1106a(A2、A1、A0)。在第一从属字节1150a已由总线主装置读取之后，总线主装置发送主确认1160a。 [0073] 在从属装置接收主确认1160a之后，从属装置发送第二从属字节1150b。第二从属字节1150b包括DAC信道A(图2)的DAC寄存器106中含有的以下数据：Vref 1132a状态、断电选择位1114a(PD1和PD0)状态、DAC增益选择位1140a(GX)状态，以及与选择位1126a中指示的DAC信道相关联的四个最高有效DAC数据位1122a(D11：D8)。在第二从属字节1150b已由总线主装置读取之后，总线主装置发送主确认1160b。 [0074] 在从属装置接收主确认1160b之后，从属装置发送第三从属字节1150c。第三从属字节1150c包括DAC寄存器106中含有的与选择位1126a中指示的DAC信道相关联的八(8)个最低有效数据位1124a(D7：D0)。字节1150a-1150c包括所指示的DAC信道1126a(DAC1、DAC0)的DAC寄存器的当前内容。在第三从属字节1150c已由总线主装置读取之后，总线主装置发送主确认1160c。 [0075] 接着，所寻址的从属装置发送指示非易失性存储器114中含有的数据内容的当前状态的第四从属字节1150d。第四从属字节1150d包括指示到非易失性存储器114的写入的完成状态的准备就绪/忙位1196a(例如，逻辑1指示写入完成，逻辑0指示未完成)、相关联的加电复位位1198a的当前状态、选择位1176a(DAC1、DAC0)中指示的DAC信道、零(0)，以及三个地址位1156b(A2、A1、A0)。在第四从属字节1150d已由总线主装置读取之后，总线主装置发送主确认1160d。 [0076] 在从属装置接收主确认1160d之后，从属装置发送第五从属字节1150e。第五从属字节1150e包括非易失性存储器114中含有的以下数据：Vref 1182a状态、断电选择位1164a(PD1和PD0)状态、DAC增益选择位1190a(GX)状态，以及与选择位1176a中指示的DAC信道相关联的四个最高有效DAC数据位1172a(D11：D8)。在第五从属字节1150e已由总线主装置读取之后，总线主装置发送主确认1160e。 [0077] 在从属装置接收主确认1160e之后，从属装置发送第六从属字节1150f。第六从属字节1150f包括非易失性存储器114中含有的与选择位1176a中指示的DAC信道相关联的八(8)个最低有效数据位1174a(D7：D0)。字节1150d-1150f包括所指示的DAC信道1176a(DAC1、DAC0)的非易失性存储器114的当前内容。在第六从属字节1150f已由总线主装置读取之后，总线主装置发送主确认1160f，且在串行总线120上断言停止位1120a。 [0078] 图11b展示可用于供应针对下一DAC信道B(图2)的所有先前提及的状态和数据的第七(第7)到第十二(第12)从属字节1150g-11501。图11c展示可用于供应针对下一DAC信道C(图2)(如果使用的话)的所有先前提及的状态和数据的第十三(第13)到第十八(第18)从属字节1150m-1150r。图11d展示可用于供应针对下一DAC信道D(图2)(如果使用的话)的所有先前提及的相应状态和数据的第十九(第19)到第二十三(第 23)从属字节1150s-1150x。在读取针对每一后续DAC寄存器106和相关联的非易失性存储器114的信息完成之后由总线主装置(未图示)断言停止位1120。此正常模式中读取命令将在读取最后DAC信道之后以停止位1120终止。重复字节可在连续读取所有DAC寄存器和非易失性存储器之后开始。 [0079] 测试模式 [0080] 当装置接收“针对测试模式的读取/写入命令”时，可进入装置的测试模式，同时将高电压(例如，约10伏)施加到加载DAC输出寄存器输入122(/LDAC)。由于仅在测试中的装置将在其输入122处具有高电压，所以不需要特定装置地址。 [0081] 测试模式写入命令 [0082] 参看图12，描绘用于将锁定位写入到DAC输入寄存器的测试模式地址、命令和数据协议结构的示意字节图。写入锁定位命令包括字节1200a和1200b，且以开始位1202开始，之后是字节1200a和1200b(每一者8位)，每一字节1200之后是装置(从属)确认1210，且以停止位1220终止。第一字节1200a包括装置代码1204，以及设定为零的读取/写入位1208。第二字节1200b包括写入命令类型位1212(C2＝0、C1＝1以及C0＝0)以及锁定位1244。非易失性存储器114不受此命令影响。锁定位1244可由写入锁定位命令清除并设定。锁定位1244防止未经授权而修改DAC装置100和200的非易失性存储器114的内容。测试模式中的写入命令可在锁定位1244处于第一逻辑电平(例如，逻辑0)时执行，且在处于第二逻辑电平(例如，逻辑1)时锁定而不执行。 [0083] 参看图13，描绘用于将DAC输入寄存器的内容写入到非易失性存储器的测试模式地址、命令和数据协议结构的示意字节图。写入启用位命令包括字节1300a和1300b，且以开始位1302开始，之后是字节1300a和1300b(每一者8位)，每一字节1300之后是装置(从属)确认1310，且以停止位1320终止。第一字节1300a包括装置代码1304，以及设定为零的读取/写入位1308。第二字节1300b包括写入命令类型位812(C2＝1、C1＝1以及C0＝0)以及启用位1352。当设定启用位1352时，将相关联DAC信道寄存器的内容写入到非易失性存储器114。启用位1352由写入启用位命令清除并设定。 [0084] 参看图14，描绘用于将带隙电压参考调整位写入到DAC输入寄存器的测试模式地址、命令和数据协议结构的示意字节图。写入带隙电压参考调整位命令包括字节1400a、1400b和1400c，且以开始位1402开始，之后是字节1400a、1400b和1400c(每一者8位)，每一字节1400之后是装置(从属)确认1410，且在字节1400c结束时以停止位1420终止。第一字节1400a包括装置代码1404，以及设定为零的读取/写入位1408。第二字节1400b包括写入命令类型位1412(C2＝1、C1＝0以及C0＝0)以及电压参考选择位1470。第三字节1400c包括带隙绝对值调整位1477(Vbg3、Vbg2、Vbg1和Vbg0)以及带隙放大器偏移调整位1484(Bba3、Bba2、Bba1和Bba0)。 [0085] 参看图15，描绘用于将缓冲器偏移调整位写入到DAC输入寄存器的测试模式地址、命令和数据协议结构的示意字节图。写入缓冲器偏移调整位命令包括字节1500a、1500b和1500c，且以开始位1502开始，之后是字节1500a、1500b和1500c(每一者8位)，每一字节1500之后是装置(从属)确认1510，且在字节1500c结束时以停止位1520终止。第一字节1500a包括装置代码1504，以及设定为零的读取/写入位1508。第二字节1500b包括写入命令类型位1512(C2＝1、C1＝0以及C0＝1)、DAC选择位1526(DAC1、DAC0)，以及缓冲器放大器选择位1588。第三字节1500c包括缓冲器放大器A偏移值调整位1586a和缓冲器放大器B偏移值调整位1586b。 [0086] 测试模式读取命令 [0087] 参看图16，描绘用于在测试模式中读取DAC输入寄存器和一个或一个以上DAC装置的非易失性存储器的地址、命令和数据协议结构的示意字节图。在执行测试模式读取命令之前和期间将高电压施加到装置200(图2)的加载DAC输出寄存器输入122(/LDAC)。图16的测试模式读取命令以开始位1602开始，之后是由总线主装置(例如，数字处理器(未图示))发送的第一字节1600，其中第一字节1600包括具有四个固定识别位的装置代码 1604(例如，1100b)、用于选择多达八(8)个装置中的一者的三个地址位1606(A2、A1、A0)，以及读取/写入位1608(设定为逻辑1，指示读取操作)。一旦从总线主装置完成此测试模式中读取命令的第一字节1600，测试中的从属装置(例如，100或200)就断言从属确认 1610。 [0088] 接下来，第一从属字节1650a由从属装置发送。第一从属字节1650a包括DAC信道A(图2)的DAC寄存器106中含有的以下数据的当前状态：指示到非易失性存储器114的写入的完成状态的准备就绪/忙位1646(例如，逻辑1指示写入完成，逻辑0指示未完成)、锁定位1644、DAC信道选择位1626(DAC1、DAC0)，以及零(0)。在第一从属字节1650a已由总线主装置读取之后，总线主装置发送主确认1660a。 [0089] 在从属装置接收主确认1660a之后，从属装置发送第二从属字节1650b。第二从属字节1650b包括DAC寄存器106中含有的以下数据：带隙绝对值调整位1677(Vbg3、Vbg2、Vbg1和Vbg0)以及带隙放大器偏移调整位1684(Bba3、Bba2、Bba1和Bba0)。 [0090] 在第二从属字节1650b已由总线主装置读取之后，总线主装置发送主确认1660b。 [0091] 在从属装置接收主确认1660b之后，从属装置发送第三从属字节1650c。第三从属字节1650c包括缓冲器放大器A偏移值调整位1686a和缓冲器放大器B偏移值调整位1686b。第四、第五和第六从属字节1650d、1650e和1650f分别呈现非易失性存储器114中存储的与主装置在上文的从属字节1650a、1650b和1650c中读取的数据相同类型的数据。在第六从属字节1650f已由总线主装置读取之后，总线主装置发送主确认1660f，且在串行总线120上断言停止位1620。 [0092] 串行接口 [0093] 参看图17，描绘根据本发明的特定实例实施例可与图1和2所示的装置一起使用的各种类型的串行接口的示意框图和总线信号图。 [0094] 如图17(a)所示，I2C接口和逻辑102a具有串行时钟线SCL，和串行数据线SDA。2 IC接口规范可自飞利浦半导体公司(Phillips Semiconductors)购得，且出于所有目的并入本文中。 [0095] 如图17(b)所示，串行外围接口(SPI)和逻辑102b具有串行时钟SCK、数据输出线SI、数据输入线SO，和芯片选择CS。SPI接口规范可自摩托罗拉公司(Motorola，Inc.)或自产品中并入有SPI接口的任何装置制造商购得。SPI接口规范出于所有目的并入本文中。 [0096] 如图17(c)所示，通用串行总线(USB)和逻辑102c具有自计时数据线D+和D-。USB接口规范可在www.usb.org处获得或自产品中并入有USB接口的任何装置制造商购得。 USB接口规范出于所有目的并入本文中。 [0097] 如图17(d)所示，串行时钟输入-输出(SCIO)和逻辑102d具有单一自计时数据线SCIO。SCIO接口可使用曼彻斯特编码(Manchester coding)使得时钟和数据传达于单一位线上。其它串行接口标准是数字电子设计领域的技术人员已知的，且也可与本发明的教示一起有效地使用。 [0098] 参看图18，描绘根据本发明的特定实例实施例可与图1和2所示的装置一起使用2 的许多集成电路封装中的两个的示意平面图。展示IC接口，但预期且在本发明范围内的是任何集成电路封装可与任何串行接口总线和任何数目的模拟输出一起使用。 [0099] 虽然已参考本发明的实例实施例描绘、描述和界定本发明的实施例，但此类参考不意味着对本发明的限制，且不应推断出任何此类限制。如相关领域且得到本发明益处的一般技术人员将了解，所揭示的标的物容许形式和功能上的相当多的修改、改变和等效物。所描绘和描述的本发明的实施例仅为实例，且不详尽展示本发明的范围。

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