비교기 그룹 간의 기준 전압 스와핑을 이용한 아날로그 디지털 데이터 변환기{Analog to digital data converter using the reference voltage swapping between comparator groups}
본 발명의 실시예들은 비교기의 개수를 감소시킴으로써 장치 면적을 줄일 수 있는 아날로그 디지털 데이터 변환기에 관한 것이다.
CMOS 집적회로에 사용되는 트랜지스터의 크기가 점점 작아지고, 공급 전압 또한 낮아지고 있다. 그러나, 낮아진 공급 전압은 신호의 다이나믹 레인지(dynamic range)를 감소시키고, 트랜지스터의 크기의 감소에 따른 미스매치로 인한 오프셋의 크기가 증가하여 아날로그 회로의 성능이 저하된다. 도 1은 CMOS 집적회로에 사용되는 종래의 플래시(flash) 아날로그 디지털 데이터 변환기의 개략적인 구성을 도시한 도면이다. 도 1을 참조하면, 종래의 플래시 아날로그 디지털 데이터 변환기는 저항 래더(ladder)를 통하여 양자화(quantization) 전압을 얻는 구조로서, 저항 래더로 인해 변환기의 면적이 다소 크고, 저항과 비교기 각각의 미스매치로 인한 랜덤 오프셋으로 인해 성능이 저하된다는 단점이 있다. 미스매치로 인한 오프셋 문제는 트랜지스터의 면적이 작아질수록 더 심화된다. 따라서, 종래의 플래시 아날로그 디지털 데이터 변환기의 문제점을 해결하기 위해 스토캐스틱 플래시(stochastic flash) 아날로그 디지털 데이터 변환기가 제안되었다. 종래의 플래시 아날로그 디지털 데이터 변환기와 달리 종래의 스토캐스틱 플래시 아날로그 디지털 데이터 변환기는 비교기가 갖고 있는 랜덤 오프셋을 아날로그 디지털 데이터 변환기의 전달 커브(transfer curve)로 이용한다. 이를 통해, 별도의 오프셋 보상회로 없이 오프셋으로 인한 문제를 해결할 수 있고 가우스 분포(Gaussian distribution)의 표준편차가 큰 오프셋을 사용하면서 신호의 다이나믹 레인지를 늘릴 수 있다. 도 2는 종래의 스토캐스틱 플래시 아날로그 디지털 데이터 변환기의 제1 실시예의 개략적인 구성을 도시한 도면이다. 종래의 스토캐스틱 플래시 아날로그 디지털 데이터 변환기의 제1 실시예는 하나의 기준 신호를 사용하는 스토캐스틱 플래시 아날로그 디지털 데이터 변환기로서, 도 2의 (a)를 참조하면 각각의 비교기(210)은 모두 임의의 오프셋(V OS )을 가지고 있고, 도 2의 (b)를 참조하면, 오프셋(V OS )의 개수가 많을 경우 이들의 전압값은 Gaussian 분포를 가진다. 이 때, 도 2의 (c)에서 도시된 입력 전압이 입력되는 경우, 입력 전압이 클수록 하이값(1)을 출력하는 비교기(210)의 개수는 많아지게 되고, 다수의 비교기(210)의 출력을 합산한 값이 출력 디지털 코드가 된다. 도 3은 종래의 스토캐스틱 플래시 아날로그 디지털 데이터 변환기의 제2 실시예의 개략적인 구성을 도시한 도면이다. 도 3의 (a)를 참조하면, 스토캐스틱 플래시 아날로그 디지털 데이터 변환기의 특성 상, Gaussian 누적밀도함수가 선형적인 부분에서만 아날로그-디지털 데이터 변환이 수행된다. 제1 실시예에서 제한되는 신호의 다이나믹 레인지(dynamic range)를 증가시키기 위하여 도 3의 (a)와 같은 스토캐스틱 플래시 아날로그 디지털 데이터 변환기가 사용된다. 이러한 스토캐스틱 플래시 아날로그 디지털 데이터 변환기의 제2 실시예는 입력전압의 범위를 넓히기 위해 두 개의 기준 신호를 사용하며, 기준 전압들 사이의 범위가 신호의 입력 범위가 되어 다이나믹 레인지(dynamic range)가 증가하게 된다. 도 3의 (b)는 종래의 스토캐스틱 플래시 아날로그 디지털 데이터 변환기의 제2 실시예의 ADC 전달 커브를 도시한 것으로서, 제1 실시예의 ADC 전달 커브보다 선형적인 부분이 증가한 것을 확인할 수 있다. 여기서, 입력 신호가 상기한 범위 안에서 변화할 때, 어떠한 비교기는 로우값(0) 또는 하이값(1)의 출력을 내보내어 출력 신호를 변화시키지만, 어떠한 비교기는 항상 로우값(0) 또는 하이값(1)의 출력을 내보낸다. 따라서, 항상 로우값(0) 또는 하이값(1)의 출력을 내보내는 비교기들은 아날로그-디지털 데이터 변환에 관여하지 못하는 낭비되는 비교기이며, 이는 아날로그 디지털 데이터 변환기의 면적 증가의 직접적인 원인이 된다..
상기한 바와 같은 종래기술의 문제점을 해결하기 위해, 본 발명에서는 비교기의 개수를 감소시킴으로써 장치 면적을 줄일 수 있는 아날로그 디지털 데이터 변환기를 제안하고자 한다. 본 발명의 다른 목적들은 하기의 실시예를 통해 당업자에 의해 도출될 수 있을 것이다.
상기한 목적을 달성하기 위해 본 발명의 바람직한 일 실시예에 따르면, 아날로그 입력 전압과, 제1 기준 신호 및 제2 기준 신호 중 하나의 기준 신호를 입력받아 비교하는 다수의 제1 비교기; 상기 다수의 제1 비교기의 출력값에 대한 합산 연산을 수행하는 제1 합산기; 상기 아날로그 입력 전압과, 상기 제1 기준 신호 및 상기 제2 기준 신호 중 하나의 기준 신호를 입력받아 비교하는 다수의 제2 비교기; 및 상기 다수의 제2 비교기의 출력값에 대한 합산 연산을 수행하는 제2 합산기;를 포함하되, 상기 제1 합산기에 대한 출력값과 상기 제2 합산기에 대한 출력값이 합산되어 상기 디지털 신호를 구성하고, 동일한 시점에서, 상기 다수의 제1 비교기로 입력되는 하나의 기준 신호와 상기 다수의 제2 비교기로 입력되는 하나의 기준 신호는 서로 다른 것을 특징으로 하는 아날로그 디지털 데이터 변환기가 제공된다. 상기 아날로그 디지털 데이터 변환기는 상기 제1 기준 신호 및 상기 제2 기준 신호 중 하나의 기준 신호를 선택하여 상기 다수의 제1 비교기로 입력하는 제1 먹스; 및 상기 제1 기준 신호 및 상기 제2 기준 신호 중 하나의 기준 신호를 선택하여 상기 다수의 제2 비교기로 입력하는 제2 먹스;를 더 포함할 수 있다. 상기 제1 먹스의 제1 입력단으로는 상기 제2 기준 신호가 입력되고, 상기 제1 먹스의 제2 입력단으로는 상기 제1 기준 신호가 입력되고, 상기 제2 먹스의 제1 입력단으로는 상기 제1 기준 신호가 입력되고, 상기 제2 먹스의 제2 입력단으로는 상기 제2 기준 신호가 입력될 수 있다. 상기 제1 먹스 및 상기 제2 먹스는 제어 신호에 의해 제어되어, 상기 제어 신호가 하이값을 가지는 경우, 상기 제1 먹스의 제1 입력단 및 상기 제2 먹스의 제1 입력단으로 입력된 신호가 출력되고, 상기 제어 신호가 로우값을 가지는 경우, 상기 제1 먹스의 제2 입력단 및 상기 제2 먹스의 제2 입력단으로 입력된 신호가 출력될 수 있다. 상기 아날로그 디지털 데이터 변환기는 상기 제1 합산기에 대한 출력값과 상기 제2 합산기에 대한 출력값에 대한 합산 연산을 수행하는 제3 합산기;를 더 포함할 수 있다. 또한, 본 발명의 다른 실시예에 따르면, 일단으로 아날로그 입력 신호가 인가되고, 타단이 제1 노드와 연결되는 제1 캐패시터; 일단이 상기 제1 노드와 연결되고, 타단이 접지와 연결되는 제2 캐패시터; 제1 입력단이 상기 제1 노드와 연결되고, 제2 입력단으로 제1 기준 신호 및 제2 기준 신호 중 하나의 기준 신호를 입력받아 비교하는 다수의 제1 비교기; 상기 다수의 제1 비교기의 출력값에 대한 합산 연산을 수행하는 제1 합산기; 제1 입력단이 상기 제1 노드와 연결되고, 제2 입력단으로 상기 제1 기준 신호 및 상기 제2 기준 신호 중 하나의 기준 신호를 입력받아 비교하는 다수의 제2 비교기; 및 상기 다수의 제2 비교기의 출력값에 대한 합산 연산을 수행하는 제2 합산기;를 포함하되, 상기 제1 합산기에 대한 출력값과 상기 제2 합산기에 대한 출력값이 합산되어 상기 디지털 신호를 구성하고, 동일한 시점에서, 상기 다수의 제1 비교기의 제2 입력단으로 입력되는 기준 신호와 상기 다수의 제2 비교기의 제2 입력단으로 입력되는 기준 신호는 서로 다른 것을 특징으로 하는 아날로그 디지털 데이터 변환기가 제공된다.
본 발명에 따른 아날로그 디지털 데이터 변환기는 비교기의 개수를 감소시킴으로써 장치 면적을 줄일 수 있는 장점이 있다.
도 1은 CMOS 집적회로에 사용되는 종래의 플래시(flash) 아날로그 디지털 데이터 변환기의 개략적인 구성을 도시한 도면이다.
도 2는 종래의 스토캐스틱 플래시 아날로그 디지털 데이터 변환기의 제1 실시예의 개략적인 구성을 도시한 도면이다.
도 3은 종래의 스토캐스틱 플래시 아날로그 디지털 데이터 변환기의 제2 실시예의 개략적인 구성을 도시한 도면이다.
도 4는 본 발명의 제1 실시예에 따른 아날로그 디지털 데이터 변환기의 개략적인 구성을 도시한 도면이다.
도 5는 본 발명의 제1 실시예에 따른 스토캐스틱 플래시 아날로그 디지털 변환기의 효과를 설명하기 위한 도면이다.
도 6은 본 발명의 제2 실시예에 따른 아날로그 디지털 데이터 변환기의 개략적인 구성을 도시한 도면이다.
본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다. 또한, 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다. "제1", "제2" 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다. "및/또는" 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다. 이하, 본 발명의 다양한 실시예들을 첨부된 도면을 참조하여 상술한다.
도 4는 본 발명의 제1 실시예에 따른 아날로그 디지털 데이터 변환기의 개략적인 구성을 도시한 도면이다. 도 4를 참조하면, 본 발명의 제1 실시예에 따른 아날로그 디지털 데이터 변환기(400)는 스토캐스틱 플래시(stochastic flash) 아날로그 디지털 데이터 변환기일 수 있으며, 제1 먹스(410), 제2 먹스(420), 제1 비교기 그룹(430), 제2 비교기 그룹(440), 제1 합산기(450), 제2 합산기(460) 및 제3 합산기(470)를 포함한다. 이하, 각 구성 요소 별로 그 기능을 상세하게 설명하기로 한다. 제1 먹스(410)는 제1 기준 신호(V REF1 ) 및 제2 기준 신호(V REF2 ) 중 하나의 기준 신호를 선택하여 제1 비교기 그룹(430) 내의 다수의 제1 비교기(431)로 입력한다. 보다 상세하게, 제1 먹스(410)의 제1 입력단(입력단 1)으로는 제2 기준 신호(V REF2 )가 입력되고, 제1 먹스(410)의 제2 입력단(입력단 0)으로는 제1 기준 신호(V REF1 )가 입력한다. 제2 먹스(420)는 제1 기준 신호(V REF1 ) 및 제2 기준 신호(V REF2 ) 중 하나의 기준 신호를 선택하여 제2 비교기 그룹(440) 내의 다수의 제2 비교기(432)로 입력한다. 보다 상세하게, 제2 먹스(420)의 제1 입력단(입력단 1)으로는 제1 기준 신호(V REF1 )가 입력되고, 제2 먹스(420)의 제2 입력단(입력단 0)으로는 제2 기준 신호(V REF2 )가 입력한다. 제1 비교기 그룹(430) 내의 다수의 제1 비교기(431) 각각은, 제1 입력단(포지티브 입력단)으로 아날로그 입력 전압(V IN )을 입력받고, 제2 입력단(네거티브 입력단)으로 제1 먹스(410)의 출력 신호, 즉 제1 기준 신호 및 제2 기준 신호 중 하나의 기준 신호를 입력받으며, 제1 입력단의 신호(아날로그 기준 신호(V IN ))와 제2 입력단의 신호(제1 먹스(410)에서 선택된 하나의 기준 신호)를 비교한다. 제2 비교기 그룹(440) 내의 다수의 제2 비교기(441) 각각은, 제1 입력단(포지티브 입력단)으로 아날로그 입력 전압(V IN )을 입력받고, 제2 입력단(네거티브 입력단)으로 제2 먹스(420)의 출력 신호, 즉 제1 기준 신호 및 제2 기준 신호 중 하나의 기준 신호를 입력받고, 제1 입력단의 신호(아날로그 기준 신호(V IN ))와 제2 입력단의 신호(제1 먹스(410)에서 선택된 하나의 기준 신호)를 비교한다. 제1 합산기(450)는 다수의 제1 비교기(431)의 출력값에 대한 합산 연산을 수행하고, 제2 합산기(460)는 다수의 제2 비교기(441)의 출력값에 대한 합산 연산을 수행하며, 제3 합산기(470)는 제1 합산기(450)에 대한 출력값과 제2 합산기(460)에 대한 출력값에 대한 합산 연산을 수행하여 디지털 신호를 출력한다. 즉, 제1 합산기(450)에 대한 출력값과 제2 합산기(460)에 대한 출력값이 합산되어 디지털 신호를 구성한다. 이 때, 본 발명에 따르면, 동일한 시점에서, 다수의 제1 비교기(431)로 입력되는 하나의 기준 신호와 다수의 제2 비교기(441)로 입력되는 하나의 기준 신호(즉, 다수의 제1 비교기(431)의 제2 입력단으로 입력되는 기준 신호와 다수의 제2 비교기(441)의 제2 입력단으로 입력되는 기준 신호)는 서로 다른 것이 바람직하다. 세부적으로, 제1 먹스(410) 및 제2 먹스(420) 각각은 제어 신호(CLK_SWAP)의 제어 하에 기준 신호를 선택한다. 이 때, 제어 신호가 하이값(1)을 가지는 경우, 제1 먹스(410)는 제1 입력단으로 입력된 제2 기준 신호(V REF2 )를 출력하고, 제2 먹스(420)는 제1 입력단으로 입력된 제1 기준 신호(V REF1 )를 출력한다. 그리고, 제어 신호가 로우값(0)을 가지는 경우, 제1 먹스(410)는 제2 입력단으로 입력된 제1 기준 신호(V REF1 )를 출력하고, 제2 먹스(420)는 제2 입력단으로 입력된 제2 기준 신호(V REF2 )를 출력한다. 즉, 제어 신호가 하이값(1)을 가지는 경우, 다수의 제1 비교기(431) 각각은 아날로그 입력 신호(V IN )와 제2 기준 신호(V REF2 )를 비교하고, 다수의 제2 비교기(441) 각각은 아날로그 입력 신호(V IN )와 제1 기준 신호(V REF1 )를 비교한다. 그리고, 제어 신호가 로우값(0)을 가지는 경우, 다수의 제1 비교기(431) 각각은 아날로그 입력 신호(V IN )와 제1 기준 신호(V REF1 )를 비교하고, 다수의 제2 비교기(441) 각각은 아날로그 입력 신호(V IN )와 제2 기준 신호(V REF2 )를 비교한다. 이를 통해, 본 발명의 제1 실시예에 따른 스토캐스틱 플래시 아날로그 디지털 변환기(400)는 종래의 스토캐스틱 플래시 아날로그 디지털 변환기보다 비교기들의 숫자가 두 배가 된 효과를 얻을 수 있어 추가적인 회로 없이 비교기들의 개수를 줄일 수 있다. 즉, 기준 전압을 스와핑하여 두 번 비교를 진행한 후, 그 출력값을 합산하여 아날로그 디지털 변환기(400)의 출력값으로 사용함으로써 면적을 줄일 수 있다. 이하, 도 5를 참조하여, 본 발명의 제1 실시예에 따른 스토캐스틱 플래시 아날로그 디지털 변환기(400)의 효과를 설명하기로 한다. 도 5의 (a)는 제어 신호(CLK_SWAP)가 로우값(0)일 때의 전달 커브(transfer curve)를 도시하고 있고, 도 5의 (b)는 제어 신호(CLK_SWAP)가 하이값(1)일 때의 전달 커브(transfer curve)를 도시하고 있고, 도 5의 (a)에서 점선으로 표시된 부분은 아날로그-디지털 데이터 변환에 사용되지 못하고 낭비되는 비교기들과 대응된다. 하지만 제어 신호(CLK_SWAP)를 전환을 통해, 낭비되는 비교기들이 아날로그-디지털 데이터 변환에 사용될 수 있다. 제어 신호(CLK_SWAP)가 하이값(1)으로 바뀌면 전달 커브는 도 5의 (b)와 같이 변화하고, 도 5의 (a)에서 점선으로 표시되었던 부분은 실선으로 변하게 되고, 실선으로 표시되었던 부분은 점선으로 변하게 된다. 즉, 아날로그-디지털 데이터 변환에 참여하지 못했던 비교기들이 변환에 참여하게 된다. 따라서, 두 배의 비교기가 있는 것과 같은 효과를 낼 수 있게 되기 때문에 면적 측면에서 더 효율적인 구조라고 할 수 있다. 도 6은 본 발명의 제2 실시예에 따른 아날로그 디지털 데이터 변환기의 개략적인 구성을 도시한 도면이다. 도 6을 참조하면, 본 발명의 제2 실시예에 따른 아날로그 디지털 데이터 변환기(600) 역시 스토캐스틱 플래시 아날로그 디지털 데이터 변환기일 수 있으며, 제1 캐패시터(610), 제2 캐패시터(620), 제1 먹스(630), 제2 먹스(640), 제1 비교기 그룹(650), 제2 비교기 그룹(660), 제1 합산기(670), 제2 합산기(680) 및 제3 합산기(690)를 포함한다. 즉, 본 발명의 제2 실시예에 따른 아날로그 디지털 데이터 변환기(600)는 제1 캐패시터(610)와 제2 캐패시터(620)가 추가되었다는 점을 제외하고는 본 발명의 제1 실시예에 따른 아날로그 디지털 데이터 변환기(400)와 동일하다. 따라서, 본 실시예에서는 제1 캐패시터(610)와 제2 캐패시터(620)에 대해 상세하게 설명하며 다른 구성요소에 대한 설명은 생략하기로 한다. 제1 캐패시터(610)의 일단으로는 아날로그 입력 신호(V IN )가 인가되고, 타단은 제1 노드(node 1)와 연결된다. 그리고, 제2 캐패시터(620)의 일단은 제1 노드(node 1)와 연결되고, 타단은 접지와 연결된다. 그리고, 제1 노드(node 1)는 다수의 제1 비교기(651)의 제1 입력단 및 다수의 제2 비교기(661)의 제1 입력단과 연결된다. 즉, 제1 캐패시터(610) 및 제2 캐패시터(620)는 전압 디바이더(voltage divider)를 구성한다. 다시 말해, 스토캐스틱 플래시 아날로그 디지털 데이터 변환기는 제한된 입력 전압 범위를 가지는데, 제1 캐패시터(610) 및 제2 캐패시터(620)를 통해 본 발명은 보다 넓은 입력 전압 범위를 가지게 된다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다. |
