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출력 피크 전류를 분산할 수 있는 이미지 센서와 이를 포함하는 이미지 처리 시스템{IMAGE SENSOR FOR DISTRIBUTING OUTPUT PEAK CURRENT AND IMAGE PROCESSING SYSTEM}
본 발명의 개념에 따른 실시 예는 이미지 센서에 관한 것으로, 특히 출력 피크 전류를 분산할 수 있는 이미지 센서와 이를 포함하는 이미지 처리 시스템에 관한 것이다.
CMOS(complementary metal-oxide semiconductor) 이미지 센서는 CMOS 공정을 이용하여 제조되는 이미지 촬영 소자이다. 상기 CMOS 이미지 센서는 고전압 아날로그 회로를 포함하는 CCD(charge-coupled device) 이미지 센서와 비교하여 제조 단가가 낮고 픽셀(pixel)의 크기가 작아 전력 소모가 적다는 장점이 있다. 또한, CMOS 이미지 센서의 성능이 향상되면서, 상기 CMOS 이미지 센서는 스마트폰, 태블릿 PC, 또는 디지털 카메라 등과 같은 모바일 전자 장치에서 널리 사용되고 있다. 고해상도(high resolution) CMOS 이미지 센서에서, 데이터 버스(data bus)는 픽셀들로부터 출력된 아날로그 픽셀 신호들에 해당하는 디지털 신호들을 최종적으로 처리하는 블록이다. 디지털 신호들, 즉 이미지 데이터가 고속으로 처리될 때, 종래의 CMOS 이미지 센서는 감지 증폭기(sense amplifier)를 이용하여 칼럼 라인들에 해당하는 디지털 신호들을 버퍼들로 전송했다. 칼럼 라인들에 해당하는 디지털 신호들이 버퍼들로 전송될 때, 상기 칼럼 라인들에 해당하는 상기 디지털 신호들이 상기 버퍼들로 동시에 출력되면, 순간적인 피크-전류가 발생할 수 있다. 순간적인 피크-전류는 전압 강하를 유발할 수 있으므로, 이로 인하여 아날로그 픽셀 신호들을 디지털 신호들로 변환하는 고속 작동 회로들, 예컨대, 아날로그-디지털 변환기들이 심각한 영향을 받을 수 있다.
본 발명이 이루고자 하는 기술적인 과제는 칼럼-병렬 데이터를 출력 버퍼들로 전송할 때 발생할 수 있는 피크-전류를 분산할 수 있는 이미지 센서와 이를 포함하는 이미지 처리 시스템을 제공하는 것이다.
본 발명의 실시 예에 따른 이미지 센서는 제1 픽셀로부터 출력된 제1아날로그 픽셀 신호를 제1 디지털 신호들로 변환하는 제1아날로그-디지털 변환기와, 제2 픽셀로부터 출력된 제2아날로그 픽셀 신호를 제2 디지털 신호들로 변환하는 제2아날로그-디지털 변환기와, 제1이네이블 제어 신호에 응답하여 상기 제1디지털 신호들 중에서 제1위치의 제1비트 값을 출력하는 제1출력 회로와, 제2이네이블 제어 신호에 응답하여 상기 제2디지털 신호들 중에서 상기 제1위치와 동일한 제2위치의 제2비트 값을 출력하는 제2출력 회로를 포함한다. 상기 이미지 센서는 상기 제1이네이블 제어 신호를 전송하는 제1전송 라인과, 상기 제2이네이블 제어 신호를 전송하는 제2전송 라인을 더 포함할 수 있다. 상기 이미지 센서는 서로 다른 이네이블 타이밍에서 서로 독립적인 상기 제1이네이블 제어 신호와 상기 제2이네이블 제어 신호를 생성하는 이네이블 신호 생성기를 더 포함할 수 있다. 상기 이미지 센서는 레지스터와, 상기 레지스터로부터 출력된 선택 신호에 응답하여 상기 제1이네이블 제어 신호의 이네이블 타이밍과 상기 제2이네이블 제어 신호의 이네이블 타이밍을 제어하는 이네이블 신호 생성기를 더 포함할 수 있다. 상기 이네이블 신호 생성기는 제1값을 갖는 상기 선택 신호에 응답하여 서로 동일한 이네이블 타이밍에서 이네이블되는 상기 제1이네이블 제어 신호와 상기 제2이네이블 제어 신호를 생성하고, 제2값을 갖는 상기 선택 신호에 응답하여 서로 다른 이네이블 타이밍에서 이네이블되는 상기 제1이네이블 제어 신호와 상기 제2이네이블 제어 신호를 생성할 수 있다. 상기 제1아날로그-디지털 변환기는 램프 신호와 상기 제1아날로그 픽셀 신호를 비교하고 제1비교 신호를 생성하는 제1비교기와, 클럭 신호에 응답하여 상기 제1비교 신호의 레벨 천이 시간을 카운트하고 상기 제1디지털 신호들을 출력하는 제1카운터를 포함한다. 상기 제1출력 회로는 상기 제1비트 값을 저장하는 제1메모리와, 제1출력 드라이버를 포함하고, 상기 제1이네이블 제어 신호에 응답하여 상기 제1메모리와 상기 제1출력 드라이버 사이의 접속을 제어하는 제1스위치를 포함한다. 상기 제2아날로그-디지털 변환기는 상기 램프 신호와 상기 제2아날로그 픽셀 신호를 비교하고 제2비교 신호를 생성하는 제2비교기와, 상기 클럭 신호에 응답하여 상기 제2비교 신호의 레벨 천이 시간을 카운트하고 상기 제2디지털 신호들을 출력하는 제2카운터를 포함한다. 상기 제2출력 회로는 상기 제2비트 값을 저장하는 제2메모리와, 제2출력 드라이버를 포함하고, 상기 제2이네이블 제어 신호에 응답하여 상기 제2메모리와 상기 제2출력 드라이버 사이의 접속을 제어하는 제2스위치를 포함한다. 상기 제1메모리와 상기 제2메모리 각각은 래치 또는 SRAM일 수 있다. 상기 제1픽셀과 상기 제2픽셀은 동일한 로우에 배치될 수 있다. 본 발명의 실시 예에 따른 이미지 처리 시스템은 이미지 센서와, 상기 이미지 센서의 작동을 제어하는 컨트롤러를 포함한다. 상기 이미지 센서는 제1픽셀로부터 출력된 제1아날로그 픽셀 신호를 제1디지털 신호들로 변환하는 제1아날로그-디지털 변환기와, 제2픽셀로부터 출력된 제2아날로그 픽셀 신호를 제2디지털 신호들로 변환하는 제2아날로그-디지털 변환기와, 제1이네이블 제어 신호에 응답하여 상기 제1디지털 신호들 중에서 제1위치의 제1비트 값을 출력하는 제1출력 회로와, 제2이네이블 제어 신호에 응답하여 상기 제2디지털 신호들 중에서 상기 제1위치와 동일한 제2위치의 제2비트 값을 출력하는 제2출력 회로를 포함한다. 상기 제1이네이블 제어 신호의 소스와 상기 제2이네이블 제어 신호의 소스는 서로 다를 수 있다.
본 발명의 실시 예에 따른 이미지 센서는 컬럼-병렬 데이터를 출력 버퍼들로 전송할 때 발생할 수 있는 피크-전류를 분산할 수 있는 효과가 있다.
본 발명의 상세한 설명에서본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 이미지 센서의 블록도이다.
도 2는 도 1에 도시된 출력 블록의 일 실시 예이다.
도 3은 도 2에 도시된 출력 블록으로부터 출력되는 출력 신호들의 타이밍 도를 나타낸다.
도 4는 본 발명의 실시 예에 따른 출력 피크-전류를 분산하는 과정을 설명하기 위한 이미지 센서의 블록도이다.
도 5는 종래 기술의 의한 피크 전류의 파형도와 도 1에 도시된 이미지 센서의 피크 전류의 파형도를 나타낸다.
도 6은 본 발명의 다른 실시 예에 따른 이미지 센서의 블록도이다.
도 7은 도 1에 도시된 이네이블 신호 생성기의 일 실시 예를 나타내는 블록도이다.
도 8은 도 1에 도시된 레지스터로부터 출력된 선택 신호와 이네이블 신호기의 작동을 설명하는 테이블이다.
도 9는 도 1에 도시된 이네이블 신호 생성기의 다른 실시 예를 나타내는 블록도이다.
도 10은 본 발명의 또 다른 실시 예에 따른 이미지 센서의 블록도이다.
도 11은 도 1 또는 도 10에 도시된 이미지 센서의 작동의 일 실시 예를 설명하는 플로우 차트이다.
도 12는 도 1 또는 도 10에 도시된 이미지 센서의 작동의 다른 실시 예를 설명하는 플로우 차트이다.
도 13은 도 1 또는 도 10에 도시된 이미지 센서를 포함하는 데이터 처리 시스템의 블록도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다. 본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다. 제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다. 어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다. 본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. 이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다. 도 1은 본 발명의 일 실시 예에 따른 이미지 센서의 블록도이다. 도 1을 참조하면, 이미지 센서(100A)는 픽셀 어레이(110), 로우 컨트롤러 (115), 상관 이중 샘플링(correlated double sampling(CDS)) 블록(120), 아날로그-디지털 변환기(analog-to-digital converter(ADC)) 블록(130), 출력 회로 블록 (140), 램프 신호 생성기(150), 클럭 신호 생성기(155), 이네이블 신호 생성기 (160A), 레지스터(165), 및 타이밍 생성기(170A)를 포함할 수 있다. 이미지 센서(100A)는 수광 표면(light receiving surface)이 기판 (substrate)의 전면(front side)인지 상기 기판의 후면(back side)인지에 따라 FSI (front side illumination) 이미지 센서 또는 BSI(back side illumination) 이미지 센서로 구현될 수 있다. 픽셀 어레이(110)는 액티브 픽셀 센서(active pixel sensor(APS)) 어레이를 의미할 수 있다. 픽셀 어레이(110)는 복수의 픽셀들(111)을 포함할 수 있다. 예컨대, 복수의 픽셀들(111)은 레드(red) 컬러 픽셀, 그린(green) 컬러 픽셀, 및 블루(blue) 컬러 픽셀을 포함할 수 있으나 이에 한정되는 것은 아니다. 복수의 픽셀들(111)은 시안 컬러 픽셀, 옐로우 컬러 픽셀, 마젠타 컬러 픽셀, 및/또는 화이트 컬러 픽셀을 포함할 수도 있다. 즉, 픽셀 어레이(110)는 다양한 종류의 컬러 픽셀들을 포함할 수 있다. 레드 컬러 픽셀은, 가시광 영역 중에서 레드 영역의 파장들에 응답하여, 레드 컬러 신호에 상응하는 픽셀 신호를 생성할 수 있다. 그린 컬러 픽셀은, 가시광 영역 중에서 그린 영역의 파장들에 응답하여, 그린 컬러 신호에 상응하는 픽셀 신호를 생성할 수 있다. 블루 컬러 픽셀은, 가시광 영역 중에서 블루 영역의 파장들에 응답하여, 블루 컬러 신호에 상응하는 픽셀 신호를 생성할 수 있다. 시안 컬러 픽셀, 옐로우 컬러 픽셀, 마젠타 컬러 픽셀, 또는 화이트 컬러 픽셀은, 가시광 영역 중에서 해당 영역의 파장들에 응답하여, 해당 컬러 신호에 상응하는 픽셀 신호를 생성할 수 있다. 실시 예들에 따라, 복수의 픽셀들(111) 각각은 하나 또는 그 이상의 광전 변환 소자들을 포함할 수 있다. 광전 변환 소자는 포토다이오드, 포토 트랜지스터, 또는 포토 게이트로 구현될 수 있으나 이에 한정되는 것은 아니다. 각 로우(ROW1~ROWk; k은 4 이상의 자연수)에는, 해당하는 픽셀들이 배치될 수 있다. 또한, 각 로우(ROW1~ROWk)에는 각 로우(ROW1~ROWk)에 배치된 픽셀들(111) 각각의 작동을 제어할 수 있는 제어 라인들이 형성될 수 있다. 로우 컨트롤러(115)는, 타이밍 생성기(170A)의 제어에 따라, 각 로우 (ROW1~ROWk)에 배치된 컬러 픽셀들(111) 각각의 작동을 제어할 수 있는 제어 신호들을 생성할 수 있다. 로우 컨트롤러(115)는 로우 디코더 및/또는 로우 드라이버를 포함할 수 있다. CDS 블록(120)은 복수의 CDS 회로들(120-1~120-4)을 포함할 수 있다. 각 CDS 회로(120-1~120-4)는 각 컬럼 라인(COL1~COL4)으로부터 출력된 아날로그 픽셀 신호에 대해 CDS 작동을 수행하고, CDS된 아날로그 픽셀 신호를 출력할 수 있다. 각 컬럼 라인(COL1~COL4)에 접속된 픽셀들 각각은, 로우 컨트롤러(115)의 제어에 따라, 아날로그 픽셀 신호를 각 컬럼 라인(COL1~COL4)으로 전송할 수 있다. 비록, 도 1에서는 4개의 컬럼 라인들(COL1~COL4)이 도시되어 있으나 실시 예들에 따라 이미지 센서(100A)의 픽셀 어레이(110)에 포함된 컬럼 라인들 (COL1~COL4)의 개수와 컬럼 라인들(COL1~COL4)로부터 출력된 아날로그 픽셀 신호들을 처리하는 처리 회로들의 개수는 다양하게 변경될 수 있다. 상기 처리 회로들은 CDS 회로들, ADC들, 및/또는 출력 회로들을 포함할 수 있으나 이에 한정되는 것은 아니다. ADC 블록(130)은, 램프 신호(Vramp)와 클럭 신호(CLK)에 기초하여, CDS 블록(120)으로부터 출력된 CDS된 아날로그 픽셀 신호들을 디지털 신호들로 변환할 수 있다. ADC 블록(130)은 복수의 ADC들(131-1~131-4)을 포함할 수 있다. 제1ADC (131-1)는, 램프 신호(Vramp)와 클럭 신호(CLK)에 기초하여, 제1CDS 회로(120-1)로부터 출력된 제1출력 신호를 제1디지털 신호들(CNT1[n:0])로 변환할 수 있다. 제2ADC(131-2)는, 램프 신호(Vramp)와 클럭 신호(CLK)에 기초하여, 제2CDS 회로(120-2)로부터 출력된 제2출력 신호를 제2디지털 신호들(CNT2[n:0])로 변환할 수 있다. 제3ADC(131-3)는, 램프 신호(Vramp)와 클럭 신호(CLK)에 기초하여, 제3CDS 회로 (120-3)로부터 출력된 제3출력 신호를 제3디지털 신호들(CNT3[n:0])로 변환할 수 있다. 제4ADC(131-4)는, 램프 신호(Vramp)와 클럭 신호(CLK)에 기초하여, 제4CDS 회로(120-4)로부터 출력된 제4출력 신호를 제4디지털 신호들(CNT4[n:0])로 변환할 수 있다. 각 디지털 신호들(CNT1[n:0]~CNT4[n:0])은 복수의 비트들을 포함하는 디지털 코드 또는 디지털 신호들을 의미할 수 있다. 여기서 n은 10이라고 가정한다. 제1ADC(131-1)는 제1비교기(133-1)와 제1카운터(135-1)를 포함할 수 있다. 제1비교기(133-1)는 램프 신호(Vramp)와 제1CDS 회로(120-1)로부터 출력된 제1출력 신호를 비교하고, 비교 결과에 따라 제1비교 신호를 제1카운터(135-1)로 출력할 수 있다. 제1카운터(135-1)는 클럭 신호(CLK)에 응답하여 상기 제1비교 신호의 레벨 천이(level transition) 시간을 카운트하고, 카운트 결과에 따라 제1디지털 신호들 (CNT1[n:0])을 출력할 수 있다. 여기서 레벨 천이는 로우 레벨로부터 하이 레벨로의 천이 또는 하이 레벨로부터 로우 레벨로의 천이를 의미할 수 있다. 제2ADC(131-2)는 제2비교기(133-2)와 제2카운터(135-2)를 포함할 수 있다. 제2비교기(133-2)는 램프 신호(Vramp)와 제2CDS 회로(120-2)로부터 출력된 제2출력 신호를 비교하고, 비교 결과에 따라 제2비교 신호를 제2카운터(135-2)로 출력할 수 있다. 제2카운터(135-2)는 클럭 신호(CLK)에 응답하여 상기 제2비교 신호의 레벨 천이 시간을 카운트하고, 카운트 결과에 따라 제2디지털 신호들(CNT2[n:0])을 출력할 수 있다. 제3ADC(131-3)는 제3비교기(133-3)와 제3카운터(135-3)를 포함할 수 있다. 제3비교기(133-3)는 램프 신호(Vramp)와 제3CDS 회로(120-3)로부터 출력된 제3출력 신호를 비교하고, 비교 결과에 따라 제3비교 신호를 제3카운터(135-3)로 출력할 수 있다. 제3카운터(135-3)는 클럭 신호(CLK)에 응답하여 상기 제3비교 신호의 레벨 천이 시간을 카운트하고, 카운트 결과에 따라 제3디지털 신호들(CNT3[n:0])을 출력할 수 있다. 제4ADC(131-4)는 제4비교기(133-4)와 제4카운터(135-4)를 포함할 수 있다. 제4비교기(133-4)는 램프 신호(Vramp)와 제4CDS 회로(120-4)로부터 출력된 제4출력 신호를 비교하고, 비교 결과에 따라 제4비교 신호를 제4카운터(135-4)로 출력할 수 있다. 제4카운터(135-4)는 클럭 신호(CLK)에 응답하여 상기 제4비교 신호의 레벨 천이 시간을 카운트하고, 카운트 결과에 따라 제4디지털 신호들(CNT4[n:0])을 출력할 수 있다. 출력 회로 블록(140)은, 이네이블 제어 신호들(EN[n:0])에 응답하여, ADC블록(130)으로부터 출력된 디지털 신호들 각각의 출력 타이밍을 제어할 수 있다. 출력 회로 블록(140)은 데이터 버스로 불릴 수도 있다. 도 1과 도 2를 참조하면, 출력 회로 블록(140)은 복수의 출력 회로들(140-1~140-4)을 포함할 수 있다. 제1출력 회로(140-1)는, 제1그룹의 이네이블 제어 신호들(EN[n:0]=EN_W[10:0]) 각각에 응답하여, 제1ADC(131-1)로부터 출력된 제1디지털 신호들(CNT1[n:0]) 각각을 제1출력 신호(OUT1)로서 출력할 수 있다. 제2출력 회로(140-2)는, 제2그룹의 이네이블 제어 신호들 (EN[n:0]=EN_X[10:0]) 각각에 응답하여, 제2ADC(131-2)로부터 출력된 제2디지털 신호들(CNT2[n:0]) 각각을 제2출력 신호(OUT2)로서 출력할 수 있다. 제3출력 회로 (140-3)는, 제3그룹의 이네이블 제어 신호들(EN[n:0]=EN_Y[10:0]) 각각에 응답하여, 제3ADC(131-3)로부터 출력된 제3디지털 신호들(CNT3[n:0]) 각각을 제3출력 신호(OUT3)로서 출력할 수 있다. 제4출력 회로(140-4)는, 제4그룹의 이네이블 제어 신호들(EN[n:0]=EN_Z[10:0]) 각각에 응답하여, 제4ADC(131-4)로부터 출력된 제4디지털 신호들(CNT4[n:0]) 각각을 제4출력 신호(OUT4)로서 출력할 수 있다. 제1출력 회로(140-1)는 제1래치들(142-1)과 제1출력 드라이버(146-1)를 포함할 수 있다. 제1래치들(142-1) 각각은 제1디지털 신호들(CNT1[n:0]) 각각을 래치하고, 제1그룹의 이네이블 제어 신호들(EN[n:0]=EN_W[10:0]) 각각에 응답하여, 제1디지털 신호들(CNT1[n:0]) 각각을 제1출력 드라이버(146-1)로 출력할 수 있다. 제1그룹의 이네이블 제어 신호들(EN[n:0]=EN_W[10:0]) 각각의 이네이블 타이밍은 도 3을 참조하여 설명될 것이다. 제1출력 드라이버(146-1)는 제1디지털 신호들 (CNT1[n:0]) 각각을 순차적으로 제1출력 신호(OUT1)로서 출력할 수 있다. 예컨대, 제1출력 드라이버(146-1)로부터 순차적으로 출력되는 제1디지털 신호들 (OUT1=CNT1[n:0])은 제1FIFO(first-in first-out)에 저장될 수 있다. 제2출력 회로(140-2)는 제2래치들(142-2)과 제2출력 드라이버(146-2)를 포함할 수 있다. 제2래치들(142-2) 각각은 제2디지털 신호들(CNT2[n:0]) 각각을 래치하고, 제2그룹의 이네이블 제어 신호들(EN[n:0]=EN_X[10:0]) 각각에 응답하여, 제2디지털 신호들(CNT2[n:0]) 각각을 제2출력 드라이버(146-2)로 출력할 수 있다. 제2그룹의 이네이블 제어 신호들(EN[n:0]=EN_X[10:0]) 각각의 이네이블 타이밍은 도 3을 참조하여 설명될 것이다. 제2출력 드라이버(146-2)는 제2디지털 신호들 (CNT2[n:0]) 각각을 순차적으로 제2출력 신호(OUT2)로서 출력할 수 있다. 예컨대, 제2출력 드라이버(146-2)로부터 순차적으로 출력되는 제2디지털 신호들 (OUT2=CNT2[n:0])은 제2FIFO에 저장될 수 있다. 제3출력 회로(140-3)는 제3래치들(142-3)과 제3출력 드라이버(146-3)를 포함할 수 있다. 제3래치들(142-3) 각각은 제3디지털 신호들(CNT3[n:0]) 각각을 래치하고, 제3그룹의 이네이블 제어 신호들(EN[n:0]=EN_Y[10:0]) 각각에 응답하여, 제3디지털 신호들(CNT3[n:0]) 각각을 제3출력 드라이버(146-3)로 출력할 수 있다. 제3그룹의 이네이블 제어 신호들(EN[n:0]=EN_Y[10:0]) 각각의 이네이블 타이밍은 도 3을 참조하여 설명될 것이다. 제3출력 드라이버(146-3)는 제3디지털 신호들 (CNT3[n:0]) 각각을 순차적으로 제3출력 신호(OUT3)로서 출력할 수 있다. 예컨대, 제3출력 드라이버(146-3)로부터 순차적으로 출력되는 제2디지털 신호들 (OUT3=CNT3[n:0])은 제3FIFO에 저장될 수 있다. 제4출력 회로(140-4)는 제4래치들(142-4)과 제4출력 드라이버(146-4)를 포함할 수 있다. 제4래치들(142-4) 각각은 제4디지털 신호들(CNT4[n:0]) 각각을 래치하고, 제4그룹의 이네이블 제어 신호들(EN[n:0]=EN_Z[10:0]) 각각에 응답하여, 제4디지털 신호들(CNT4[n:0]) 각각을 제4출력 드라이버(146-4)로 출력할 수 있다. 제4그룹의 이네이블 제어 신호들(EN[n:0]=EN_Z[10:0]) 각각의 이네이블 타이밍은 도 3을 참조하여 설명될 것이다. 제4출력 드라이버(146-4)는 제4디지털 신호들 (CNT4[n:0]) 각각을 순차적으로 제4출력 신호(OUT4)로서 출력할 수 있다. 예컨대, 제4출력 드라이버(146-4)로부터 순차적으로 출력되는 제4디지털 신호들 (OUT4=CNT4[n:0])은 제4FIFO에 저장될 수 있다. 제1래치들(142-1) 각각, 제2래치들(142-2) 각각, 제3래치들(142-3) 각각, 및 제3래치들(142-3) 각각은 1-비트의 정보(또는 데이터)를 저장할 수 있는 메모리 소자의 일 실시 예로서, SRAM(static random access memory)으로 대체될 수 있으ㄴ나 이에 한정되는 것은 아니다. 램프 신호 생성기(150)는, 타이밍 생성기(170A)의 제어에 따라, 램프 신호 (Vramp)를 생성할 수 있다. 램프 신호(Vramp)의 램핑 타이밍은 타이밍 생성기 (170A)에 의해 제어될 수 있다. 클락 신호 생성기(155)는, 타이밍 생성기(170A)의 제어에 따라, 클럭 신호(CLK)를 생성할 수 있다. 클럭 신호(CLK)의 주파수는 타이밍 생성기 (170A)에 의해 제어될 수 있다. 비록, 도 1에서는 클락 신호 생성기(155)가 타이밍 생성기 (170A)의 제어에 따라 클럭 신호(CLK)를 생성하는 것으로 도시되어 있으나 이는 예시적인 것에 불과하다. 이네이블 신호 생성기(160A)는, 타이밍 생성기(170A)에서 출력된 이네이블 타이밍 제어 신호(OEN[n:0])와 레지스터(165)로부터 출력된 선택 신호(SEL)에 응답하여, 복수의 그룹의 이네이블 제어 신호들(EN[n:0])을 생성할 수 있다. 레지스터(165)는 프로그램 가능한 메모리로서 출력 회로 블록(140)의 작동을 제어할 수 있는 정보 또는 데이터를 저장할 수 있다. 예컨대, 레지스터(165)로부터 출력된 선택 신호(SEL)는 이네이블 제어 신호들(EN[n:0])의 타이밍 또는 개수를 제어할 수 있다. 선택 신호(SEL)는 하나 또는 그 이상의 디지털 신호들을 의미할 수 있다. 예컨대, 레지스터(165)는 SFR(Special Function Register)로 구현될 수 있다. 타이밍 생성기(170A)는 로우 컨트롤러(115), 램프 신호 생성기(150), 클락 신호 생성기(155), 및 이네이블 신호 생성기(160A)를 제어할 수 있는 제어 신호들을 생성할 수 있다. 또한, 타이밍 생성기(170A)는 CDS 블록(120)을 제어할 수 있다. 도 2는 도 1에 도시된 출력 블록의 일 실시 예이고, 도 3은 도 2에 도시된 출력 블록으로부터 출력되는 출력 신호들의 타이밍 도를 나타낸다. 도 1부터 도 3을 참조하면, 출력 회로 블록(140)은 4개의 출력 회로들 (140-1~140-4)을 포함하고, 각 디지털 신호들(CNT1[n:0]), CNT2[n:0]), CNT3[n:0]), 및 CNT4[n:0])은 11-비트 디지털 신호들이라고 가정하고, 이네이블 제어 신호들(EN[10:0]) 각각은 4개의 제어 신호들로 나누어진다고 가정한다. 종래의 이미지 센서는 n개의 이네이블 제어 신호들을 이용하여 컬럼-병렬 데이터를 n개의 출력 드라이버들로 출력했으나, 본 발명의 이미지 센서(100A)는 A*n개의 이네이블 제어 신호들을 이용하여 컬럼-병렬 데이터를 n개의 출력 드라이버들로 출력한다. 여기서, A는 2이상의 자연수이다. 제1출력 회로(140-1)는 11개의 래치들(LA1-0~LA1-10), 11개의 스위치들 (SW1-0~SW1-10), 제1전송 라인(TL1), 및 제1출력 드라이버(146-1)를 포함한다. 제2출력 회로(140-2)는 11개의 래치들(LA2-0~LA2-10), 11개의 스위치들(SW2-0~SW2-10), 제2전송 라인(TL2), 및 제2출력 드라이버(146-2)를 포함한다. 제3출력 회로 (140-3)는 11개의 래치들(LA3-0~LA3-10), 11개의 스위치들(SW3-0~SW3-10), 제3전송 라인(TL3), 및 제3출력 드라이버(146-3)를 포함한다. 제4출력 회로(140-4)는 11개의 래치들(LA4-0~LA4-10), 11개의 스위치들(SW4-0~SW4-10), 제4전송 라인(TL4), 및 제4출력 드라이버(146-4)를 포함한다. 각 스위치(SW1-0~SW1-10, SW2-0~SW2-10, SW3-0~SW3-10, 및 SW4-0~SW4-10)는 NMOS 트랜지스터로 구현된다고 가정한다. 이네이블 제어 신호(EN_W<10>)가 하이 레벨로 이네이블 되면, 래치(LA1-10)에 래치된 디지털 신호(CNT1<10>)는 스위치(SW1-10)와 제1전송 라인(TL1)을 통해 제1출력 드라이버(146-1)로 전송된다. 제1출력 드라이버(146-1)는 디지털 신호 (CNT1<10>)를 제1출력 신호(OUT1=CNT1<10>)로서 출력한다. 이네이블 제어 신호(EN_X<10>)가 하이 레벨로 이네이블 되면, 래치(LA2-10)에 래치된 디지털 신호(CNT2<10>)는 스위치(SW2-10)와 제2전송 라인(TL2)을 통해 제2출력 드라이버(146-2)로 전송된다. 제2출력 드라이버(146-2)는 디지털 신호 (CNT2<10>)를 제2출력 신호(OUT2=CNT2<10>)로서 출력한다. 이네이블 제어 신호(EN_Y<10>)가 하이 레벨로 이네이블 되면, 래치(LA3-10)에 래치된 디지털 신호(CNT3<10>)는 스위치(SW3-10)와 제3전송 라인(TL3)을 통해 제3출력 드라이버(146-3)로 전송된다. 제3출력 드라이버(146-3)는 디지털 신호 (CNT3<10>)를 제3출력 신호(OUT3=CNT3<10>)로서 출력한다. 이네이블 제어 신호(EN_Z<10>)가 하이 레벨로 이네이블 되면, 래치(LA4-10)에 래치된 디지털 신호(CNT4<10>)는 스위치(SW4-10)와 제4전송 라인(TL4)을 통해 제4출력 드라이버(146-4)로 전송된다. 제4출력 드라이버(146-4)는 디지털 신호 (CNT4<10>)를 제4출력 신호(OUT4=CNT4<10>)로서 출력한다. 각 디지털 신호들(CNT1[10:0], CNT2[10:0], CNT3[10:0], 및 CNT4[10:0])의 MSB(most significant bit; CNT1<10>, CNT2<10>, CNT3<10>, 및 CNT4<10>)는 서로 다른 이네이블 타이밍에 하이 레벨로 이네이블되는 각 이네이블 제어 신호 (EN_W<10>, EN_X<10>, EN_Y<10>, 및 EN_Z<10>)에 응답하여 각 출력 신호(OUT1, OUT2, OUT3, 및 OUT4)로서 출력된다. 도 3의 Q10은 각 MSB(CNT1<10>, CNT2<10>, CNT3<10>, 및 CNT4<10>)를 집합적으로 나타내고, Q10은 도 3에 도시된 바와 같이 유효 윈도우를 갖는다. 예컨대, 이네이블 제어 신호(EN_W<10>)의 하강 에지(falling edge)가 제4출력 신호 (OUT4=CNT4<10>)의 홀드 시간 이내로 되도록 각 이네이블 제어 신호(EN_W<10>, EN_X<10>, EN_Y<10>, 및 EN_Z<10>)의 지연은 조절될 수 있다. 이네이블 제어 신호들(EN_W<10>, EN_X<10>, EN_Y<10>, 및 EN_Z<10>)은 이네이블 제어 신호(EN<10>)로 집합적으로 표시될 수 있다. 그러나, 종래의 이미지 센서는 각 디지털 신호들(CNT1[10:0], CNT2[10:0], CNT3[10:0], 및 CNT4[10:0])의 MSB(CNT1<10>, CNT2<10>, CNT3<10>, 및 CNT4<10>)를 하나의 이네이블 제어 신호를 이용하여 각 출력 신호(OUT1, OUT2, OUT3, 및 OUT4)로서 동시에 출력한다. 도 5는 종래 기술의 의한 피크 전류의 파형도와 도 1에 도시된 이미지 센서의 피크 전류의 파형도를 나타낸다. 도 5의 (a)를 참조하면, 각 디지털 신호들(CNT1[10:0], CNT2[10:0], CNT3[10:0], 및 CNT4[10:0])의 MSB(CNT1<10>, CNT2<10>, CNT3<10>, 및 CNT4<10>)가 동시에 출력되면, 피크-전류는 증가한다. 그러나, 도 3과 도 5의 (b)를 참조하면, 각 디지털 신호들(CNT1[10:0], CNT2[10:0], CNT3[10:0], 및 CNT4[10:0])의 MSB(CNT1<10>, CNT2<10>, CNT3<10>, 및 CNT4<10>)가 서로 다른 타이밍에 출력되면, 피크-전류는 분산되는 효과가 있다. 이네이블 제어 신호(EN_W<9>)가 하이 레벨로 이네이블 되면, 래치(LA1-9)에 래치된 디지털 신호(CNT1<9>)는 스위치(SW1-9)와 제1전송 라인(TL1)을 통해 제1출력 드라이버(146-1)로 전송된다. 제1출력 드라이버(146-1)는 디지털 신호 (CNT1<9>)를 제1출력 신호(OUT1=CNT1<9>)로서 출력한다. 이네이블 제어 신호(EN_X<9>)가 하이 레벨로 이네이블 되면, 래치(LA2-9)에 래치된 디지털 신호(CNT2<9>)는 스위치(SW2-9)와 제2전송 라인(TL2)을 통해 제2출력 드라이버(146-2)로 전송된다. 제2출력 드라이버(146-2)는 디지털 신호 (CNT2<9>)를 제2출력 신호(OUT2=CNT2<9>)로서 출력한다. 이네이블 제어 신호(EN_Y<9>)가 하이 레벨로 이네이블 되면, 래치(LA3-9)에 래치된 디지털 신호(CNT3<9>)는 스위치(SW3-9)와 제3전송 라인(TL3)을 통해 제3출력 드라이버(146-3)로 전송된다. 제3출력 드라이버(146-3)는 디지털 신호 (CNT3<9>)를 제3출력 신호(OUT3=CNT3<9>)로서 출력한다. 이네이블 제어 신호(EN_Z<9>)가 하이 레벨로 이네이블 되면, 래치(LA4-9)에 래치된 디지털 신호(CNT4<9>)는 스위치(SW4-9)와 제4전송 라인(TL4)을 통해 제4출력 드라이버(146-4)로 전송된다. 제4출력 드라이버(146-4)는 디지털 신호 (CNT4<9>)를 제4출력 신호(OUT4=CNT4<9>)로서 출력한다. 각 디지털 신호들(CNT1[10:0], CNT2[10:0], CNT3[10:0], 및 CNT4[10:0])의 두 번째 비트 값(CNT1<9>, CNT2<9>, CNT3<9>, 및 CNT4<9>)은 서로 다른 이네이블 타이밍에 하이 레벨로 이네이블되는 각 이네이블 제어 신호(EN_W<9>, EN_X<9>, EN_Y<9>, 및 EN_Z<9>)에 응답하여 각 출력 신호(OUT1, OUT2, OUT3, 및 OUT4)로서 출력된다. 도 3의 Q9은 두 번째 비트 값(CNT1<9>, CNT2<9>, CNT3<9>, 및 CNT4<9>)를 집합적으로 나타내고, Q9은 도 3에 도시된 바와 같이 유효 윈도우를 갖는다. 예컨대, 이네이블 제어 신호(EN_W<9>)의 하강 에지가 제4출력 신호(OUT4=CNT4<9>)의 홀드 시간 이내로 되도록 각 이네이블 제어 신호(EN_W<9>, EN_X<9>, EN_Y<9>, 및 EN_Z<9>)의 지연은 조절될 수 있다. 이네이블 제어 신호들(EN_W<9>, EN_X<9>, EN_Y<9>, 및 EN_Z<9>)은 이네이블 제어 신호(EN<9>)로 집합적으로 표시될 수 있다. 그러나, 종래의 이미지 센서는 각 디지털 신호들(CNT1[10:0], CNT2[10:0], CNT3[10:0], 및 CNT4[10:0])의 두 번째 비트 값(CNT1<9>, CNT2<9>, CNT3<9>, 및 CNT4<9>)를 하나의 이네이블 제어 신호를 이용하여 각 출력 신호(OUT1, OUT2, OUT3, 및 OUT4)로서 동시에 출력한다. 도 5의 (a)를 참조하면, 각 디지털 신호들(CNT1[10:0], CNT2[10:0], CNT3[10:0], 및 CNT4[10:0])의 두 번째 비트 값(CNT1<9>, CNT2<9>, CNT3<9>, 및 CNT4<9>)가 동시에 출력되면, 피크-전류는 증가한다. 그러나, 도 3과 도 5의 (b)를 참조하면, 각 디지털 신호들(CNT1[10:0], CNT2[10:0], CNT3[10:0], 및 CNT4[10:0])의 두 번째 비트 값(CNT1<9>, CNT2<9>, CNT3<9>, 및 CNT4<9>)가 서로 다른 타이밍에 출력되면, 피크-전류는 분산되는 효과가 있다. 이네이블 제어 신호(EN_W<0>)가 하이 레벨로 이네이블 되면, 래치(LA1-0)에 래치된 디지털 신호(CNT1<0>)는 스위치(SW1-0)와 제1전송 라인(TL1)을 통해 제1출력 드라이버(146-1)로 전송된다. 제1출력 드라이버(146-1)는 디지털 신호 (CNT1<0>)를 제1출력 신호(OUT1=CNT1<0>)로서 출력한다. 이네이블 제어 신호(EN_X<0>)가 하이 레벨로 이네이블 되면, 래치(LA2-0)에 래치된 디지털 신호(CNT2<0>)는 스위치(SW2-0)와 제2전송 라인(TL2)을 통해 제2출력 드라이버(146-2)로 전송된다. 제2출력 드라이버(146-2)는 디지털 신호 (CNT2<0>)를 제2출력 신호(OUT2=CNT2<0>)로서 출력한다. 이네이블 제어 신호(EN_Y<0>)가 하이 레벨로 이네이블 되면, 래치(LA3-0)에 래치된 디지털 신호(CNT3<0>)는 스위치(SW3-0)와 제3전송 라인(TL3)을 통해 제3출력 드라이버(146-3)로 전송된다. 제3출력 드라이버(146-3)는 디지털 신호 (CNT3<0>)를 제3출력 신호(OUT3=CNT3<0>)로서 출력한다. 이네이블 제어 신호(EN_Z<0>)가 하이 레벨로 이네이블 되면, 래치(LA4-0)에 래치된 디지털 신호(CNT4<0>)는 스위치(SW4-0)와 제4전송 라인(TL4)을 통해 제4출력 드라이버(146-4)로 전송된다. 제4출력 드라이버(146-4)는 디지털 신호 (CNT4<0>)를 제4출력 신호(OUT4=CNT4<0>)로서 출력한다. 각 디지털 신호들(CNT1[10:0], CNT2[10:0], CNT3[10:0], 및 CNT4[10:0])의 LSB(least significant bit; CNT1<0>, CNT2<0>, CNT3<0>, 및 CNT4<0>)은 서로 다른 이네이블 타이밍에 하이 레벨로 이네이블되는 각 이네이블 제어 신호(EN_W<0>, EN_X<0>, EN_Y<0>, 및 EN_Z<0>)에 응답하여 각 출력 신호(OUT1, OUT2, OUT3, 및 OUT4)로서 출력된다. 도 3의 Q0은 LSB(CNT1<0>, CNT2<0>, CNT3<0>, 및 CNT4<0>)를 집합적으로 나타내고, Q0은 도 3에 도시된 바와 같이 유효 윈도우를 갖는다. 예컨대, 이네이블 제어 신호(EN_W<0>)의 하강 에지가 제4출력 신호(OUT4=CNT4<0>)의 홀드 시간 이내로 되도록 각 이네이블 제어 신호(EN_W<0>, EN_X<0>, EN_Y<0>, 및 EN_Z<0>)의 지연은 조절될 수 있다. 이네이블 제어 신호들(EN_W<0>, EN_X<0>, EN_Y<0>, 및 EN_Z<0>)은 이네이블 제어 신호(EN<0>)로 집합적으로 표시될 수 있다. 그러나, 종래의 이미지 센서는 각 디지털 신호들(CNT1[10:0], CNT2[10:0], CNT3[10:0], 및 CNT4[10:0])의 LSB(CNT1<0>, CNT2<0>, CNT3<0>, 및 CNT4<0>)를 하나의 이네이블 제어 신호를 이용하여 각 출력 신호(OUT1, OUT2, OUT3, 및 OUT4)로서 동시에 출력한다. 도 5의 (a)를 참조하면, 각 디지털 신호들(CNT1[10:0], CNT2[10:0], CNT3[10:0], 및 CNT4[10:0])의 LSB(CNT1<0>, CNT2<0>, CNT3<0>, 및 CNT4<0>)가 동시에 출력되면, 피크-전류는 증가한다. 그러나, 도 3과 도 5의 (b)를 참조하면, 각 디지털 신호들(CNT1[10:0], CNT2[10:0], CNT3[10:0], 및 CNT4[10:0])의 두 번째 비트 값(CNT1<0>, CNT2<0>, CNT3<0>, 및 CNT4<0>)가 서로 다른 타이밍에 출력되면, 피크-전류는 분산되는 효과가 있다. 도 4는 본 발명의 실시 예에 따른 출력 피크-전류를 분산하는 과정을 설명하기 위한 이미지 센서의 블록도이다. 여기서, 출력 피크-전류는 래치들로부터 출력 드라이버들로 디지털 신호들이 전송되는 과정에서 발생하는 전류를 의미할 수 있다. 도 4를 참조하면, 이미지 센서(100-1)는 픽셀 어레이(110A), CDS 블록 (120A), ADC 블록(130A), 및 출력 회로 블록(140A)을 포함할 수 있다. CDS 블록 (120A)은 CDS 회로들을 포함할 수 있다. CDS 회로들 각각은 컬럼 라인들 (COL1~COL8) 각각을 통해 출력된 아날로그 픽셀 신호에 CDS를 수행하고, CDS된 픽셀 신호를 출력할 수 있다. ADC 블록(130A)은 복수의 ADC들을 포함할 수 있다. 상기 복수의 ADC들 각각은 CDS 회로들 각각으로부터 출력된 출력 신호를 디지털 신호들로 변환할 수 있다. 복수의 ADC들 각각은 비교기와 카운터를 포함할 수 있다. 예컨대, 상기 비교기의 구조는 비교기(133-1)의 구조와 동일 또는 유사할 수 있다. 상기 카운터의 구조는 카운터(135-1)의 구조와 동일 또는 유사할 수 있다. 도 1에는 4개의 컬럼 라인들(COL1~COL4)과 관련된 처리 회로들이 도시되어 있으나 도 4에는 8개의 컬럼 라인들(COL1~COL8)과 관련된 처리 회로들이 도시되어 있다. 도 2부터 도 4를 참조하면, 제1출력 회로(140-1)는, 제1그룹의 이네이블 제어 신호들(EN[n:0]=EN_W[10:0]) 각각에 응답하여, 제1ADC로부터 출력된 제1디지털 신호들 각각의 출력 타이밍을 제어하고, 출력 타이밍 제어된 제1출력 신호 (OUT1)를 출력할 수 있다. 또한, 제5출력 회로(140-5)는, 제1그룹의 이네이블 제어 신호들(EN[n:0]=EN_W[10:0]) 각각에 응답하여, 제5ADC로부터 출력된 제5디지털 신호들 각각의 출력 타이밍을 제어하고, 출력 타이밍 제어된 제5출력 신호(OUT5)를 출력할 수 있다. 이때, 상기 제1ADC는 제1컬럼 라인(COL1)을 통해 출력된 제1아날로그 픽셀 신호와 관련된 제1디지털 신호들로 생성할 수 있고, 제5ADC는 제5컬럼 라인(COL5)을 통해 출력된 제5아날로그 픽셀 신호와 관련된 제5디지털 신호들을 생성할 수 있다. 예컨대, 제1디지털 신호들이 11비트이고 제5디지털 신호들이 11비트일 때, 상기 제1디지털 신호들 중에서 i번째 비트의 값과 상기 제5디지털 신호들 중에서 i번째 비트의 값은 동시에 출력될 수 있다. 이때, i는 1≤i≤11이다. 제2출력 회로(140-2)는, 제2그룹의 이네이블 제어 신호들 (EN[n:0]=EN_X[10:0]) 각각에 응답하여, 제2ADC로부터 출력된 제2디지털 신호들 각각의 출력 타이밍을 제어하고, 출력 타이밍 제어된 제2출력 신호(OUT2)를 출력할 수 있다. 또한, 제6출력 회로(140-6)는, 제2그룹의 이네이블 제어 신호들 (EN[n:0]=EN_X[10:0]) 각각에 응답하여, 제6ADC로부터 출력된 제6디지털 신호들 각각의 출력 타이밍을 제어하고, 출력 타이밍 제어된 제6출력 신호(OUT6)를 출력할 수 있다. 이때, 상기 제2ADC는 제2컬럼 라인(COL2)을 통해 출력된 제2아날로그 픽셀 신호와 관련된 제2디지털 신호들로 생성할 수 있고, 제6ADC는 제6컬럼 라인(COL6)을 통해 출력된 제6아날로그 픽셀 신호와 관련된 제6디지털 신호들을 생성할 수 있다. 예컨대, 제2디지털 신호들이 11비트이고 제6디지털 신호들이 11비트일 때, 상기 제2디지털 신호들 중에서 i번째 비트의 값과 상기 제6디지털 신호들 중에서 i번째 비트의 값은 동시에 출력될 수 있다. 제3출력 회로(140-3)는, 제3그룹의 이네이블 제어 신호들 (EN[n:0]=EN_Y[10:0]) 각각에 응답하여, 제3ADC로부터 출력된 제3디지털 신호들 각각의 출력 타이밍을 제어하고, 출력 타이밍 제어된 제3출력 신호(OUT3)를 출력할 수 있다. 또한, 제7출력 회로(140-7)는, 제3그룹의 이네이블 제어 신호들 (EN[n:0]=EN_Y[10:0]) 각각에 응답하여, 제7ADC로부터 출력된 제7디지털 신호들 각각의 출력 타이밍을 제어하고, 출력 타이밍 제어된 제7출력 신호(OUT7)를 출력할 수 있다. 이때, 상기 제3ADC는 제3컬럼 라인(COL3)을 통해 출력된 제3아날로그 픽셀 신호와 관련된 제3디지털 신호들로 생성할 수 있고, 제7ADC는 제7컬럼 라인(COL7)을 통해 출력된 제7아날로그 픽셀 신호와 관련된 제7디지털 신호들을 생성할 수 있다. 예컨대, 제3디지털 신호들이 11비트이고 제7디지털 신호들이 11비트일 때, 상기 제3디지털 신호들 중에서 i번째 비트의 값과 상기 제7디지털 신호들 중에서 i번째 비트의 값은 동시에 출력될 수 있다. 제4출력 회로(140-4)는, 제4그룹의 이네이블 제어 신호들 (EN[n:0]=EN_Z[10:0]) 각각에 응답하여, 제4ADC로부터 출력된 제4디지털 신호들 각각의 출력 타이밍을 제어하고, 출력 타이밍 제어된 제4출력 신호(OUT4)를 출력할 수 있다. 또한, 제8출력 회로(140-8)는, 제4그룹의 이네이블 제어 신호들 (EN[n:0]=EN_Z[10:0]) 각각에 응답하여, 제8ADC로부터 출력된 제8디지털 신호들 각각의 출력 타이밍을 제어하고, 출력 타이밍 제어된 제8출력 신호(OUT8)를 출력할 수 있다. 이때, 상기 제4ADC는 제4컬럼 라인(COL4)을 통해 출력된 제4아날로그 픽셀 신호와 관련된 제4디지털 신호들로 생성할 수 있고, 제8ADC는 제8컬럼 라인(COL8)을 통해 출력된 제8아날로그 픽셀 신호와 관련된 제8디지털 신호들을 생성할 수 있다. 예컨대, 제4디지털 신호들이 11비트이고 제8디지털 신호들이 11비트일 때, 상기 제4디지털 신호들 중에서 i번째 비트의 값과 상기 제8디지털 신호들 중에서 i번째 비트의 값은 동시에 출력될 수 있다. 도 5는 종래 기술의 의한 피크 전류의 파형도와 도 1에 도시된 이미지 센서의 피크 전류의 파형도를 나타낸다. 도 5의 (a)의 파형은 ADC 블록에 포함된 모든 ADC들 각각으로부터 출력된 디지털 신호들의 i번째 비트의 값이 동시에 출력될 때의 피크-전류의 파형을 나타낸다. 도 5의 (b)의 파형은 ADC 블록(130A)에 포함된 모든 ADC들이 4개의 그룹들 중에서 어느 하나로 할당되고, 각 그룹에 할당된 ADC들 각각으로부터 출력된 디지털 신호들의 i번째 비트의 값이 서로 다른 타이밍에 출력될 때의 피크-전류의 파형을 나타낸다. 도 4를 참조하여 설명한 바와 같이, 제1그룹으로 할당된 제1ADC로부터 출력된 제1디지털 신호들의 i번째 비트의 값과 상기 제1그룹으로 할당된 제5ADC로부터 출력된 제5디지털 신호들의 i번째 비트의 값은 동시에 출력된다. 그 후, 제2그룹으로 할당된 제2ADC로부터 출력된 제2디지털 신호들의 i번째 비트의 값과 상기 제2그룹으로 할당된 제6ADC로부터 출력된 제6디지털 신호들의 i번째 비트의 값은 동시에 출력된다. 그 후, 제3그룹으로 할당된 제3ADC로부터 출력된 제3디지털 신호들의 i번째 비트의 값과 상기 제33그룹으로 할당된 제7ADC로부터 출력된 제7디지털 신호들의 i번째 비트의 값은 동시에 출력된다. 그 후, 제4그룹으로 할당된 제4ADC로부터 출력된 제4디지털 신호들의 i번째 비트의 값과 상기 제4그룹으로 할당된 제8ADC로부터 출력된 제8디지털 신호들의 i번째 비트의 값은 동시에 출력된다. 도 5의 (a)와 도 5의 (b)를 비교하면, 도 5의 (a)의 피크 전류는 도 5의 (b)에 도시된 바와 같이 분산되는 효과가 있다. 도 6은 본 발명의 다른 실시 예에 따른 이미지 센서의 블록도이다. 도 6을 참조하면, 이미지 센서(100-2)는 픽셀 어레이(110A), CDS 블록 (120A), ADC 블록(130A), 및 출력 회로 블록(140B)을 포함할 수 있다. 비록, 도 6에서는 2개의 뱅크들을 포함하는 픽셀 어레이(110A)가 도시되어 있으나 실시 예들에 따라 뱅크들의 개수는 다양하게 변경될 수 있다. 제1지연(148W)은 제1그룹의 이네이블 제어 신호들(EN[n:0]=EN_W[10:0])을 지연시키고, 제5그룹의 이네이블 제어 신호들(dEN_W[10:0])을 생성할 수 있다. 제2지연(148X)은 제2그룹의 이네이블 제어 신호들(EN[n:0]=EN_X[10:0])을 지연시키고, 제6그룹의 이네이블 제어 신호들(dEN_X[10:0])을 생성할 수 있다. 제3지연(148Y)은 제3그룹의 이네이블 제어 신호들(EN[n:0]=EN_Y[10:0])을 지연시키고, 제7그룹의 이네이블 제어 신호들(dEN_Y[10:0])을 생성할 수 있다. 제4지연(148Z)은 제4그룹의 이네이블 제어 신호들(EN[n:0]=EN_Z[10:0])을 지연시키고, 제8그룹의 이네이블 제어 신호들(dEN_Z[10:0])을 생성할 수 있다. 제5그룹의 이네이블 제어 신호들(dEN_W[10:0]) 각각의 이네이블 타이밍, 제6그룹의 이네이블 제어 신호들(dEN_X[10:0]) 각각의 이네이블 타이밍, 제7그룹의 이네이블 제어 신호들(dEN_Y[10:0]) 각각의 이네이블 타이밍, 및 제8그룹의 이네이블 제어 신호들(dEN_Z[10:0]) 각각의 이네이블 타이밍은 지연들(148W, 148X, 148Y, 및 148Z) 각각에 의해 조절될 수 있다. 예컨대, 각 지연(148W, 148X, 148Y, 및 148Z)은 전송 라인의 RC 지연을 포함할수 있다. 또한, 각 지연(148W, 148X, 148Y, 및 148Z)은 각 버퍼에 의한 지연을 의미할 수 있다. 제1출력 회로(140-1)는, 제1그룹의 이네이블 제어 신호들(EN_W[10:0]) 각각에 응답하여, 제1ADC로부터 출력된 제1디지털 신호들 각각의 출력 타이밍을 제어하고, 출력 타이밍 제어된 제1출력 신호(OUT1)를 출력할 수 있다. 또한, 제8출력 회로(140-8)는, 제5그룹의 이네이블 제어 신호들(dEN_W[10:0]) 각각에 응답하여, 제8ADC로부터 출력된 제8디지털 신호들 각각의 출력 타이밍을 제어하고, 출력 타이밍 제어된 제8출력 신호(OUT8)를 출력할 수 있다. 제2출력 회로(140-2)는, 제2그룹의 이네이블 제어 신호들(EN_X[10:0]) 각각에 응답하여, 제2ADC로부터 출력된 제2디지털 신호들 각각의 출력 타이밍을 제어하고, 출력 타이밍 제어된 제2출력 신호(OUT2)를 출력할 수 있다. 또한, 제7출력 회로(140-7)는, 제6그룹의 이네이블 제어 신호들(dEN_X[10:0]) 각각에 응답하여, 제7ADC로부터 출력된 제7디지털 신호들 각각의 출력 타이밍을 제어하고, 출력 타이밍 제어된 제7출력 신호(OUT7)를 출력할 수 있다. 제3출력 회로(140-3)는, 제3그룹의 이네이블 제어 신호들(EN_Y[10:0]) 각각에 응답하여, 제3ADC로부터 출력된 제3디지털 신호들 각각의 출력 타이밍을 제어하고, 출력 타이밍 제어된 제3출력 신호(OUT3)를 출력할 수 있다. 또한, 제6출력 회로(140-6)는, 제7그룹의 이네이블 제어 신호들(dEN_Y[10:0]) 각각에 응답하여, 제6ADC로부터 출력된 제6디지털 신호들 각각의 출력 타이밍을 제어하고, 출력 타이밍 제어된 제6출력 신호(OUT6)를 출력할 수 있다. 제4출력 회로(140-4)는, 제4그룹의 이네이블 제어 신호들(EN_Z[10:0]) 각각에 응답하여, 제4ADC로부터 출력된 제4디지털 신호들 각각의 출력 타이밍을 제어하고, 출력 타이밍 제어된 제4출력 신호(OUT4)를 출력할 수 있다. 또한, 제5출력 회로(140-5)는, 제8그룹의 이네이블 제어 신호들(dEN_Z[10:0]) 각각에 응답하여, 제5ADC로부터 출력된 제5디지털 신호들 각각의 출력 타이밍을 제어하고, 출력 타이밍 제어된 제5출력 신호(OUT5)를 출력할 수 있다. 도 7은 도 1에 도시된 이네이블 신호 생성기의 일 실시 예를 나타내는 블록도이고, 도 8은 도 1에 도시된 레지스터로부터 출력된 선택 신호와 이네이블 신호기의 작동을 설명하는 테이블이다. 도 1부터 도 8을 참조하면, 이네이블 신호 생성기(160A)는 복수의 신호 생성기들(160A-0~160A-10)을 포함할 수 있다. 제1신호 생성기(160A-0)는, 제1이네이블 타이밍 신호(OEN<0>)와 선택 신호 (SEL)에 응답하여, 이네이블 제어 신호들(EN_W<0>, EN_X<0>, EN_Y<0>, 및 EN_Z<0>)을 생성할 수 있다. 이네이블 제어 신호들(EN_W<0>, EN_X<0>, EN_Y<0>, 및 EN_Z<0>)은 이네이블 제어 신호(EN<0>)로 집합적으로 표시될 수 있다. 제10신호 생성기(160A-9)는, 제10이네이블 타이밍 신호(OEN<9>)와 선택 신호(SEL)에 응답하여, 이네이블 제어 신호들(EN_W<9>, EN_X<9>, EN_Y<9>, 및 EN_Z<9>)을 생성할 수 있다. 이네이블 제어 신호들(EN_W<9>, EN_X<9>, EN_Y<9>, 및 EN_Z<9>)은 이네이블 제어 신호(EN<9>)로 집합적으로 표시될 수 있다. 제11신호 생성기(160A-10)는, 제11이네이블 타이밍 신호(OEN<10>)와 선택 신호(SEL)에 응답하여, 이네이블 제어 신호들(EN_W<10>, EN_X<10>, EN_Y<10>, 및 EN_Z<10>)을 생성할 수 있다. 이네이블 제어 신호들(EN_W<10>, EN_X<10>, EN_Y<10>, 및 EN_Z<10>)은 이네이블 제어 신호(EN<10>)로 집합적으로 표시될 수 있다. 선택 신호(SEL)가 제1값(SEL1)일 때, 이네이블 제어 신호들 (EN_W<i>, EN_X<i>, EN_Y<i>, 및 EN_Z<i>)은 동일한 이네이블 타이밍에서 하이 레벨로 이네이블될 수 있다. 예컨대, 선택 신호(SEL)가 제1값(SEL1)일 때, 이미지 센서(100A)는 정상 모드(normal mode)로 작동할 수 있다. 선택 신호(SEL)가 제2값(SEL2)일 때, 이네이블 제어 신호들 (EN_W<i>, EN_X<i>, EN_Y<i>, 및 EN_Z<i>) 중에서 두 개씩은 동일한 이네이블 타이밍에 하이 레벨로 인에이블될 수 있다. 예컨대, 이네이블 제어 신호들(EN_W<i>와 EN_X<i>)은 제1타이밍에서 하이 레벨로 이네이블될 수 있고, 이네이블 제어 신호들 (EN_Y<i>와 EN_Z<i>)는 상기 제1타이밍과 다른 제2타이밍에서 하이 레벨로 이네이블될 수 있다. 예컨대, 선택 신호(SEL)가 제2값(SEL2)일 때, 이미지 센서(100A)는 2-스플릿 모드(split mode)로 작동할 수 있다. 선택 신호(SEL)가 제3값(SEL3)일 때, 이네이블 제어 신호들 (EN_W<i>, EN_X<i>, EN_Y<i>, 및 EN_Z<i>) 각각은 서로 다른 이네이블 타이밍에서 하이 레벨로 이네이블될 수 있다. 예컨대, 선택 신호(SEL)가 제3값(SEL3)일 때, 이미지 센서 (100A)는 4-스플릿 모드(split mode)로 작동할 수 있다. 레지스터(165)에 설정 또는 프로그램되는 정보 또는 데이터에 따라 이미지 센서(100A)의 작동 모두가 결정될 수 있다. 도 9는 도 1에 도시된 이네이블 신호 생성기의 다른 실시 예를 나타내는 블록도이다. 도 1과 도 9를 참조하면, 이네이블 신호 생성기(160B)는 복수의 신호 생성기들(160B-0~160B-10)을 포함할 수 있다. 이네이블 신호 생성기(160B)는, 레지스터(165)로부터 출력된 선택 신호 (SEL)에 응답하여, 타이밍 생성기(170A)로부터 출력된 이네이블 타이밍 제어 신호들(OEN[10:0]) 중에서 하나 또는 그 이상의 이네이블 타이밍 제어 신호들을 선택적으로 출력할 수 있다. 선택 신호(SEL)가 제1값(SEL1)일 때, 제1신호 생성기(160B-0)는 이네이블 타이밍 제어 신호(OEN_W<0>)의 타이밍과 동일한 타이밍을 갖는 이네이블 제어 신호들(EN_W<0>, EN_X<0>, EN_Y<0>, 및 EN_Z<0>) 각각을 생성할 수 있다. 선택 신호(SEL)가 제1값(SEL1)일 때, 제10신호 생성기(160B-9)는 이네이블 타이밍 제어 신호(OEN_W<9>)의 타이밍과 동일한 타이밍을 갖는 이네이블 제어 신호들(EN_W<9>, EN_X<9>, EN_Y<9>, 및 EN_Z<9>) 각각을 생성할 수 있다. 선택 신호(SEL)가 제1값(SEL1)일 때, 제11신호 생성기(160B-10)는 이네이블 타이밍 제어 신호(OEN_W<10>)의 타이밍과 동일한 타이밍을 갖는 이네이블 제어 신호들(EN_W<10>, EN_X<10>, EN_Y<10>, 및 EN_Z<10>) 각각을 생성할 수 있다. 선택 신호(SEL)가 제2값(SEL2)일 때, 제1신호 생성기(160B-0)는 이네이블 타이밍 제어 신호들(OEN_W<0>과 OEN_X<10>) 중에서 어느 하나의 타이밍과 동일한 타이밍을 갖는 이네이블 제어 신호들(EN_W<0>과 EN_X<0>) 각각을 생성할 수 있다. 또한, 선택 신호(SEL)가 제2값(SEL2)일 때, 제1신호 생성기(160B-0)는 이네이블 타이밍 제어 신호들(OEN_Y<0>과 OEN_Z<10>) 중에서 어느 하나의 타이밍과 동일한 타이밍을 갖는 이네이블 제어 신호들(EN_Y<0>과 EN_X<0>) 각각을 생성할 수 있다. 선택 신호(SEL)가 제2값(SEL2)일 때, 제10신호 생성기(160B-9)는 이네이블 타이밍 제어 신호들(OEN_W<9>과 OEN_X<9>) 중에서 어느 하나의 타이밍과 동일한 타이밍을 갖는 이네이블 제어 신호들(EN_W<9>과 EN_X<9>) 각각을 생성할 수 있다. 또한, 선택 신호(SEL)가 제2값(SEL2)일 때, 제10신호 생성기(160B-9)는 이네이블 타이밍 제어 신호들(OEN_Y<9>과 OEN_Z<9>) 중에서 어느 하나의 타이밍과 동일한 타이밍을 갖는 이네이블 제어 신호들(EN_Y<9>과 EN_X<9>) 각각을 생성할 수 있다. 선택 신호(SEL)가 제2값(SEL2)일 때, 제11신호 생성기(160B-10)는 이네이블 타이밍 제어 신호들(OEN_W<10>과 OEN_X<10>) 중에서 어느 하나의 타이밍과 동일한 타이밍을 갖는 이네이블 제어 신호들(EN_W<10>과 EN_X<10>) 각각을 생성할 수 있다. 또한, 선택 신호(SEL)가 제2값(SEL2)일 때, 제11신호 생성기(160B-10)는 이네이블 타이밍 제어 신호들(OEN_Y<10>과 OEN_Z<10>) 중에서 어느 하나의 타이밍과 동일한 타이밍을 갖는 이네이블 제어 신호들(EN_Y<10>과 EN_X<10>) 각각을 생성할 수 있다. 선택 신호(SEL)가 제3값(SEL3)일 때, 제1신호 생성기(160B-0)는 각 이네이블 타이밍 제어 신호(OEN_W<0>, OEN_X<0>, OEN_Y<0>, 및 OEN_Z<0>)의 타이밍과 동일한 타이밍을 갖는 각 이네이블 제어 신호(EN_W<0>, EN_X<0>, EN_Y<0>, 및 EN_Z<0>)을 생성할 수 있다. 예컨대, 각 이네이블 타이밍 제어 신호(OEN_W<0>, OEN_X<0>, OEN_Y<0>, 및 OEN_Z<0>)의 이네이블 타이밍은 서로 다르다. 선택 신호(SEL)가 제3값(SEL3)일 때, 제10신호 생성기(160B-9)는 각 이네이블 타이밍 제어 신호(OEN_W<9>, OEN_X<9>, OEN_Y<9>, 및 OEN_Z<9>)의 타이밍과 동일한 타이밍을 갖는 각 이네이블 제어 신호(EN_W<9>, EN_X<9>, EN_Y<9>, 및 EN_Z<9>)을 생성할 수 있다. 예컨대, 각 이네이블 타이밍 제어 신호(OEN_W<9>, OEN_X<9>, OEN_Y<9>, 및 OEN_Z<9>)의 이네이블 타이밍은 서로 다르다. 선택 신호(SEL)가 제3값(SEL3)일 때, 제11신호 생성기(160B-10)는 각 이네이블 타이밍 제어 신호(OEN_W<10>, OEN_X<10>, OEN_Y<10>, 및 OEN_Z<10>)의 타이밍과 동일한 타이밍을 갖는 각 이네이블 제어 신호(EN_W<10>, EN_X<10>, EN_Y<10>, 및 EN_Z<10>)을 생성할 수 있다. 예컨대, 각 이네이블 타이밍 제어 신호 (OEN_W<10>, OEN_X<10>, OEN_Y<10>, 및 OEN_Z<10>)의 이네이블 타이밍은 서로 다르다. 예컨대, 선택 신호(SEL)가 제1값(SEL1)일 때 이미지 센서(100A)는 정상 모드로 작동할 수 있고, 선택 신호(SEL)가 제2(SEL2) 또는 제3값(SEL3)일 때 이미지 센서(100A)는 스플릿 모드로 작동할 수 있다. 도 10은 본 발명의 또 다른 실시 예에 따른 이미지 센서의 블록도이다. 타이밍 생성기(170B)가 제어 로직 회로(157), 이네이블 신호 생성기 (160A), 및 레지스터(165)를 포함하는 것을 제외하면, 도 10의 이미지 센서(100B)의 구조와 작동은 도 1의 이미지 센서(100A)의 구조와 작동과 동일 또는 유사하다. 제어 로직 회로(157)는 이네이블 신호 생성기(160A)를 제어하기 위한 이네이블 타이밍 신호(OEN[n:0])를 생성할 수 있다. 이네이블 신호 생성기(160A)는, 제어 로직 회로(157)로부터 출력된 이네이블 타이밍 제어 신호(OEN[n:0])와 레지스터 (165)로부터 출력된 선택 신호(SEL)에 응답하여, 이네이블 제어 신호들(EN[n:0]) 각각의 타이밍을 제어할 수 있다. 도 11은 도 1 또는 도 10에 도시된 이미지 센서의 작동의 일 실시 예를 설명하는 플로우 차트이다. 도 1부터 도 11을 참조하면, 제1ADC(131-1)는 픽셀 어레이(110)의 제1픽셀로부터 출력된 제1아날로그 픽셀 신호를 제1디지털 신호들 (CNT1[n:0])로 변환하고, 제2ADC(131-2)는 픽셀 어레이(110)의 제2픽셀로부터 출력된 제2아날로그 픽셀 신호를 제2디지털 신호들(CNT2[n:0])로 변환한다(S110). 상기 제1픽셀과 상기 제2픽셀은 동일한 로우에 배치될 수 있다. 제1출력 회로(140-1)는 제1이네이블 제어 신호(EN_W<i>, 0≤i≤n))에 응답하여 제1디지털 신호들(CNT1[n:0]) 중에서 i-번째 비트의 제1비트 값을 출력하고, 제2출력 회로(140-2)는 제2이네이블 제어 신호(EN_X<i>)에 응답하여 제2디지털 신호들(CNT2[n:0]) 중에서 i-번째 비트의 제2비트 값을 출력한다(S120). 도 3에 도시된 바와 같이, 제1이네이블 제어 신호(EN_W<i>)의 이네이블 타이밍과 제2이네이블 제어 신호(EN_X<i>)의 이네이블 타이밍은 서로 다르다. 이미지 센서(100A, 100-1, 100-2, 또는 100B)는 제1이네이블 제어 신호 (EN_W<i>)를 전송하는 전송 라인과 제2이네이블 제어 신호(EN_X<i>)를 전송하는 전송 라인을 포함한다. 이네이블 신호 생성기(160A)는 서로 다른 이네이블 타이밍에서 서로 독립적인 제1이네이블 제어 신호(EN_W<i>)와 제2이네이블 제어 신호(EN_X<i>)를 생성할 수 있다. 예컨대, 제1이네이블 제어 신호(EN_W<i>)의 소스 (source)와 제2이네이블 제어 신호(EN_X<i>)의 소스는 서로 다를 수 있다. 도 12는 도 1 또는 도 10에 도시된 이미지 센서의 작동의 다른 실시 예를 설명하는 플로우 차트이다. 도 1부터 도 12를 참조하면, 이미지 센서(100A, 100-1, 100-2, 또는 100B)를 제어하는 컨트롤러는 레지스터(165)에 이미지 센서(100A, 100-1, 100-2, 또는 100B)의 작동 모드를 결정할 수 있는 정보 또는 데이터를 설정할 수 있다. 선택 신호(SEL)는 레지스터(165)에 설정된 정보 또는 데이터에 기초하여 생성될 수 있다 (S210). 앞에서 설명한 바와 같이, 작동 모드는 정상 모드(normal mode) 또는 스플릿 모드(split mode)일 수 있다. 선택 신호(SEL)가 제1값(SEL1)일 때, 이미지 센서 (100A, 100-1, 100-2, 또는 100B)는 정상 모드로 작동할 수 있다. 즉, 작동 모드는 정상 모드일 때(S220의 YES), 제1ADC(131-1)는 픽셀 어레이(110)의 제1픽셀로부터 출력된 제1아날로그 픽셀 신호를 제1디지털 신호들 (CNT1[n:0])로 변환하고, 제2ADC(131-2)는 픽셀 어레이(110)의 제2픽셀로부터 출력된 제2아날로그 픽셀 신호를 제2디지털 신호들 (CNT2[n:0])로 변환한다(S250). 각 출력 회로(140-1)는 하나의 이네이블 제어 신호, 즉 이네이블 제어 신호들(EN_W<i>=EN_X<i>=EN_Y<i>=EN_Zi>)에 응답하여 제1디지털 신호들(CNT1[n:0]) 중에서 i-번째 비트의 제1비트 값과 제2디지털 신호들(CNT2[n:0]) 중에서 i-번째 비트의 제2비트 값을 동시에 출력한다(S260). 이때의 출력 피크-전류의 파형은 도 5의 (a)에 도시되 바와 같다. 그러나, 작동 모드는 정상 모드가 아닐 때(S220의 NO), 제1ADC(131-1)는 픽셀 어레이(110)의 제1픽셀로부터 출력된 제1아날로그 픽셀 신호를 제1디지털 신호들(CNT1[n:0])로 변환하고, 제2ADC(131-2)는 픽셀 어레이(110)의 제2픽셀로부터 출력된 제2아날로그 픽셀 신호를 제2디지털 신호들(CNT2[n:0])로 변환한다(S230). 제1출력 회로(140-1)는 제1이네이블 제어 신호(EN_W<i>)에 응답하여 제1디지털 신호들(CNT1[n:0]) 중에서 i-번째 비트의 제1비트 값을 출력하고, 제2출력 회로(140-2)는 제2이네이블 제어 신호(EN_X<i>)에 응답하여 제2디지털 신호들 (CNT2[n:0]) 중에서 i-번째 비트의 제2비트 값을 출력한다(S240). 도 3에 도시된 바와 같이, 제1이네이블 제어 신호(EN_W<i>)의 이네이블 타이밍과 제2이네이블 제어 신호(EN_X<i>)의 이네이블 타이밍은 서로 다르다. 이때의 출력 피크-전류의 파형은 도 5의 (5)에 도시되 바와 같다. 도 11과 도 12에서는 설명의 편의를 위해, 2개의 ADC들(131-1과 131-2)과 2개의 출력 회로들(140-1과 140-2)의 작동이 설명되었으나, 본 발명의 기술적 사상은 ADC들의 개수와 출력 회로들의 개수에 한정되는 것은 아니다. 도 13은 도 1 또는 도 10에 도시된 이미지 센서를 포함하는 데이터 처리 시스템의 블록도이다. 도 1부터 도 13을 참조하면, 데이터 처리 시스템(200)은 MIPI ® (mobile industry processor interface)를 사용(또는 지원)할 수 있는 이미지 데이터 처리 시스템으로 구현될 수 있다. 데이터 처리 시스템(200)은 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트 폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 모바일 인터넷 장치(mobile internet device(MID)), 웨어러블 컴퓨터, 사물 인터넷(internet of things(IoT)) 장치, 만물 인터넷 (internet of everything(IoE)) 장치, 또는 드론(drone)으로 구현될 수 있다. 데이터 처리 시스템(200)은 애플리케이션 프로세서(application processor(AP); 210), 이미지 센서(100A, 100-1, 100-2, 또는 100B, 집합적으로 (collectively); "100"), 및 디스플레이(300)를 포함한다. AP(210)는 이미지 센서(100)의 작동을 제어할 수 있는 컨트롤러 또는 프로세서를 의미할 수 있다. 예컨대, AP(210)는 레지스터(165)에 이미지 센서(100)의 작동 모드와 관련된 데이터를 프로그램할 수 있다. AP(210)에 구현된 카메라 시리얼 인터페이스(camera serial interface(CSI)) 호스트(218)는 CSI를 통하여 이미지 센서(100)의 CSI 장치(101)와 시리얼 통신할 수 있다. 실시 예에 따라, CSI 호스트(218)는 디시리얼라이저(DES; 219)를 포함할 수 있고, CSI 장치(101)는 시리얼라이저(SER; 102)를 포함할 수 있다. AP(210)에 구현된 디스플레이 시리얼 인터페이스(display serial interface(DSI)) 호스트(214)는 DSI를 통하여 디스플레이(300)의 DSI 장치(310)와 시리얼 통신할 수 있다. 실시 예에 따라, DSI 호스트(214)는 시리얼라이저 (SER; 215)를 포함하고 DSI 장치(310)는 디시리얼라이저(DES; 311)를 포함할 수 있다. 이미지 센서(100)로부터 출력된 이미지 데이터는 CSI를 통해 AP(210)로 전송될 수 있다. AP(210)는 이미지 데이터를 처리하고, 처리된 이미지 데이터를 DSI를 통해 디스플레이(300)로 전송할 수 있다. 데이터 처리 시스템(200)은 AP(210)와 통신할 수 있는 RF 칩(400)을 더 포함할 수 있다. 데이터 처리 시스템(200)의 PHY(physical layer; 216)와 RF 칩(400)의 PHY(physical layer; 410)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다. CPU(212)는 AP(210)의 작동들을 전반적으로 제어할 수 있고, DSI 호스트 (214), CSI 호스트(218), 및 PHY(216)의 작동을 제어할 수 있고, 하나 또는 그 이상의 코어들을 포함할 수 있다. AP(210)는 집적 회로(IC), 시스템 온 칩(system on chip(SoC))으로 구현될 수 있고, 이미지 센서(100)의 작동을 제어할 수 있는 프로세서 또는 호스트를 의미할 수 있다. 데이터 처리 시스템(200)은 GPS 수신기(220), DRAM(dynamic random access memory)과 같은 휘발성 메모리(222), 플래시-기반 메모리와 같은 불휘발성 메모리로 구현된 데이터 저장 장치(224), 마이크(226), 또는 스피커(228)를 포함할 수 있다. 데이터 저장 장치(224)는 데이터 처리 시스템(200)에 착탈 가능한 외장 메모리로 구현될 수 있다. 또한, 데이터 저장 장치(224)는 UFS(universal flash storage), MMC(multimedia card), 임베디드 MMC(embedded MMC(eMMC), 또는 메모리 카드로 구현될 수 있다. 또한, 데이터 처리 시스템(200)은 적어도 하나의 통신 프로토콜(또는 통신 표준), 예컨대, UWB(ultra-wideband; 232), WLAN(Wireless LAN; 234), WiMAX (worldwide interoperability for microwave access; 236), 또는 LTE TM (long term evolution; 미도시) 등을 이용하여 외부 장치와 통신할 수 있다. 실시 예에 따라 데이터 처리 시스템(200)은 NFC 모듈, Wi-Fi 모듈, 또는 블루투스 모듈을 더 포함할 수 있다. 본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100A, 100-1, 100-2, 100B, 100: 이미지 센서
110: 픽셀 어레이
111: 픽셀
115: 로우 컨트롤러
120: CDS 블록
130: ADC 블록
140: 출력 블록
150: 램프 신호 생성기
155: 클럭 신호 생성기
160A, 160B: 이네이블 신호 생성기
165: 레지스터
170A, 170B: 타이밍 생성기 |
