구성가능한 타임-인터리브 아날로그-디지털 컨버터

구성가능한 타임-인터리브 아날로그-디지털 컨버터{CONFIGURABLE TIME-INTERLEAVED ANALOG-TO-DIGITAL CONVERTER}

본 발명은 일반적으로 아날로그-디지털 컨버터 분야에 관한 것이다. 보다 상세하게는, 동적으로 구성가능한 타임-인터리브 아날로그-디지털 컨버터에 관한 것이다.

예컨대, 텔레비전 수상기 및 기타 오디오/비디오 장비와 같은 전자장비는 통상적으로 아날로그 기술 대신 디지털 기술을 이용해 실행된다. 대표적으로, 디지털 기술이 더 발달할수록, 아날로그 신호를 디지털 기술 구현에 적합한 디지털 신호로 변환하는 과업이 더 많이 요구된다.

개념상, 아날로그-디지털 컨버터(또한 ADC 또는 A/D 컨버터로 표기됨)는 해당기술분야에 뿐만 아니라 기본 기능(샘플앤홀드, 양자화)이 매우 잘 알려져 있어 여기서 더 상세히 말하지 않을 것이다.

높은 샘플링 주파수에 대해, 높은 샘플링 주파수를 수용할 수 있도록 다수의 구성 ADC를 구비한 ADC 구조를 사용하는 것이 필요하거나 적어도 이점적일 수 있다. 이런 구조는 각 구성된 ADC에 대한 처리속도 요건을 완화시킨다. 이런 ADC 구조의 일례는 파이프라인 ADC 및 타임-인터리브 ADC(가령, 병렬 연속의 ADC)이다. US 2011/0304489 A1, WO 2007/093478 A1, EP 0624289 B1 및 WO 2010/042051 A1은 다양한 예의 타임-인터리브 ADC 구조들을 기술하고 있다.

아날로그-디지털 변환의 대표적인 적용으로, 해당 디지털 신호들이 각 샘플에서 다른 샘플링레이트 및/또는 다른 분해능을 가져야 하는 2 이상의 아날로그 입력신호를 디지털화하는 것이 바람직할 수 있다. 이는 각각의 신호들에 대한 별개의 ADC를 이용해 해결될 수 있다.

예컨대, 오디오/비디오 적용(가령, 오디오 입력신호 및 3개(RGB)의 비디오 입력신호의 처리)에서, 비디오 신호(들)은 대표적으로 오디오 신호(들)보다 더 높은 샘플링레이트를 필요로 한다. 오디오 신호는 대표적으로 논-타임-인터리브 ADC에 의해 충분히 처리될 수 있는(그리고 심지어 하이 다이나믹을 달성하기 위해 오버샘플될 수 있는) 반면에, 각각의 비디오 신호(들)는 다수의 구성 ADC를 갖는 타임-인터리브 ADC를 필요로 할 수 있다. 또 다른 예는 차량에 관련된 적용으로, 매우 많은 센서들(및/또는 유사한 신호 소스들)로부터의 신호들이 다양한 ADC 요건들에 따라 처리되는 것이 필요할 수 있다.

그러나, 각각의 신호들에 대해 별개의 ADC를 갖는 방안은 모든 상황에 적합하지 않을 수 있다. 예컨대, 특정한 타입의 신호, 레이트, 및/또는 분해능에 대해 설계된 각 타임-인터리브된 ADC를 갖는 것은 융통성이 없고/없거나 비효율적일 수 있다. 예컨대, 하나의 오디오 채널과 3개의 비디오 채널들에 대해 설계된 아키텍쳐는 4개의 오디오 채널을 갖는 상황에 사용하거나 또는 그 반대의 경우에 적합하지 않을 수 있다.

따라서, 더 유연한 타임-인터리브 아날로그-디지털 컨버터가 필요하다.

본 명세서에 사용될 경우 "구비한다/구비하는"이라는 용어는 상태 특징, 완전체, 단계, 또는 구성요소를 명시하도록 해석되나 하나 이상의 다른 특징, 완전체, 단계, 또는 구성요소 또는 이들의 그룹의 존재 또는 추가를 배제하지 않는다.

몇몇 실시예들의 목적은 상기 단점 중 적어도 일부를 제거하고 타임-인터리브 아날로그-디지털 컨버터의 구성가능한 동작에 대한 방법 및 수단을 제공하는 것이다.

제 1 태양에 따르면, 정수 L개의 아날로그 입력신호를 L개의 대응하는 디지털 출력신호로 변환하기 위한 타임-인터리브 아날로그-디지털 컨버터 동작 방법에 의해 달성되며, L은 1보다 크고, 아날로그 입력신호 및 디지털 출력신호는 l=1,2,… ,L로 색인된다. 상기 타임-인터리브 아날로그-디지털 컨버터는 아날로그 입력 및 디지털 출력을 각각 갖는 정수 N개의 구성 아날로그-디지털 컨버터 어레이를 구비하고, N은 L보다 크다.

상기 방법은 (L개의 아날로그 입력신호들 각각에 대해) 아날로그 입력신호를 샘플링하는 단계; N개의 구성 아날로그-디지털 컨버터 어레이로부터 N _i 개의 구성 아날로그-디지털 컨버터들을 선택하는 단계; 선택된 N _i 개의 구성 아날로그-디지털 컨버터들 중 각각의 하나에 아날로그 입력신호의 각 샘플을 디지털화하는 단계; 및 아날로그 입력신호에 대응하는 디지털 출력신호를 발생하기 위해 선택된 N _i 개의 구성 아날로그-디지털 컨버터들 각각의 디지털화된 샘플을 다중화하는 단계를 포함하고, N _i 는 1이상이고,

몇몇 실시예에서,

_i , i=1,2,… ,L이 선택된다.

선택된 N _i 가 1 보다 큰 i=1,2,… ,L에 대해, 선택된 N _i 개의 구성 아날로그-디지털 컨버터들 중 각각의 하나에 아날로그 입력신호의 각 샘플을 디지털화하는 단계는, 몇몇 실시예에 따르면, 제 1 선택의 구성 아날로그-디지털 컨버터에 아날로그 입력신호의 제 1 샘플을 디지털화하는 단계; 및 제 2 선택의 구성 아날로그-디지털 컨버터에 아날로그 입력신호의 제 2 샘플을 디지털화하는 단계를 포함한다.

몇몇 실시예에서, 선택된 N _i 개의 구성 아날로그-디지털 컨버터는 균일한 방식으로, 가령, 라운드 로빈 형태로 샘플을 처리함으로써, 아날로그 입력신호의 각각의 샘플을 처리할 수 있다. 예컨대, 선택된 N _i 가 3이면, 아날로그 입력신호의 제 1 샘플은 첫번째 선택된 구성 아날로그-디지털 컨버터에서 처리될 수 있고, 아날로그 입력신호의 제 2 샘플은 두번째 선택된 구성 아날로그-디지털 컨버터에서 처리될 수 있으며, 아날로그 입력신호의 제 3 샘플은 세번째 선택된 구성 아날로그-디지털 컨버터에서 처리될 수 있고, 아날로그 입력신호의 제 4 샘플은 첫번째 선택된 구성 아날로그-디지털 컨버터에서 처리될 수 있다. 이하 등등.

몇몇 실시예에 따르면, 상기 방법은 (L개의 아날로그 입력신호들 각각에 대해) 아날로그 입력신호를 N _i 개의 역다중화 신호로 역다중화하는 단계를 더 포함할 수 있고, 선택된 N _i 개의 구성 아날로그-디지털 컨버터들 중 각각의 하나에 N _i 개의 역다중화된 신호들 각각을 처리함으로써 아날로그 입력신호의 각 샘플이 선택된 N _i 개의 구성 아날로그-디지털 컨버터들의 각각의 하나에 디지털화될 수 있다.

각각의 L개의 디지털 출력신호들이 각각의 샘플레이트(R _i )를 갖고 상기 샘플레이트(R _i ,i= j,k) 중 적어도 2개는 R _j >R _k 이도록 서로 다르면, 상기 방법은 (L개의 아날로그 입력신호들 각각에 대해)

_i ,i= j,k를 선택하는 단계를 포함할 수 있다.

각각의 L개의 디지털 출력신호들이 각각의 샘플 분해능(Q _i )를 갖고 상기 샘플 분해능(Q _i ,i= j,k) 중 적어도 2개는 Q _j >Q _k 이도록 서로 다르면, 상기 방법은 (L개의 아날로그 입력신호들 각각에 대해)

_i ,i= j,k를 선택하는 단계를 포함할 수 있다. 대표적으로, 요구되는 분해능이 더 낮을수록, (적어도 구성 아날로그-디지털 컨버터의 클록킹 속도가 변하지 않는다면) 구성 아날로그-디지털 컨버터가 아날로그 샘플을 디지털화하는 것이 더 빨라진다.

상기 방법은, 몇몇 실시예에 따르면, 아날로그 입력신호를 N _i 개의 신호 스트림으로 분할하기 전후 각각의 L개의 아날로그 입력신호들을 샘플링하는 단계를 포함할 수 있다.

몇몇 실시예에서, (L개의 아날로그 입력신호들 각각에 대해) 아날로그 입력신호를 샘플링하는 단계는 아날로그 입력신호에 대응하는 디지털 출력신호의 샘플레이트보다 더 큰 샘플레이트로 아날로그 입력신호를 샘플링하는 단계를 포함한다. 따라서, L개의 아날로그 입력신호들 중 적어도 하나는 오버샘플된다. 이런 실시예에서, 상기 방법은 아날로그 입력신호에 대응하는 디지털 출력신호를 발생하기 위해 선택된 N _i 개의 구성 아날로그-디지털 컨버터들 각각의 디지털화된 샘플을 후처리하는 단계를 더 포함할 수 있다. 후처리하는 단계는 선택된 N _i 개의 구성 아날로그-디지털 컨버터들 각각의 디지털화된 샘플들을 다중화하기 전에, 후에 또는 이와 결부해 수행될 수 있다. 후처리하는 단계는, 가령, 디지털화된 샘플의 데시메이션(decimation)을 포함할 수 있다. 오버샘플링과 후처리로 인해 디지털 출력신호는 소정의 샘플레이트를 함께 갖게 되고 한가지 가능한 이점은 아날로그-디지털 변환의 더 큰 다이나믹이 달성될 수 있다는 것이다.

제 2 태양은 프로그램 명령어를 포함한 컴퓨터 프로그램을 갖는 컴퓨터 판독가능매체를 구비한 컴퓨터 프로그램 제품이다. 상기 컴퓨터 프로그램은 데이터처리장치에 로드될 수 있고 컴퓨터 프로그램이 데이터처리장치에 의해 실행될 경우 제 1 태양에 따른 방법을 실행하도록 적용된다.

제 3 태양에 따르면, 정수 L개의 아날로그 입력신호를 L개의 대응하는 디지털 출력신호로 변환하기 위한 타임-인터리브 아날로그-디지털 컨버터가 제공되며, L은 1보다 크고, 아날로그 입력신호 및 디지털 출력신호는 l=1,2,… ,L로 색인된다. 상기 타임-인터리브 아날로그-디지털 컨버터는 정수 N개(N>L)의 구성 아날로그-디지털 컨버터 어레이, 컨트롤러 및 멀티플렉서를 구비한다.

각각의 아날로그-디지털 컨버터는 아날로그 입력 및 디지털 출력을 갖고, 아날로그 입력 샘플을 디지털화하도록 형성된다.

컨트롤러는 (L개의 아날로그 입력신호들 각각에 대해) N개의 구성 아날로그-디지털 컨버터 어레이 중 N _i 개의 구성 아날로그-디지털 컨버터들을 선택하고, 아날로그 입력신호의 각 샘플이 선택된 N _i 개의 구성 아날로그-디지털 컨버터들 중 각각의 하나에서 디지털화되게 하도록 형성되며, N _i 는 1이상이고,

멀티플렉서는 (L개의 아날로그 입력신호들 각각에 대해) 아날로그 입력신호에 대응하는 디지털 출력신호를 발생하기 위해 선택된 N _i 개의 구성 아날로그-디지털 컨버터들 중 각각의 디지털화된 샘플들을 다중화하도록 형성된다.

타임-인터리브 아날로그-디지털 컨버터는, 몇몇 실시예에 따르면, (L개의 아날로그 입력신호들 각각에 대해) 아날로그 입력신호를 N _i 개의 역다중화된 신호로 역다중화하도록 형성된 디멀티플렉서를 더 구비할 수 있다. 이런 실시예에서, 컨트롤러는 각각의 N _i 개의 역다중화된 신호들이 선택된 N _i 개의 구성 아날로그-디지털 컨버터들 중 각각의 하나에서 처리되게 하도록 형성될 수 있다. 타임-인터리브 아날로그-디지털 컨버터는 L개의 아날로그 입력신호들 각각에 대해 디멀티플렉서에 아날로그 입력 샘플을 제공하도록 형성된 샘플앤홀드유닛을 더 구비할 수 있다.

다른 실시예에서, 타임-인터리브 아날로그-디지털 컨버터는 N개의 구성 아날로그-디지털 컨버터들에 아날로그 입력신호를 제공하도록 형성된, N개의 구성 아날로그-디지털 컨버터들 각각에 대한 샘플앤홀드유닛을 더 구비할 수 있다.

컨트롤러는, 몇몇 실시예에 따르면, L개의 디지털 출력신호들 각각이 각각의 샘플레이트(R _i )를 갖고, 상기 샘플레이트(R _i ,i= j,k) 중 적어도 2개는 R _j >R _k 이도록 서로 다르며,

_i ,i= j,k개를 선택하도록 형성될 수 있다.

컨트롤러는, 몇몇 실시예에 따르면, 각각의 L개의 디지털 출력신호들이 각각의 샘플 분해능(Q _i )를 갖고, 상기 샘플 분해능(Q _i ,i= j,k) 중 적어도 2개는 Q _j >Q _k 이도록 서로 다르며,

_i ,i= j,k개를 선택하도록 형성될 수 있다.

제 4 태양은 제 3 태양의 타임-인터리브 아날로그-디지털 컨버터를 구비한 집적회로이다.

제 5 태양은 제 3 태양의 타임-인터리브 아날로그-디지털 컨버터와 제 4 태양의 집적회로를 구비한 전자장치이다.

몇몇 실시예에서, 제 3, 4, 및 5 태양은 제 1 태양에 대해 상술한 바와 같은 다양한 특징들 중 어느 하나와 동일하거나 일치하는 특징들을 추가로 가질 수 있고 그 반대의 경우도 마찬가지다.

몇몇 실시예들의 이점은 2 이상의 아날로그 입력신호들의 처리를 위해 매우 유연한 타임-인터리브 아날로그-디지털 컨버터 구조가 제공된다는 것이다.

몇몇 실시예들의 또 다른 이점은 타임-인터리브 아날로그-디지털 컨버터 구조가 (가령, 소프트웨어에서) 동적으로 구성될 수 있기 때문에, 다른 입력신호들에 필요로 하는 다른 샘플링레이트 및/또는 다른 분해능이 수용될 수 있는 한편, 하드웨어 자원들이 여전히 효율적으로 이용된다는 것이다.

예컨대, 광범위한 다른 적용들이 하나 이상의 구성 아날로그-디지털 컨버터들에 (고정 구성되거나 소프트웨어를 통해 동적으로 구성된) 각각의 입력신호의 처리를 조절가능하게 할당함으로써 하나의 표준 제품(즉, 하나의 하드웨어 디자인)에 의해 수용될 수 있다.

몇몇 실시에들에 따른 또 다른 이점은 미사용 자원들(가령, 구성 ADC들)이 저에너지 모드로 두거나 완전히 턴오프될 수 있기 때문에 전력소비가 최적화될 수 있다는 것이다.

몇몇 실시에들의 또 다른 이점은 신호를 오버샘플할 증가된 가능성이 제공된다는 것이다. 오버샘플링(및 가능하게는 해당하는 데시메이션)이 직접 필요로 하는 샘플레이트를 갖는 샘플링보다 더 광범위한 동적 범위를 제공할 수 있다.

본 발명의 내용에 포함됨.

다른 목적, 특징, 및 이점은 첨부도면을 참조로 한 하기의 상세한 설명으로부터 명백해진다.
도 1은 몇몇 실시예에 따른 예시적인 방법 단계들을 도시한 흐름도이다.
도 2는 몇몇 실시예에 따른 예시적인 방법 단계들을 도시한 흐름도이다.
도 3은 몇몇 실시예에 따른 예시적인 배열을 도시한 블록도이다.
도 4는 몇몇 실시예에 따른 예시적인 배열을 도시한 블록도이다.
도 5는 몇몇 실시예에 따른 예시적인 배열의 동작을 도시한 개략 타이밍도이다.
도 6은 몇몇 실시예에 따른 예시적인 배열의 동작을 도시한 개략 타이밍도이다.
도 7은 몇몇 실시예에 따른 예시적인 배열의 동작을 도시한 개략 타이밍도이다.
도 8은 몇몇 실시예에 따른 예시적인 배열의 동작을 도시한 개략 타이밍도이다.
도 9는 몇몇 실시예에 따른 컴퓨터 판독가능한 매체를 도시한 개략도이다.

하기에서, 타임-인터리브 아날로그-디지털 컨버터(TI-ADC)가 TI ADC의 N개의 구성 ADC 중 하나 이상에 다수의 아날로그 입력신호들 각각이 할당될 수 있는 실시예를 설명할 것이다. 할당은 가령 소프트웨어로 구현될 수 있고, 현재 입력신호 상황을 기초로 동적으로 적용될 수 있다.

예컨대, 제 1 입력신호가 제 2 입력신호의 샘플레이트보다 더 큰 샘플레이트로 샘플화될 경우, 제 2 입력신호는 제 1 입력신호보다 더 적은 구성 ADC에 할당될 수 있다. 대안으로 또는 추가로, 제 1 입력신호가 제 2 입력신호의 분해능보다 더 큰 분해능으로 양자화될 경우, 제 2 입력신호는 제 1 입력신호보다 더 적은 구성 ADC에 할당될 수 있다.

TI ADC의 2 이상의 디지털 출력신호들이 다른 샘플레이트 및/또는 다른 분해능을 갖는 상황이 본 명세서에 참조되나, 이들 예시적인 상황들은 제한으로 해석되지 않아야 하고 실시예들은 또한 다른 상황에 적용될 수 있음에 유의해야 한다.

도 1은 몇몇 실시예에 따른 N개의 구성 아날로그-디지털 컨버터들을 포함한 타임-인터리브 아날로그-디지털 컨버터를 동작하는 예시적인 방법(100)을 도시한 것이다. 상기 방법 단계(120-170)는 L개의 대응하는 디지털 출력신호들을 발생하기 위해 단계(110)에 나타낸 바와 같이 L(L<N)개의 아날로그 입력신호들 각각에 대해(가령, 동시에, 세미-패러럴로, 또는 순차적으로) 수행된다.

단계(120)에서, 색인 i(i=1,2,…,L)을 갖는 아날로그 입력신호는 샘플레이트(R _i )로 샘플화된다; 그리고 단계(130)에서, 정수 개수(N _i )(및 대응하는 구성 ADC)가 이 아날로그 입력신호에 대해 선택된다.

N _i 의 선택은

예컨대, L개의 디지털 출력신호들 각각이 각각의 샘플레이트(R _i )를 갖고 상기 샘플레이트(R _i ,i= j,k) 중 적어도 2개는 R _j >R _k 이도록 서로 다르면, 상기 방법은

_i ,i= j,k를 선택하는 단계를 포함할 수 있고/있거나, L개의 디지털 출력신호들 각각이 각각의 샘플 분해능(Q

_i )을 갖고 상기 샘플분해능(Q

_i ,i= j,k) 중 적어도 2개는 Q

_j >Q

_k 이도록 서로 다르면, 이도록 N

_i ,i= j,k를 선택하는 단계를 포함할 수 있다.

단계 140에서, 색인 i로 샘플화된 아날로그 입력신호는 (가령, 역다중화에 의해) (각각 대표적으로 R _i /N _i 를 갖는) N _i 개의 신호 스트림들로 나누어지고, 각각의 N _i 개의 신호 스트림들은 단계 160에서 N _i 개의 구성 ADC들 중 각각의 하나에 디지털화된다.

마지막으로, 단계(170)에서, N _i 개의 구성 ADC들로부터 출력된 N _i 개의 신호 스트림들은 샘플레이트(R _i )의 디지털 출력신호를 발생하기 위해 다중화된다.

도 2는 몇몇 실시예에 따른 N개의 구성 아날로그-디지털 컨버터들을 포함한 타임-인터리브 아날로그-디지털 컨버터를 동작하는 또 다른 예시적인 방법(200)을 도시한 것이다. 상기 방법 단계들(230-270)은 L개의 대응하는 디지털 출력신호들을 발생하기 위해 단계(210)에 나타낸 바와 같이 L(L<N)개의 아날로그 입력신호들 각각에 대해(가령, 동시에, 세미-패러럴로, 또는 순차적으로) 수행된다.

단계(230)에서, 색인 i(i=1,2,…,L)을 갖는 아날로그 입력신호에 대해 정수 개수(N _i )(및 대응하는 구성 ADC)가 선택된다.

N _i 의 선택은

예컨대, L개의 디지털 출력신호들 각각이 각각의 샘플레이트(R _i )를 갖고 상기 샘플레이트(R _i ,i= j,k) 중 적어도 2개는 R _j >R _k 이도록 서로 다르면, 상기 방법은

_i ,i= j,k를 선택하는 단계를 포함할 수 있고/있거나, L개의 디지털 출력신호들 각각이 각각의 샘플 분해능(Q

_i )을 갖고 상기 샘플분해능(Q

_i ,i= j,k) 중 적어도 2개는 Q

_j >Q

_k 이도록 서로 다르면, 이도록 N

_i ,i= j,k를 선택하는 단계를 포함할 수 있다.

단계 250에서, 아날로그 입력신호는 샘플레이트(R _i /N _i )로 N _i 개의 신호 스트림들 각각에 대해 샘플화된다. 대표적으로, 다른 N _i 개의 구성 ADC들의 샘플링 타임들은 이들이 R _i 의 샘플링레이트를 함께 제공하도록 서로에 비해 타임 시프트된다.

단계 260에서, N _i 개의 샘플 스트림들 각각은 N _i 개의 구성 ADC들 중 각각의 하나에 디지털화되고, N _i 개의 구성 ADC들로부터 출력된 N _i 개의 디지털 신호 스트림들은 단계(270)에서 샘플레이트(R _i )의 디지털 출력신호를 발생하기 위해 다중화된다.

도 3은 몇몇 실시예에 따른 예시적인 타임-인터리브 아날로그-디지털 컨버터(TI ADC)(300)를 도시한 것이다. TI ADC(300)는, 가령, 도 1과 연계해 기술된 방법(100)을 수행하도록 형성될 수 있다.

TI ADC(300)는 L개의 아날로그 입력신호들(SIGN_IN_1, SIGN_IN_2, SIGN_IN_L)(301)을 L개의 대응하는 디지털 출력신호들(SIGN_OUT_l, SIGN_OUT_2, SIGN_OUT_L)(302)로 변환하도록 형성되고, N(N>L)개의 구성 아날로그-디지털 컨버터(ADC_1, ADC_2, ADC_L)(321, 322, 323) 어레이를 구비한다. 각 구성 ADC는 임의의 적절한 공지되거나 장래의 ADC 수단을 포함할 수 있다. 예컨대, 구성 ADC는 WO 2012/123578 Al 및 EP 0624289 Bl에 기술된 것들 중 어느 하나와 같은 축차 비교형 ADC를 각각 구비할 수 있다.

하나의 샘플앤홀드유닛(S/H_l, S/H_2, S/H_L)(311, 312, 313)이 (i=1,2,…,L로 표시된) 각각의 L개의 아날로그 입력신호들에 제공되고 각각의 샘플앤홀드유닛은 샘플레이트(R _i )로 각각의 아날로그 입력신호를 샘플화하도록 형성된다. 컨트롤러(CNTR)(340)는 하나 이상의 컨트롤 신호들(319)을 통해 샘플앤홀드유닛 각각의 클록킹(가령, 레이트 및 타이밍)을 제어하도록 형성된다.

컨트롤러(340)는 각각의 L개의 아날로그 입력신호들에 대해 정수 개수(N _i )(및 대응하는 구성 ADC)를 선택하도록 또한 형성된다. N _i 의 선택은 상기에서 예로 들었으며 여기에서 더 상세히 설명하지 않는다.

선택을 기초로, 컨트롤러(340)는 하나 이상의 컨트롤 신호들(328)에 의해 디멀티플렉서(DE-MUX)(320)가 (레이트(R _i )로) i로 색인된 아날로그 입력신호의 샘플 스트림을 (각각 대표적으로 샘플레이트 R _i /N _i 로) N _i 개의 신호 스트림들로 분할하게 형성된다. 컨트롤러는 N _i 개의 신호 스트림들 각각이 N _i 개의 구성 ADC들 중 각각의 하나에 의해 처리되도록 더 형성된다. 구성 ADC들(321, 322, 323)의 동작(가령, 동작속도 및 새 아날로그 입력 샘플의 언더테이킹 타이밍)은 하나 이상의 컨트롤 신호들(329)을 통해 컨트롤러(340)에 의해 제어된다.

멀티플렉서(MUX)(330)는, i로 색인된 아날로그 입력신호에 대해, 샘플레이트(R _i )의 디지털 출력신호(302)를 발생하도록 N _i 개의 구성 ADC로부터 출력된 N개의 디지털 신호 스트림들을 조합하도록 형성된다. 컨트롤러(340)는 하나 이상의 컨트롤 신호들(338)에 의해 멀티플렉서(330)의 동작을 제어하도록 형성된다. 대표적으로, 컨트롤 신호(328 및 338)는 디멀티플렉서가 해당 아날로그 샘플을 분배하는 것과 동일한 순서로 멀티플렉서가 구성 ADC 출력으로부터 디지털 샘플을 고르도록 긴밀히 상관된다.

타이밍 신호 발생기(TIM-GEN)(350)는 컨트롤러(340)와 관련해 (가령, 컨트롤러에 포함되거나 컨트롤러에 연결된) 제공될 수 있고, 다양한 타이밍 신호들(가령, 구성 ADC의 동작 클록 및 샘플앤홀드 유닛과 구성 ADC에 대한 트리거 등)를 컨트롤러(340)에 제공하도록 형성될 수 있다.

도 4는 몇몇 실시예에 따른 또 다른 예시적인 타임-인터리브 아날로그-디지털 컨버터(TI ADC)(400)를 도시한 것이다. TI ADC(400)는, 가령, 도 2와 연계해 기술된 방법(200)을 수행하도록 형성될 수 있다.

TI ADC(400)는, L개의 아날로그 입력신호들(SIGN_IN_1, SIGN_IN_2, SIGN_IN_L)(401)을 L개의 해당 디지털 출력신호들(SIGN_OUT_l, SIGN_OUT_2, SIGN_OUT_L)(402)로 변환하도록 형성되고 N(N>L)개의 구성 아날로그-디지털 컨버터들(ADC_ 1 , ADC_2, ... , ADC_L)(421 , 422, 423) 어레이를 포함한다.

컨트롤러(CNTR)(440)는 L개의 아날로그 입력신호들 각각에 대해 정수 N _i 개(및 대응하는 구성 ADC)를 선택하도록 형성된다. N _i 의 선택은 상기 예로 들었으며 여기서 더 상세히 설명하지 않는다.

선택을 기초로, 컨트롤러(440)는 N _i 개의 스위치들이 한 위치에서 i(i=1,2,…,L)로 표시된 아날로그 입력신호를 대응하는 처리경로에 입력하도록 하나 이상의 컨트롤 신호들(428)에 의해 N개의 입력 스위치들(461, 462, 463) 각각(각 구성 아날로그-디지털 컨버터에 대해 하나)의 위치를 제어하도록 또한 형성된다.

하나의 샘플앤홀드유닛(S/H_l, S/H_2, S/H_N)(411, 412, 413)이 각각의 N개의 구성 ADC에 대해 제공되고 각 샘플앤홀드유닛은 샘플레이트(R _i /N _i )로 각각의 아날로그 입력신호를 샘플화하도록 형성된다. 컨트롤러(440)는 하나 이상의 컨트롤 신호들(419)을 토해 샘플앤홀드유닛들 각각의 클록킹(가령, 레이트 및 타이밍)을 제어하도록 형성된다.

컨트롤러는 i로 색인된 아날로그 입력신호에 대해 N _i 개의 신호 스트림들 각각이 N _i 개의 구성 ADC들 중 각각의 하나에 의해 처리되도록 더 형성된다. 구성 ADC들(421, 422, 423)의 동작(가령, 새 아날로그 입력 샘플들의 언더테이킹의 동작 속도 및 타이밍)는 하나 이상의 컨트롤 신호들(429)을 통해 컨트롤러(440)에 의해 제어된다.

멀티플렉서(MUX)(430)는, i로 색인된 아날로그 입력신호에 대해, 샘플레이트(R _i )의 디지털 출력신호(402)를 발생하기 위해 N _i 개의 구성 ADC로부터 출력된 N _i 개의 디지털 신호 스트림들을 조합하도록 형성된다. 컨트롤러(440)는 하나 이상의 컨트롤 신호들(438)에 의해 멀티플렉서(430)의 동작을 제어하도록 형성된다. 대표적으로, 컨트롤 신호들(419,428,438)은 입력 스위치가 i로 색인되고 대응하는 샘플앤홀드유닛들이 트리거되는 것과 동일한 순서대로 아날로그 입력신호를 선택하는 N _i 개의 구성 ADC 출력으로부터 멀티플렉서가 디지털 샘플을 고르도록 긴밀히 상관된다.

타이밍 신호 발생기(TIM_GEN)(450)는 컨트롤러(440)와 관련해 (가령, 컨트롤러에 포함되거나 컨트롤러에 연결된) 제공될 수 있고 다양한 타이밍 신호들(가령, 구성 ADC의 동작 클록 및 샘플앤홀드 유닛과 구성 ADC에 대한 트리거 등)을 컨트롤러(440)에 제공하도록 형성될 수 있다.

각각의 실시예들의 설명에 중요하지 않은 많은 구현 세부내용들은 도면(가령 도 3 및 도 4) 및 해당 텍스트에서 생략될 수 있음에 유의해야 한다. 예컨대, 각 처리경로에 또는 입력(301,401)에서 아날로그 신호들의 제공 이전에 있을 수 있는 추가 처리단계들(가령, 필터링, 증폭, 결함 보상, 등)이 배제될 수 있다. 이런 생략은 이런 특징들 중 임의의 가능한 유형을 배제하도록 의도되어 있지 않다.

도 5는 몇몇 실시예에 따른 TI ADC 구조의 예시적인 이벤트들 간의 관계를 개략 도시한 타이밍도이다. 타이밍도는, 가령, 도 4의 구조와 같은 TI ADC 구조와 관련될 수 있다. 이 예에서, N=3, L=2, R ₁ =2R ₂ , Q ₁ =Q ₂ , 및 N ₁ =2, N ₂ =1의 선택이 행해진다. 따라서, 제 1 아날로그 입력신호는 2개의 구성 ADC(이 예에서 ADC_1 및 ADC_2)에 할당되고, 제 2 아날로그 입력신호는 1개의 구성 ADC(이 예에서 ADC_3)에 할당된다.

도면의 상단에 시작하는, N=3 샘플앤홀드유닛에 대한 트리거링 신호들(S/H_TRIG_1, S/H_TRIG_2, S/H_TRIG_3) 511, 512, 513)이 도시되어 있다. 그런 후 N=3의 샘플앤홀드유닛에 대한 트리거링 신호들(ADC_TRIG_1, ADC_TRIG_2, ADC_TRIG_3)(521, 522, 523)과 대응하는 출력 타이밍들(ADC_OUT_l, ADC_OUT_2, ADC_OUT_3)(531 , 532, 533)을 따른다(도 4의 421, 422, 423과 비교). 마지막으로, L=2의 다중화된 출력신호들의 타이밍(SMPL_OUT_l, SMPL_OUT_2)(541, 542)이 도시되어 있다.

제 1 아날로그 입력신호는 제 1 및 제 2 처리경로들에 입력된다(도 4의 스위치(461 및 462)와 비교). 511 및 512로 나타낸 바와 같이, 제 1 아날로그 입력신호는 (각각 샘플레이트(R ₁ /N ₁ =R ₁ /2)를 적용한) 제 1 및 제 2 샘플앤홀드유닛들에 의해 번갈아 샘플화된다. 제 1 및 제 2 구성 ADC는 521 및 522로 도시된 바와 같이 각각의 샘플앤홀드유닛들과 연계해 트리거된다. 대시 화살표(514)는 제 1 샘플앤홀드유닛과 제 1 구성 ADC의 동작들 간의 관계를 도시한 것인 반면, 대시 화살표(515)는 제 2 샘플앤홀드유닛과 제 2 구성 ADC의 동작들 간의 관계를 도시한 것이다. 각각의 구성 ADC의 지연주기가 지나면, 531 및 532로 나타낸 바와 같이 각 구성 ADC 트리거를 위해 각각의 출력이 제공된다. 대시 화살표(524)는 제 1 구성 ADC 지연을 나타내는 반면, 대시 화살표(525)는 제 2 구성 ADC 지연을 나타낸 것이다. 신호(541) 및 대시 화살표(534 및 535)는 샘플레이트(R ₁ )의 출력신호를 제공하기 위해 제 1 및 제 2 구성 ADC로부터 출력이 다중화된 것을 도시한 것이다.

제 2 아날로그 입력신호는 제 3 처리경로에 입력된다(도 4의 스위치(463)와 비교). 513으로 도시된 바와 같이, 제 2 아날로그 입력시호는 (각각 샘플레이트(R ₂ /N ₂ = R ₂ )를 적용한) 제 3 샘플앤홀드유닛에 의해 샘플화된다. 제 3 구성 ADC는 523으로 도시된 바와 같이 각각의 샘플앤홀드 유닛에 연계해 트리거된다. 대시 화살표(516)는 제 3 샘플앤홀드유닛과 제 3 구성 ADC 간의 관계를 도시한 것이다. 제 3 구성 ADC의 지연주기가 지나면, 533으로 나타낸 바와 같이 각 구성 ADC 트리거에 대해 각각의 출력이 제공된다. 대시 화살표(526)는 제 3 구성 ADC 지연을 도시한 것이다. 신호(542) 및 대시 화살표(536)는 제 3 구성 ADC로부터 출력이 샘플레이트(R ₂ )의 출력신호를 직접 제공하는 것을 도시한 것이다(N ₂ =1이므로 다중화할 필요가 전혀 없다).

도 6은 몇몇 실시예에 따른 TI ADC 구조의 예시적인 이벤트들 간의 관계를 개략 도시한 타이밍도이다. 타이밍도는 가령 도 4의 구조와 같은 TI ADC에 관한 것일 수 있다. 이 예에서, N=3, L=2, R ₁ =R ₂ , Q ₁ =2Q ₂ , 및 N ₁ =2, N ₂ =1의 선택이 행해진다. 따라서, 제 1 아날로그 입력신호는 2개의 구성 ADC(이 예에서 ADC_1 및 ADC_2)에 할당되고, 제 2 아날로그 입력신호는 1개의 구성 ADC(이 예에서 ADC_3)에 할당된다.

도면의 상단에 시작하는, N=3 샘플앤홀드유닛에 대한 트리거링 신호들(S/H_TRIG_1, S/H_TRIG_2, S/H_TRIG_3)(611, 612, 613)이 도시되어 있다. 그런 후 N=3의 샘플앤홀드유닛에 대한 트리거링 신호들(ADC_TRIG_1, ADC_TRIG_2, ADC_TRIG_3)(621, 622, 623)과 대응하는 출력 타이밍들(ADC_OUT_l, ADC_OUT_2, ADC_OUT_3)(631 , 632, 633)을 따른다(도 4의 421, 422, 423과 비교). 마지막으로, L=2의 다중화된 출력신호들의 타이밍(SMPL_OUT_l, SMPL_OUT_2)(641, 642)이 도시되어 있다.

제 1 아날로그 입력신호는 제 1 및 제 2 처리경로들에 입력된다(도 4의 스위치(461 및 462)와 비교). 611 및 612로 나타낸 바와 같이, 제 1 아날로그 입력신호는 (각각 샘플레이트(R ₁ /N ₁ =R ₁ /2)를 적용한) 제 1 및 제 2 샘플앤홀드유닛들에 의해 번갈아 샘플화된다. 제 1 및 제 2 구성 ADC는 621 및 622로 도시된 바와 같이 각각의 샘플앤홀드유닛들과 연계해 트리거된다. 대시 화살표(614)는 제 1 샘플앤홀드유닛과 제 1 구성 ADC의 동작들 간의 관계를 도시한 것인 반면, 대시 화살표(615)는 제 2 샘플앤홀드유닛과 제 2 구성 ADC의 동작들 간의 관계를 도시한 것이다. 각각의 구성 ADC의 (분해능 Q ₁ 와 관련 있는) 지연주기가 지나면, 631 및 632로 나타낸 바와 같이 각 구성 ADC 트리거를 위해 각각의 출력이 제공된다. 대시 화살표(624)는 제 1 구성 ADC 지연을 나타내는 반면, 대시 화살표(625)는 제 2 구성 ADC 지연을 나타낸 것이다. 신호(641) 및 대시 화살표(634 및 635)는 샘플레이트(R ₁ )의 출력신호를 제공하기 위해 제 1 및 제 2 구성 ADC로부터 출력이 다중화된 것을 도시한 것이다.

제 2 아날로그 입력신호는 제 3 처리경로에 입력된다(도 4의 스위치(463)와 비교). 613으로 도시된 바와 같이, 제 2 아날로그 입력시호는 (각각 샘플레이트(R ₂ /N ₂ = R ₂ )를 적용한) 제 3 샘플앤홀드유닛에 의해 샘플화된다. 제 3 구성 ADC는 623으로 도시된 바와 같이 각각의 샘플앤홀드 유닛에 연계해 트리거된다. 대시 화살표(616)는 제 3 샘플앤홀드유닛과 제 3 구성 ADC 간의 관계를 도시한 것이다. 제 3 구성 ADC의 (분해능 Q ₂ 과 관련 있고 Q ₁ /2이도록 나타내질 수 있는) 지연주기가 지나면, 633으로 나타낸 바와 같이 각 구성 ADC 트리거에 대해 각각의 출력이 제공된다. 대시 화살표(626)는 제 3 구성 ADC 지연을 도시한 것이다. 신호(642) 및 대시 화살표(636)는 제 3 구성 ADC로부터 출력이 샘플레이트(R ₂ )의 출력신호를 직접 제공하는 것을 도시한 것이다(N ₂ =1이므로 다중화할 필요가 전혀 없다). 이 예에서, 642로 표시된 출력신호는 (더 긴 구성 ADC 지연을 받는) 641로 도시된 출력신호와 시간 정렬을 달성하기 위해 633으로 도시된 제 3 구성 ADC 출력에 비해 지연된다.

도 7은 몇몇 실시예에 따른 TI ADC 구조의 예시적인 이벤트들 간의 관계를 개략 도시한 타이밍도이다. 타이밍도는, 가령, 도 3의 구조와 같은 TI ADC에 관한 것일 수 있다. 이 예에서, N=3, L=2, R ₁ =2R ₂ , Q ₁ =Q ₂ , 및 N ₁ =2, N ₂ =1의 선택이 행해진다. 따라서, 제 1 아날로그 입력신호는 2개의 구성 ADC(이 예에서 ADC_1 및 ADC_2)에 할당되고, 제 2 아날로그 입력신호는 1개의 구성 ADC(이 예에서 ADC_3)에 할당된다.

도면의 상단에 시작하는, L=2의 샘플앤홀드유닛에 대한 트리거링 신호들(S/H_TRIG_1, S/H_TRIG_2)(701, 702)이 도시되어 있다(도 3의 311, 312, 313과 비교). 그런 후 L=2의 아날로그 입력신호를 N=3의 처리경로 신호 스트림, 트리거링 신호(ADC_TRIG_1, ADC_TRIG_2, ADC_TRIG_3)(721, 722, 723), 및 N=3의 샘플앤홀드유닛들에 대한 해당 출력 타이밍(ADC_OUT_l, ADC_OUT_2, ADC_OUT_3)(731, 732, 733)으로 분할을 위해 디멀티플렉서 컨트롤 신호(DE-MUX_1, DE-MUX_2, DE-MUX_3)(711, 712, 713)를 따른다(도 3의 321, 322, 323과 비교). 마지막으로, L=2의 다중화된 출력신호들의 타이밍(SMPL_OUT_l, SMPL_OUT_2)(741, 742)이 도시되어 있다.

제 1 아날로그 입력신호는 701로 나타낸 바와 같이 (샘플레이트(R ₁ )를 적용한) 제 1 샘플앤홀드유닛에 의해 샘플화된다. 샘플화된 신호는 711, 712 및 대시 화살표 704 및 705로 나타낸 바와 같이 샘플들을 제 1 및 제 2 출력으로 번갈아 전송하는 디멀티플렉서에 의해 (각각 샘플레이트 R ₁ /N ₁ =R ₁ /2를 갖는) 2개의 신호 스트림들로 나누어진다. 제 1 및 제 2 구성 ADC는 721 및 722로 나타낸 바와 같이 각각의 디멀티플렉서 출력과 연계해 트리거된다. 대시 화살표(714)는 제 1 디멀티플렉서 출력과 제 1 구성 ADC의 동작 간의 관계를 도시한 반면, 대시 화살표(715)는 제 2 디멀티플렉서 출력과 제 2 구성 ADC의 동작 간의 관계를 도시한 것이다. 각각의 구성 ADC의 지연주기가 지나면, 731 및 732로 나타낸 바와 같이 각 구성 ADC 트리거에 각각의 출력이 제공된다. 대시 화살표(724)는 제 1 구성 ADC 지연을 나타내는 반면 대시 화살표(725)는 제 2 구성 ADC 지연을 나타낸다. 신호(741) 및 대시 화살표(734 및 735)는 제 1 및 제 2 구성 ADC로부터 출력이 샘플레이트(R ₁ )의 출력신호를 제공하기 위해 다중화되는 것을 나타낸다.

702로 나타낸 바와 같이 (샘플레이트(R ₂ )를 적용한) 제 2 샘플앤홀드유닛에 의해 제 2 아날로그 입력신호가 샘플화된다. 샘플화된 신호는 713 및 대시 화살표(706)로 나타낸 바와 같이 직접 제 3 디멀티플렉서 출력에 보내진다. 제 3 구성 ADC는 723으로 나타낸 바와 같이 각각의 디멀티플렉서 출력과 연계해 트리거된다. 대시 화살표(716)는 제 3 디멀티플렉서 출력과 제 3 구성 ADC의 동작 간의 관계를 도시한 것이다. 제 3 구성 ADC의 지연주기가 지나면, 각각의 출력이 733으로 나타낸 바와 같이 각각의 구성 ADC 트리거에 제공된다. 대시 화살표(726)는 제 3 구성 ADC 지연을 나타낸다. 신호(742) 및 대시 화살표(736)는 제 3 구성 ADC로부터의 출력이 샘플레이트(R ₂ )의 출력신호를 직접 제공하는 것을 나타낸다(N ₂ =1이므로 다중화가 전혀 필요하지 않다).

도 8은 몇몇 실시예에 따른 TI ADC 구조의 예시적인 이벤트들 간의 관계를 개략 도시한 타이밍도이다. 타이밍도는, 가령, 도 3의 구조와 같은 TI ADC에 관한 것일 수 있다. 이 예에서, N=3, L=2, R ₁ =R ₂ , Q ₁ =2Q ₂ , 및 N ₁ =2, N ₂ =1의 선택이 행해진다. 따라서, 제 1 아날로그 입력신호는 2개의 구성 ADC(이 예에서 ADC_1 및 ADC_2)에 할당되고, 제 2 아날로그 입력신호는 1개의 구성 ADC(이 예에서 ADC_3)에 할당된다.

도면의 상단에 시작하는, L=2의 샘플앤홀드유닛에 대한 트리거링 신호들(S/H_TRIG_1, S/H_TRIG_2)(801, 802)가 도시되어 있다(도 3의 311, 312, 313과 비교). 그런 후 L=2의 아날로그 입력신호를 N=3의 처리경로 신호 스트림, 트리거링 신호(ADC_TRIG_1, ADC_TRIG_2, ADC_TRIG_3)(821, 822, 823), 및 N=3의 샘플앤홀드유닛들에 대한 해당 출력 타이밍(ADC_OUT_l, ADC_OUT_2, ADC_OUT_3)(831, 832, 833)으로 분할을 위해 디멀티플렉서 컨트롤 신호(DE-MUX_1, DE-MUX_2, DE-MUX_3)(811, 812, 813)를 따른다(도 3의 321, 322, 323과 비교). 마지막으로, L=2의 다중화된 출력신호들의 타이밍(SMPL_OUT_l, SMPL_OUT_2)(841, 842)이 도시되어 있다.

제 1 아날로그 입력신호는 801로 나타낸 바와 같이 (샘플레이트(R ₁ )를 적용한) 제 1 샘플앤홀드유닛에 의해 샘플화된다. 샘플화된 신호는 811, 812 및 대시 화살표 804 및 805로 나타낸 바와 같이 샘플들을 제 1 및 제 2 출력으로 번갈아 전송하는 디멀티플렉서에 의해 (샘플레이트 R ₁ /N ₁ =R ₁ /2를 각각 갖는) 2개의 신호 스트림들로 나누어진다. 제 1 및 제 2 구성 ADC는 821 및 822로 나타낸 바와 같이 각각의 디멀티플렉서 출력과 연계해 트리거된다. 대시 화살표(814)는 제 1 디멀티플렉서 출력과 제 1 구성 ADC의 동작 간의 관계를 도시한 반면, 대시 화살표(815)는 제 2 디멀티플렉서 출력과 제 2 구성 ADC의 동작 간의 관계를 도시한 것이다. 각각의 구성 ADC의 (분해능(Q ₁ )과 관련된) 지연주기가 지나면, 831 및 832로 나타낸 바와 같이 각 구성 ADC 트리거에 각각의 출력이 제공된다. 대시 화살표(824)는 제 1 구성 ADC 지연을 나타내는 반면 대시 화살표(825)는 제 2 구성 ADC 지연을 나타낸다. 신호(841) 및 대시 화살표(834 및 835)는 제 1 및 제 2 구성 ADC로부터 출력이 샘플레이트(R ₁ )의 출력신호를 제공하기 위해 다중화되는 것을 나타낸다.

802로 나타낸 바와 같이 (샘플레이트(R ₂ )를 적용한) 제 2 샘플앤홀드유닛에 의해 제 2 아날로그 입력신호가 샘플화된다. 샘플화된 신호는 813 및 대시 화살표(806)로 나타낸 바와 같이 (N ₂ =1이므로)직접 제 3 디멀티플렉서 출력에 보내진다. 제 3 구성 ADC는 823으로 나타낸 바와 같이 각각의 디멀티플렉서 출력과 연계해 트리거된다. 대시 화살표(816)는 제 3 디멀티플렉서 출력과 제 3 구성 ADC의 동작 간의 관계를 도시한 것이다. 제 3 구성 ADC의 (분해능 Q ₂ 과 관련 있고 Q ₁ /2인 것으로 볼 수 있는)지연주기가 지나면, 각각의 출력이 833으로 나타낸 바와 같이 각각의 구성 ADC 트리거에 제공된다. 대시 화살표(826)는 제 3 구성 ADC 지연을 나타낸다. 신호(842) 및 대시 화살표(836)는 제 3 구성 ADC로부터의 출력이 샘플레이트(R ₂ )의 출력신호를 직접 제공하는 것을 나타낸다(N ₂ =1이므로 다중화가 전혀 필요하지 않다). 이 예에서, 842로 나타낸 출력신호는 (더 긴 구성 ADC 지연을 받는) 841로 나타낸 출력신호와 시간 정렬을 달성하기 위해 833으로 나타낸 제 3 구성 ADC 출력에 비해 지연된다.

입력 신호 당 구성 ADC의 개수가 조절될 수 있기 때문에, (도 5 및 도 7에 또한 도시된 바와 같이) 구성 ADC 지연이 일정한 TI ADC 하드웨어가 최적으로 사용될 수 있거나, 적어도 최적에 가깝게 사용될 수 있음에 유의해야 한다. 마찬가지로(도 6 및 도 8에 또한 도시된 바와 같이), 입력 신호 당 구성 ADC의 개수가 조절될 수 있기 때문에, 가변 분해능(및 일정한 싸이클 시간)으로 인해 구성 ADC 지연이 변하는 TI ADC 하드웨어가 최적으로 사용될 수 있거나, 적어도 최적에 가깝게 사용될 수 있음에 유의해야 한다.

몇몇 실시예에 따르면, 본 명세서에 기술된 구성 ADC 정렬에 대한 동적 접근은 모든 구성 ADC들이 사용되어야 하지 않고 미사용된 구성 ADC는 가능하게는 저에너지 모드에 있을 수 있는 접근과 결합될 수 있다.

이런 접근의 일예는 유연한 디지털 출력신호의 샘플링 주파수 타임-인터리브 아날로그-디지털 컨버터가 특정한 고정된 클록 주파수에 대해 설계된 구성 아날로그-디지털 컨버터를 포함할 때이다. 이런 예에서, 구성 ADC는 대표적으로 구성 ADC의 디자인과 하드웨어 구현과 관련된 고정된 클록주기를 갖는 아날로그-디지털 컨버터 동작 클록신호(ADC 클록)에 의해 클록되고, TI ADC의 다른 부분들(가령, 샘플앤홀드유닛)은 샘플 클록을 기초로 클록되며 샘플 클록의 주기는 대표적으로 유연한 샘플레이트를 기초로 한다. 융통성은 사용시 현재 샘플레이트에 대해 중복된 처리 경로들이 저에너지 모드로 설정될 수 있는 것으로 나타날 수 있다.

샘플링레이트로부터 ADC 클록의 디커플링은 적어도 구성 ADC로부터 출력 샘플들이 비등거리이게 할 수 있다. 출력 샘플들은 샘플 클록을 기초로 적절히 재정렬될 수 있어 등거리 샘플과 소정의 샘플레이트로 최종의 디지털 신호를 발생한다.

따라서, 컨트롤러(가령, 도 3 및 도 4의 340,440)는 N개의 구성 ADC 중에 어떤 것이 그리고 얼마나 많이 사용되어야 하는지(및 다른 것들은 저에너지 모드로 두어야 하는지) 뿐만 아니라 디지털 출력신호가 등거리 샘플링을 갖도록 신호의 시간 정렬의 관리를 선택하도록 더 형성될 수 있다.

상술한 실시예들과 이들의 등가물은 소프트웨어 또는 하드웨어 또는 이들의 조합으로 구현될 수 있다. 이들은 디지털 신호 프로세서(DSP), 중앙처리장치(CPU), 코프로세서 유닛, FPGA(Field-Programmable Gate Arrays) 또는 다른 프로그램가능한 하드웨어와 같은 통신장치와 관련되거나 일체로 된 범용회로에 의해, 또는 가령 ASIC(Application-Specific Integrated Circuits)와 같은 특수회로에 의해 수행될 수 있다. 이런 모든 형태는 본 발명의 범위 내에 있는 것으로 의도되어 있다.

실시예들은 실시예들 중 어느 하나에 따른 회로/논리를 구비하거나 방법을 수행하는 전자기기 내에 나타날 수 있다. 전자기기는 가령 아날로그 프론트-엔드, 통신장치, 멀티미디어 장치, 오디오/비디오 레코더 등일 수 있다.

몇몇 실시예에 따르면, 컴퓨터 프로그램 제품은 가령, 도 9의 CD-ROM(900)으로 나타낸 바와 같이 디스켓 또는 CD-ROM과 같은 컴퓨터 판독가능매체를 구비한다. 컴퓨터 판독가능 매체는 프로그램 명령어를 포함한 컴퓨터 프로그램에 저장될 수 있다. 컴퓨터 프로그램은 가령 장치(910)에 포함될 수 있는 데이터처리장치(930)에 로드될 수 있다. 데이터처리장치(930)에 로드될 경우, 컴퓨터 프로그램은 데이터처리장치(930)에 연결되거나 일체로 형성된 메모리(920)에 저장될 수 있다. 몇몇 실시예에 따르면, 컴퓨터 프로그램은 데이터처리장치에 로드되어 실행될 경우 데이터처리장치가 가령 도 1 및 도 2에 도시된 방법에 따른 방법 단계들을 실행하게 할 수 있다.

다양한 실시예들을 본 명세서에 참조하였다. 그러나, 당업자는 특허청구범위내에 여전히 있는 기술된 실시예들에 대해 많은 변형들을 알 것이다. 예컨대, 본 명세서에 기술된 방법 실시예들은 소정의 순서대로 수행되는 방법 단계들을 통한 예시적인 방법들을 기술하고 있다. 그러나, 이들 이벤트 순서는 특허청구범위로부터 벗어남이 없이 또 다른 순서로 발생할 수 있음이 인식된다. 더욱이, 몇몇 방법 단계들은 순서대로 또는 역순으로 수행되는 것으로 기술되었더라도 동시에 수행될 수 있다.

동일한 방식으로, 실시예들의 설명에서, 기능 블록들을 특정 유닛들로의 분할은 결코 제한이 아님에 유의해야 한다. 반대로, 이들 분할은 단지 예이다. 하나의 유닛으로서 본 명세서에 기술된 기능 블록들은 2 이상의 유닛들로 분할될 수 있다. 동일한 방식으로, 2 이상의 유닛들로서 본 명세서에 구현되는 것으로 기술된 기능 블록들은 특허청구범위로부터 벗어남이 없이 단일 유닛으로 구현될 수 있다. 예컨대, 컨트롤러(340,440)는 여러 유닛들로 구현될 수 있다.

따라서, 상술한 실시예들의 상세 내용은 단지 예시용도이며 결코 제한이 아님을 알아야 한다. 대신, 특허청구범위내에 있는 모든 변형들은 본 명세서에 포함되는 것으로 의도되어 있다.