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축차근사형 아날로그-디지털 변환 장치 및 그 아날로그-디지털 변환 방법 {Successive approximation analog-to-digital converter and method for analog-to-digital converting thereof}
본 발명은 축차근사형 아날로그-디지털 변환 장치 및 그 아날로그-디지털 변환 방법에 관한 것이다.
이미지 센서(image sensor)는 광학 영상을 전기 신호로 변환시키는 소자이다. 최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임 기기, 경비용 카메라, 의료용 마이크로 카메라, 로보트 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대되고 있다.
본 발명이 해결하려는 과제는, 하나의 입력 신호를 여러 번 샘플링하여, 화소의 랜덤 노이즈를 감소시키면서도, 해상도를 증가시킬 수 있는 축차근사형 아날로그-디지털 변환 장치를 제공하는 것이다. 본 발명이 해결하려는 다른 과제는, 하나의 입력 신호를 여러 번 샘플링하여, 화소의 랜덤 노이즈를 감소시키면서도, 해상도를 증가시킬 수 있는 축차근사형 아날로그-디지털 변환 방법을 제공하는 것이다. 본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 축차근사형 아날로그-디지털 변환 장치의 일 실시예는, 외부로부터 기준 전압을 제공받아 분해하는 N(N은 2이상인 자연수)비트 디지털-아날로그 변환부 및 N비트 디지털-아날로그 변환부의 출력과 공통 모드 전압을 비교하는 비교부를 포함하고, N비트 디지털-아날로그 변환부는, 기준 전압을 제공받아 분해하는 분해 캐패시터와 쉬프트 전압을 제공받는 더미 캐패시터를 포함하고, 입력 전압이 샘플링 될 때마다, 쉬프트 전압은 제1 전압에서 제2 전압으로 변환되고, 제2 전압은 제1 전압과 미리 결정된 크기만큼 차이가 나고, 입력 전압은, 기준 전압과의 비교 과정을 통해 2^M(M은 자연수)번 오버샘플링된다. 상기 분해 캐패시터는 N개의 분해 캐패시터를 포함하고, 미리 결정된 크기는, 기준 전압의 크기를 2^M으로 나눈 크기일 수 있다. 상기 N비트 디지털-아날로그 변환부는 복수의 멀티플렉서를 더 포함하고, 복수의 멀티플렉서는, 더미 캐패시터와 연결된 제1 멀티플렉서와, N개의 분해 캐패시터 각각과 연결된 제2 내지 제N+1 멀티플렉서를 포함할 수 있다. 상기 쉬프트 전압은, 2^M개의 쉬프트 전압을 포함하고, 제1 멀티플렉서는, 2^M개의 쉬프트 전압 중 하나를 선택하여, 더미 캐패시터로 제공할 수 있다. 상기 비교부의 출력을 최상위비트부터 순차적으로 저장하는 레지스터부를 더 포함할 수 있다. 상기 레지스터부는, N개의 레지스터를 포함하고, N개의 레지스터 각각은, 제2 내지 제N+1 멀티플렉서와 연결될 수 있다. 상기 N비트 디지털-아날로그 변환부는, 분해 캐패시터 사이에 위치하여, N개의 분해 캐패시터를 두 그룹으로 분할시키는 분할 캐패시터를 더 포함할 수 있다. 상기 N개의 분해 캐패시터는, 기준 전압의 크기를 서로 다른 크기를 가지는 N개의 오프셋 전압으로 분해할 수 있다. 상기 N개의 오프셋 전압은, 기준 전압의 크기를 2로 나눈 크기의 오프셋 전압부터 기준 전압의 크기를 2^N으로 나눈 크기의 오프셋 전압까지 1/2배씩 단계적으로 감소하는 N개의 오프셋 전압을 포함할 수 있다. 상기 N개의 분해 캐패시터 중 최상위비트에 대응하는 분해 캐패시터가 기준 전압을 제공받는 경우, 기준 전압의 크기를 2로 나눈 크기의 오프셋 전압이 인가될 수 있다. 상기 비교부는, 분해 캐패시터로부터 오프셋 전압을 제공받아, 공통 모드 전압과 크기를 비교할 수 있다. 상기 비교부는, 오프셋 전압이 공통 모드 전압보다 큰 경우 0을 출력하고, 오프셋 전압이 공통 모드 전압보다 작은 경우, 1을 출력할 수 있다. 상기 분해 캐패시터와 더미 캐패시터는 각각, 입력전압을 제공받을 수 있다. 상기 분해 캐패시터는 N/2개의 분해 캐패시터를 포함하고, 미리 결정된 크기는, 기준 전압의 크기를 2^(N/2+M)으로 나눈 크기이고, N은 2의 배수인 정수를 포함할 수 있다. 상기 기준 전압은, 입력 전압의 상위 N/2비트를 결정시 N/2개의 분해 캐패시터로 제공되는 제1 기준 전압과, 입력 전압의 하위 N/2비트를 결정시 N/2개의 분해 캐패시터로 제공되고, 제1 기준 전압과 다른 제2 기준 전압을 포함할 수 있다. 상기 기준 전압은, 입력 전압의 상위 N/2비트를 결정시 N/2개의 분해 캐패시터로 제공되는 제1 기준 전압과, 입력 전압의 하위 N/2비트를 결정시 N/2개의 분해 캐패시터로 제공되고, 제1 기준 전압과 다른 제2 기준 전압을 포함할 수 있다. 상기 비교부의 비교 작업 결과, 입력 전압의 상위 N/2비트 중 하나가 0으로 결정된 경우, 0에 해당하는 분해 캐패시터에는, 입력 전압의 하위 N/2비트 결정시, 제2 바텀 기준 전압이 인가될 수 있다. 상기 비교부의 비교 작업 결과, 입력 전압의 상위 N/2비트 중 하나가 1로 결정된 경우, 1에 해당하는 분해 캐패시터에는, 입력 전압의 하위 N/2비트 결정시, 제2 탑 기준 전압이 인가될 수 있다. 상기 다른 과제를 해결하기 위한 본 발명의 축차근사형 아날로그-디지털 변환 방법의 일 실시예는, 입력 전압을 N(N은 2 이상인 자연수) 비트 아날로그-디지털 변환기로 제공하고, 입력 전압을 샘플링 할 때마다 기준 전압을 미리 결정된 크기만큼 쉬프트하여, N 비트 아날로그-디지털 변환기로 제공하고, 쉬프트된 기준 전압 각각에 기초하여, 입력 전압을 2^M(M은 자연수)번 아날로그-디지털 변환하는 것을 포함하고, 미리 결정된 크기는, 기준 전압의 크기를 2^M으로 나눈 크기이다. 상기 N 비트 아날로그-디지털 변환기는, 기준 전압을 분해하는 N개의 분해 캐패시터를 포함할 수 있다. 상기 N개의 분해 캐패시터는, 기준 전압의 크기를 서로 다른 크기의 N개의 오프셋 전압으로 분해할 수 있다. 상기 쉬프트된 기준 전압 각각에 기초하여, 입력 전압을 2^M번 아날로그-디지털 변환한 결과에 따른 (N+M) 비트의 디지털 코드를 생성하는 것을 더 포함할 수 있다. 상기 다른 과제를 해결하기 위한 본 발명의 축차근사형 아날로그-디지털 변환 방법의 다른 실시예는, 입력 전압을 N(N은 2의 배수인 정수) 비트 아날로그-디지털 변환기로 제공하고, 입력 전압을 샘플링 할 때마다 기준 전압을 미리 결정된 크기만큼 쉬프트하여, N 비트 아날로그-디지털 변환기로 제공하고, 쉬프트된 기준 전압 각각에 기초하여, 입력 전압을 2^M번 아날로그-디지털 변환하는 것을 포함하고, 미리 결정된 크기는, 기준 전압의 크기를 2^(N/2+M)(M은 자연수)으로 나눈 크기이고, 기준 전압은, 입력 전압의 상위 N/2비트를 결정시 N 비트 아날로그-디지털 변환기로 제공되는 제1 기준 전압과, 입력 전압의 하위 N/2비트를 결정시 N 비트 아날로그-디지털 변환기로 제공되고, 제1 기준 전압과 다른 제2 기준 전압을 포함한다. 상기 제2 기준 전압은, 제1 기준 전압보다 제1 기준 전압의 크기를 2^(N/2)으로 나눈 크기만큼 클 수 있다. 본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 이미지 센서를 설명하기 위한 블록도이다.
도 2는 도 1의 축차근사형 아날로그-디지털 변환 장치의 제1 실시예를 설명하기 위한 블록도이다.
도 3은 도 2의 쉬프트 전압을 설명하기 위한 개략도이다.
도 4는 도 1의 축차근사형 아날로그-디지털 변환 장치의 타이밍 다이어그램을 도시한 도면이다.
도 5는 도 4의 1번 구간에서의 클럭에 따른 샘플링을 설명하기 위한 도면이다.
도 6은 도 1의 축차근사형 아날로그-디지털 변환 장치의 제2 실시예를 설명하기 위한 블록도이다.
도 7은 도 1의 축차근사형 아날로그-디지털 변환 장치의 제3 실시예를 설명하기 위한 블록도이다.
도 8은 도 7의 쉬프트 전압을 설명하기 위한 개략도이다.
도 9는 도 7의 축차근사형 아날로그-디지털 변환 장치의 타이밍 다이어그램을 도시한 도면이다.
도 10은 도 9의 1번 구간에서의 클럭에 따른 샘플링을 설명하기 위한 도면이다.
도 11은 도 1의 축차근사형 아날로그-디지털 변환 장치의 제4 실시예를 설명하기 위한 블록도이다.
도 12는 본 발명의 이미지 센서 예컨대, 이미지 센서를 디지털 카메라에 응용한 예를 나타내는 블록도이다.
도 13은 본 발명의 이미지 센서 예컨대, 이미지 센서를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 14는 도 12의 컴퓨팅 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. 비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다. 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다. 이하에서는, 도 1을 참조하여, 본 발명의 일 실시예에 따른 이미지 센서를 설명하도록 한다. 도 1은 본 발명의 일 실시예에 따른 이미지 센서를 설명하기 위한 블록도이다. 도 1을 참조하면, 본 발명의 일 실시예에 따른 이미지 센서(1)는, 픽셀 어레이(PIXEL ARRAY)(110), 로우 드라이버(ROW DRIVER)(104), 컬럼 드라이버(COLUMN DRIVER)(108) 제어 모듈(CONTROL MODULE)(112), 디지털 상관 이중 샘플링 모듈(DIGITAL CORRELATED DOUBLE SAMPLING MODULE)(124), 이미지 프로세서(IMAGE PROCESSOR)(122)를 포함한다. 픽셀 어레이(110)는 기결정된 수의 로우/컬럼(row/column)으로 배열된 복수개의 픽셀을 가진다. 구체적으로, 픽셀 어레이(110)의 로우에 위치한 픽셀들은 로우 선택 라인에 의해 동시에 켜지고, 각 컬럼의 픽셀 시그널들은 컬럼 선택 라인에 의해 출력 라인으로 선택적으로 제공될 수 있다. 복수의 로우/컬럼 선택 라인들은 전체 픽셀 어레이(110)를 위해 제공될 수 있다. 로우 드라이버(104)는 로우 어드레스 디코더(ROW ADDRESS DECODER)(102)에 응하여 로우 라인들을 선택적으로 활성화시킨다. 또한 컬럼 드라이버(108)는 컬럼 어드레스 디코더(COLUMN ADDRESS DECODER)(106)에 응하여 컬럼 선택 라인들을 선택적으로 활성화시킨다. 따라서, 로우/컬럼 어드레스는 픽셀 어레이(110)의 각 픽셀들로 제공될 수 있다. 제어 모듈(112)은 픽셀 판독을 위해 적절한 로우/컬럼 선택 라인들을 선택하는 로우 어드레스 디코더(102) 및 컬럼 어드레스 디코더(106)를 제어한다. 구체적으로, 제어 모듈(112)은 선택된 로우/컬럼 선택 라인들의 각 드라이브 트랜지스터로 드라이빙 전압을 가하는 로우 드라이버(104)와 컬럼 드라이버(108)를 제어할 수 있다. 디지털 상관 이중 샘플링 모듈(124)은 픽셀 어레이(110)의 각 컬럼의 선택된 픽셀들에 대한 픽셀 리셋 신호와 픽셀 이미지 신호를 이용하여 디지털 상관 이중 샘플링 공정을 수행한다. 디지털 상관 이중 샘플링 모듈(124)은 S/H(sample and hold) 모듈(114), 증폭기(AMP) 모듈(116), 축차근사형 아날로그-디지털 변환 장치(SA-ADC; successive approximation analog-to-digital converter) 모듈(118) 및 연산 메모리(ARITHMETIC MEMORY) 모듈(120)을 포함할 수 있다. S/H 모듈(114)은 컬럼 드라이버(108)와 관련되고, n개의 S/H 장치를 포함할 수 있다. 또한 각 S/H 장치는 픽셀 어레이(110)의 선택된 픽셀들을 위해 픽셀 리셋 신호 및 픽셀 이미지 신호를 샘플(sample) 및 홀드(hold)할 수 있다. 여기에서, n은 정수를 포함할 수 있고, 컬럼들의 수 또는 그 일부를 표현할 수 있다. 증폭기 모듈(116)은 n개의 증폭기들을 포함하고, 샘플 및 홀드된 픽셀 리셋 신호 및 픽셀 이미지 신호를 증폭시킬 수 있다. 축차근사형 아날로그-디지털 변환 장치 모듈(118)은 n개의 축차근사형 아날로그-디지털 변환 장치를 포함하고, 각각의 축차근사형 아날로그-디지털 변환 장치는 증폭된 픽셀 리셋 신호와 픽셀 이미지 신호를 디지털 신호로 변환할 수 있다. 축차근사형 아날로그-디지털 변환 장치에 대한 구체적인 설명은 후술하도록 한다. 연산 메모리 모듈(120)은 n개의 연산 메모리 장치(Arithmetic memory)들을 포함하고, 각각의 연산 메모리 장치(Arithmetic memory)는, MSB 우선 계산(Most-significant-bit-first calculation)을 이용하여 디지털 픽셀 리셋 신호와 디지털 픽셀 이미지 신호 간의 차를 효과적으로 구하여, 디지털 차이 신호를 발생시킬 수 있다. 여기에서, MSB 우선 계산은 이진수 연산을 포함하는 덧셈 또는 뺄셈 연산을 포함할 수 있다. 이미지 프로세서(122)는 연산 메모리 모듈(120)로부터 제공받은 디지털 차이 신호를 처리하여, 픽셀 어레이(110)의 복수의 픽셀들에 의해 캡쳐된 이미지의 출력 이미지 컬러 리프로덕션(output image color reproduction)을 제공한다. 구체적으로, 이미지 프로세서(122)는 다양한 동작을 수행하고, 이러한 다양한 동작은 예를 들어, 위치상 이득 조절(positional gain adjustment), 결함 수정, 노이즈 감소, 옵티컬 크로스톡 감소(optical crosstalk reduction), 디모자익(demosaicing), 리사이징(resizing), 샤프닝(sharpening) 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 이하에서는, 도 2 내지 도 5를 참조하여, 도 1의 축차근사형 아날로그-디지털 변환 장치의 제1 실시예에 대해 설명하도록 한다. 도 2는 도 1의 축차근사형 아날로그-디지털 변환 장치의 제1 실시예를 설명하기 위한 블록도이다. 도 3은 도 2의 쉬프트 전압을 설명하기 위한 개략도이다. 도 4는 도 1의 축차근사형 아날로그-디지털 변환 장치의 타이밍 다이어그램을 도시한 도면이다. 도 5는 도 4의 1번 구간에서의 클럭에 따른 샘플링을 설명하기 위한 도면이다. 먼저, 도 2를 참조하면, 축차근사형 아날로그-디지털 변환 장치의 제1 실시예(118a_1)는 N(N은 2이상인 자연수)비트 디지털-아날로그 변환부(300), 비교부(CMP)(320), 레지스터부(340)을 포함할 수 있다. 구체적으로, N비트 디지털-아날로그 변환부(300)는, 외부로부터 기준 전압을 제공받아 분해할 수 있고, N비트 디지털-아날로그 변환부(300)의 출력은, 비교부(320)로 제공될 수 있다. 또한 N비트 디지털-아날로그 변환부(300)는 기준 전압(VREF_BOT, VREF_TOP)과 입력 전압(Vin)을 제공받는 분해 캐패시터(DV-C_1~DV-C_N), 입력 전압(Vin)과 쉬프트 전압(VREF_SF)을 제공받는 더미 캐패시터(DM-C), 분해 캐패시터(DV-C) 및 더미 캐패시터(DM-C)와 연결된 복수의 멀티플렉서(MUX1~MUXN+1)를 포함할 수 있다. 여기에서, 기준 전압은 바텀 기준 전압(VREF_BOT)과 탑 기준 전압(VREF_TOP)을 포함할 수 있고, 기준 전압의 크기는, 탑 기준 전압(VREF_TOP)과 바텀 기준 전압(VREF_BOT) 간의 차이에 해당하는 크기일 수 있다. 이러한 바텀 기준 전압(VREF_BOT)과 탑 기준 전압(VREF_TOP)은 분해 캐패시터(DV-C)로 제공되는바, 이에 대한 구체적인 설명은 후술하도록 한다. 쉬프트 전압(VREF_SF)은 기준 전압을 일정 비율로 나눈 만큼 입력 전압(Vin)의 샘플링시 변환될 수 있다. 여기에서, 입력 전압(Vin)을 샘플링하는 횟수가 2^M(M은 자연수)인 경우, 일정 비율 역시 2^M을 포함할 수 있다. 또한 입력 전압(Vin)을 샘플링하는 횟수가 2^M(M은 자연수)인 경우, 쉬프트 전압(VREF_SF)은 2^M개의 쉬프트 전압을 포함할 수 있다. 여기에서, 입력 전압(Vin)을 샘플링하는 횟수가 2^M(M은 자연수)이라는 것은, 축차근사형 아날로그-디지털 변환 장치의 제1 실시예(118a_1)가 입력 전압(Vin)을 N+M비트의 디지털 신호로 출력한다는 것을 의미한다. 즉, N비트의 디지털 신호를 M비트만큼 증가시켜, N+M비트의 디지털 신호로 구현한다는 것을 의미한다. 도 3을 참조하면, 제1 멀티플렉서(MUX1)는 다수의 쉬프트 전압 중 더미 캐패시터(DM-C)로 제공하는 쉬프트 전압(VREF_SF)을 선택할 수 있다. 구체적으로, 제1 멀티플렉서(MUX1)는, 입력 전압(Vin)을 샘플링하는 횟수가 2^M(M은 자연수)인 경우, 2^M개의 쉬프트 전압 중 하나를 선택하여, 더미 캐패시터(DM-C)로 제공할 수 있다. 예를 들어, 입력 전압(Vin)의 첫 샘플링시, 쉬프트 전압(VREF_SF)으로 바텀 기준 전압(VREF_BOT)을 제공받을 수 있고, 다음 샘플링시에는, 바텀 기준 전압(VREF_BOT)보다 (탑 기준 전압-바텀 기준 전압)/2^M만큼 큰 전압을 쉬프트 전압(VREF_SF)으로 제공할 수 있다. 또한 그 다음 샘플링시에는, 바텀 기준 전압(VREF_BOT)보다 (2*(탑 기준 전압-바텀 기준 전압))/2^M만큼 큰 전압을 쉬프트 전압(VREF_SF)으로 제공할 수 있다. 즉, 제1 멀티플렉서(MUX1)는 선택한 쉬프트 전압(VREF_SF)을 전달 장치(400)로 제공하고, 전달 장치(400)는 쉬프트 전압(VREF_SF)을 더미 캐패시터(DM-C)로 전달할 수 있다. 이하에서는, 탑 기준 전압-바텀 기준 전압을 기준 전압의 크기(VF)라 칭한다. 다시, 도 2를 참조하면, 분해 캐패시터(DV-C)는 N개의 분해 캐패시터(DV-C_1~DV-C_N)를 포함할 수 있고, N개의 분해 캐패시터(DV-C_1~DV-C_N)는, 기준 전압의 크기(VF)를 서로 다른 N개의 오프셋 전압으로 분해할 수 있다. 또한 N개의 분해 캐패시터(DV-C_1~DV-C_N)는 기준 전압(VREF_BOT, VREF_TOP)을 분해하여, 비교부(320)로 오프셋 전압을 제공할 수 있다. 구체적으로, N개의 오프셋 전압은, 기준 전압의 크기(VF)를 2로 나눈 크기의 오프셋 전압부터 기준 전압의 크기(VF)를 2^N으로 나눈 크기의 오프셋 전압까지 1/2배씩 단계적으로 감소하는 N개의 오프셋 전압을 포함할 수 있다. 또한 N개의 분해 캐패시터(DV-C_1~DV-C_N) 중 최상위비트에 대응하는 분해 캐패시터, 즉, 예를 들어, 제N 분해 캐패시터(DV-C_N)가 기준 전압(VREF_BOT, VREF_TOP)을 제공받는 경우, 기준 전압의 크기(VF)를 2로 나눈 크기의 오프셋 전압이 제N 분해 캐패시터(DV-C_N)에 인가될 수 있다. 또한 최상위비트의 다음 비트에 대응하는 분해 캐패시터, 즉, 예를 들어, 제N-1 분해 캐패시터(DV-C_N-1)가 기준 전압(VREF_BOT, VREF_TOP)을 제공받는 경우, 기준 전압의 크기(VF)를 2^2로 나눈 크기의 오프셋 전압이 제N-1 분해 캐패시터(DV-C_N-1)에 인가될 수 있다. 물론 최하위비트에 대응하는 분해 캐패시터, 즉, 예를 들어, 제1 분해 캐패시터(DV-C_1)가 기준 전압 (VREF_BOT, VREF_TOP)을 제공받는 경우, 기준 전압의 크기(VF)를 2^N으로 나눈 크기의 오프셋 전압이 제1 분해 캐패시터(DV-C_1)에 인가될 수 있다. 기준 전압 (VREF_BOT, VREF_TOP)이 분해 캐패시터(DV-C)로 제공되어 분해된 후, 비교부(320)로 제공되는 과정에 대한 구체적인 설명은 후술하도록 한다. 더미 캐패시터(DM-C)는 쉬프트 전압(VREF_SF)을 제공받을 수 있고, 단일한 개수로써, 최하위비트와 동일한 용량의 캐패시터를 포함할 수 있다. 구체적으로, 더미 캐패시터(DM-C)는 입력 전압(Vin)의 샘플링시마다, 기준 전압의 크기(VF)를 2^M으로 나눈 크기만큼 쉬프트된 쉬프트 전압(VREF_SF)을 제공받음으로써, N비트 디지털-아날로그 변환부(300)의 N개의 분해 캐패시터(DV-C_1~DV-C_N)가 전체적으로, 최하위비트만큼 오프셋되는 효과를 줄 수 있다. 또한 매 샘플링시마다, 최하위비트와 동일한 용량의 더미 캐패시터(DM-C)에만 변환된 쉬프트 전압(VREF_SF)을 인가해주면 되기에, 입력 전압(Vin)의 샘플링동안 충분히 더미 캐패시터(DM-C)를 셋틀링(settling)시킬 수 있다. 복수의 멀티플렉서(MUX1~MUXN+1)는, 더미 캐패시터(DM-C)와 연결된 제1 멀티플렉서(MUX1)와, N개의 분해 캐패시터(DV-C_1~DV-C_N) 각각과 연결된 제2 멀티플렉서 내지 제N+1 멀티플렉서(MUX2~MUXN+1)를 포함할 수 있다. 구체적으로, 복수의 멀티플렉서(MUX1~MUXN+1) 중 제2 멀티플렉서 내지 제N+1 멀티플렉서(MUX2~MUXN+1)는, N개의 레지스터(L1~LN)와 각각 연결되고, 기준 전압(VREF_BOT, VREF_TOP)과 입력 전압(Vin)을 제공받아, N개의 분해 캐패시터(DV-C_1~DV-C_N)로 제공할 수 있다. 또한 복수의 멀티플렉서(MUX1~MUXN+1) 중 제1 멀티플렉서(MUX1)는 입력 전압(Vin)과 쉬프트 전압(VREF_SF)을 인가받아 더미 캐패시터(DM-C)로 제공할 수 있고, 샘플링 시작 신호(Ssamp)를 인가받아, 샘플링 시마다, 이전 쉬프트 전압(VREF_SF)과 다른 쉬프트 전압(VREF_SF)을 제1 멀티플렉서(MUX1)로 제공할 수 있다. 비교부(320)는 N비트 디지털-아날로그 변환부(300)의 출력과 아날로그-디지털 변환 대상인 입력 전압(Vin)을 비교한다. 구체적으로, 비교부(320)는 N비트 디지털-아날로그 변환부(300)의 출력 즉, 오프셋 전압과 공통 모드 전압(Vcm) 단자(310)로부터 제공받은 입력 전압(Vin)을 비교할 수 있다. 비교부(320)는 오프셋 전압이 입력 전압(Vin)보다 큰 경우 0을 출력하고, 오프셋 전압이 입력 전압(Vin)보다 작은 경우 1을 출력할 수 있다. 또한 출력된 값은 레지스터부(340)의 각 레지스터로 최상위비트부터 저장될 수 있다. 레지스터부(340)는 N개의 레지스터를 포함한다. 구체적으로, 레지스터부(340)는 N개의 레지스터(L1~LN)를 포함할 수 있고, N개의 레지스터(L1~LN) 각각은 제2 멀티플렉서 내지 제N+1 멀티플렉서(MUX2~MUXN+1)와 연결될 수 있다. 또한 N개의 레지스터(L1~LN) 각각은 비교부(320)의 출력을 제공받아, 제N 레지스터(LN)부터 제1 레지스터(L1) 순으로 순차적으로 0 또는 1이 저장될 수 있고, 각각의 레지스터에 저장되는 값이 무엇이냐에 따라, 각각의 분해 캐패시터에 최종적으로 저장되는 오프셋 전압의 크기가 결정될 수 있다. 예를 들어, 제N 레지스터(LN)에 1이 저장되는 경우, 제N+1 멀티플렉서(MUXN+1)는, 제N 레지스터(LN)에 1이 저장되었다는 신호를 인가받아, 제N 분해 캐패시터(DV-C_N)에 최종적으로 탑 기준 전압(VREF_TOP)을 인가할 수 있다. 반대로, 제N 레지스터(LN)에 0이 저장되는 경우, 제N+1 멀티플렉서(MUXN+1)는, 제N 레지스터(LN)에 0이 저장되었다는 신호를 인가받아, 제N 분해 캐패시터(DV-C_N)에 최종적으로 바텀 기준 전압(VREF_BOT)을 인가할 수 있다. 또한 각각의 레지스터에는 1비트가 저장될 수 있다. 도 2 및 도 4를 참조하면, 축차근사형 아날로그-디지털 변환 장치의 제1 실시예의 타이밍 다이어그램도 도시되어 있다. 도 4에 대해 설명하기에 앞서서, 도 4의 타이밍 다이어그램은 입력 전압(Vin)이 4번 오버샘플링되는 것을 가정하여 설명하도록 한다. 물론 본 발명에서 오버샘플링 횟수가 4번으로 한정되는 것은 아니다. 먼저, 도 1의 픽셀 어레이(110) 중 1개의 픽셀을 선택하는, 픽셀 선택 신호(pSEL)가 하이 상태(high state)가 된다. 그 후, 선택된 픽셀의 리셋 신호가 축차근사형 아날로그-디지털 변환 장치의 제1 실시예(118a_1)로 인가되도록 하는 리셋 인가 신호(pRST)가 하이 상태(high state)가 될 수 있다. 리셋 인가 신호(pRST)가 하이 상태가 되어, 리셋 신호가 축차근사형 아날로그-디지털 변환 장치의 제1 실시예(118a_1)로 인가된 후 다시 리셋 인가 신호(pRST)가 로우 상태가 되면, 샘플링 시작 신호(Ssamp)가 하이 상태가 되면서, 입력 전압(Vin)(즉, 리셋 신호)의 샘플링이 시작될 수 있다. 또한, 샘플링 시작 신호(Ssamp)가 하이 상태가 되면, 더미 캐패시터(DM-C)로 입력 전압(Vin) 이 제공될 수 있다. 샘플링 시작 신호(Ssamp)가 하이 상태에서 로우 상태(low state)가 되면, 다시 하이 상태가 되기 전까지 더미 캐패시터(DM-C)로 쉬프트 전압(VREF_SF)이 제공될 수 있다. 또한 샘플링 시작 신호(Ssamp)가 하이 상태가 되면, 더미 캐패시터(DM-C)로 이전 쉬프트 전압(VREF_SF)과 다른 쉬프트 전압(VREF_SF)이 제공될 수 있다. 이러한 과정이 4번 반복되어, 리셋 신호를 4번 오버샘플링하게 되는 것이다. 그 후, 이미지 인가 신호(pTG)가 하이 상태가 되어, 이미지 신호가 축차근사형 아날로그-디지털 변환 장치의 제1 실시예(118a_1)로 인가된 후 다시 이미지 인가 신호(pTG)가 로우 상태가 되면, 샘플링 시작 신호(Ssamp)가 하이 상태가 되면서, 입력 전압(Vin)(즉, 이미지 신호)의 샘플링이 시작될 수 있다. 또한, 샘플링 시작 신호(Ssamp)가 하이 상태가 되면, 더미 캐패시터(DM-C)로 입력 전압(Vin)이 제공될 수 있다. 샘플링 시작 신호(Ssamp)가 하이 상태에서 로우 상태가 되면, 다시 하이 상태가 되기 전까지 더미 캐패시터(DM-C)로 쉬프트 전압(VREF_SF)이 제공될 수 있다. 또한 샘플링 시작 신호(Ssamp)가 하이 상태가 되면, 더미 캐패시터(DM-C)로 이전 쉬프트 전압(VREF_SF)과 다른 쉬프트 전압(VREF_SF)이 제공될 수 있다. 이러한 과정이 4번 반복되어, 이미지 신호를 4번 오버샘플링하게 되는 것이다. 여기에서, 리셋 신호를 4번 오버샘플링할 때, 쉬프트 전압(VREF_SF)은, 바텀 기준 전압(VREF_BOT)에서부터 기준 전압의 크기(VF)/4만큼씩 3번 쉬프트되며 증가하였다는 것을 알 수 있다. 또한 이미지 신호를 4번 오버샘플링할 때 쉬프트 전압(VREF_SF)은, 처음 이미지 신호의 샘플링시에는 이전의 쉬프트 전압(VREF_SF)으로 그대로 제공되고, 다음 샘플링부터는 기준 전압의 크기(VF)/4만큼씩 3번 쉬프트되며 감소하였다는 것을 알 수 있다. 따라서, 이미지 신호를 4번째 샘플링할 때에는 쉬프트 전압(VREF_SF)으로 바텀 기준 전압(VREF_BOT)이 제공되었음을 알 수 있다. 즉, 쉬프트 전압(VREF_SF)은 리셋 신호를 오버샘플링시 계속 증가하고, 이미지 신호를 오버샘플링시 계속 감소할 수 있으나, 이에 한정되는 것은 아니다. 즉, 쉬프트 전압(VREF_SF)은 리셋 신호와 이미지 신호를 오버샘플링할 때 연속해서 계속 증가할 수도 있고, 계속 감소할 수도 있다. 또한 쉬프트 전압(VREF_SF)은 리셋 신호를 오버샘플링시 계속 감소하고, 이미지 신호를 오버샘플링시 계속 증가할 수도 있다. 다만, 쉬프트 전압(VREF_SF)의 변동폭이 작을 수록, 축차 근사형 아날로그-디지털 변환장치가 안정적이기에, 도 4에 도시된 바와 같이, 전체적인 쉬프트 전압(VREF_SF)의 변동폭이 크지 않도록 쉬프트 전압(VREF_SF)을 제공하는 것이 바람직하다. 도 2 및 도 5를 참조하면, 도 4의 1번 구간에 대한 구체적인 타이밍 다이어그램이 도시되어 있다. 도 5에 대해 설명하기에 앞서서, 축차근사형 아날로그-디지털 변환 장치의 제1 실시예(118a_1)의 동작 원리에 대해 간단하게 살펴보면 아래와 같다. 먼저, N비트 디지털-아날로그 변환부(300)로 입력 전압(Vin)과 공통 모드 전압(Vcm)을 제공하여, N개의 분해 캐패시터(DV-C_1~DV-C_N)를 충전한다. 그 후, 공통 모드 전압 단자(310)와 N개의 분해 캐패시터(DV-C_1~DV-C_N) 사이의 스위치를 OFF하면, N개의 분해 캐패시터(DV-C_1~DV-C_N) 각각에는, 공통 모드 전압(Vcm)-입력 전압(Vin)만큼의 전압이 플로팅되어 있다. 이 상태에서, 바텀 기준 전압(VREF_BOT)을 N개의 분해 캐패시터(DV-C_1~DV-C_N)에 인가하면, N개의 분해 캐패시터(DV-C_1~DV-C_N) 각각에는, 공통 모드 전압(Vcm)-입력 전압(Vin)+바텀 기준 전압(VREF_BOT)이 인가된다. N개의 분해 캐패시터(DV-C_1~DV-C_N)에 공통 모드 전압(Vcm)-입력 전압(Vin)+바텀 기준 전압(VREF_BOT)이 인가된 상태에서, 제N+1 멀티플렉서(MUXN+1)에 인가되는 제N 레지스터 신호(LN)가 로우 상태가 되면, 제N+1 멀티플렉서(MUXN+1)는 탑 기준 전압(VREF_TOP)을 선택하여, 제N 분해 캐패시터(DV-C_N)로 제공하고, 제N 분해 캐패시터(DV-C_N)에서는 기준 전압의 크기(VF)가 절반으로 분해될 수 있다. 즉, 탑 기준 전압(VREF_TOP)이 제N 분해 캐패시터(DV-C_N)로 제공되면, 제N 분해 캐패시터(DV-C_N)에는, 기준 전압의 크기(VF)를 2로 나눈 크기의 오프셋 전압이 인가되고, 이러한 오프셋 전압은 비교부(320)로 제공될 수 있다. 비교부(320)에서는, 제N 분해 캐패시터(DV-C_N)로부터 기준 전압의 크기(VF)를 2로 나눈 크기의 오프셋 전압을 제공받고, 공통 모드 전압 단자(310)로부터 공통 모드 전압(Vcm)을 제공받을 수 있다. 이 때, 비교부(320)에 인가되는 비교부 클럭 신호(CLK_CMP)는 하이 상태가 되고, 이로 인해 비교부(320)는 기준 전압의 크기(VF)를 2로 나눈 크기의 오프셋 전압과 공통 모드 전압(Vcm)을 비교하여, 오프셋 전압이 공통 모드 전압(Vcm)보다 큰 경우, 0을 출력하고, 오프셋 전압이 공통 모드 전압(Vcm)보다 작은 경우, 1을 출력할 수 있다. 이러한 비교부 클럭 신호(CLK_CMP)는 다음 레지스터 신호가 로우 상태가 될 때, 같이 로우 상태가 되어 다음 비교 동작을 위한 대기 상태로 돌아갈 수 있다. 또한 비교부(320)의 출력은 제N 레지스터(LN)에 저장될 수 있고, 0이 제N 레지스터(LN)로 제공되는 경우, 제N 레지스터(LN)는 제N+1 멀티플렉서(MUXN+1)로 하여금 바텀 기준 전압(VREF_BOT)을 선택하도록 하고, 1이 제N 레지스터(LN)로 제공되는 경우, 제N 레지스터(LN)는 제N+1 멀티플렉서(MUXN+1)로 하여금 탑 기준 전압(VREF_TOP)을 선택하도록 할 수 있다. 따라서, 제N 레지스터(LN)에 0이 저장되는 경우, 제N 분해 캐패시터(DV-C_N)에는 바텀 기준 전압(VREF_BOT)이 최종적으로 인가되고, 제N 레지스터(LN)에 1이 저장되는 경우, 제N 분해 캐패시터(DV-C_N)에는 탑 기준 전압(VREF_TOP)이 최종적으로 인가될 수 있다. 또한 위의 설명을 통해 알 수 있듯이, 제N 레지스터(LN)에는 입력 전압(Vin)의 최상위비트가 저장된다는 것을 알 수 있다. 제N 레지스터 신호(SLN)가 다시 하이 상태가 되면, 제N 멀티플렉서(MUXN)에 인가되는 제N-1 레지스터 신호(SLN-1)가 로우 상태가 될 수 있다. 또한 제N-1 레지스터 신호(SLN-1)가 로우 상태가 되면, 제N 멀티플렉서(MUXN)는 탑 기준 전압(VREF_TOP)을 선택하여, 제N-1 분해 캐패시터(DV-C_N-1)로 제공하고, 제N-1 분해 캐패시터(DV-C_N-1)에서는 기준 전압의 크기(VF)가 1/4로 분해될 수 있다. 즉, 탑 기준 전압(VREF_TOP)이 제N-1 분해 캐패시터(DV-C_N-1)로 제공되면, 제N-1 분해 캐패시터에는, 기준 전압의 크기(VF)를 4로 나눈 크기의 오프셋 전압이 인가되고, 이러한 오프셋 전압은 비교부(320)로 제공될 수 있다. 비교부(320)에서는, 제N-1 분해 캐패시터(DV-C_N-1)로부터 기준 전압의 크기(VF)를 4로 나눈 크기의 오프셋 전압을 제공받고, 공통 모드 전압 단자(310)로부터 입력 전압(Vin)을 제공받을 수 있다. 이 때, 비교부(320)에 인가되는 비교부 클럭 신호(CLK_CMP)는 다시 하이 상태가 되고, 이로 인해 비교부(320)는 기준 전압의 크기(VF)를 4로 나눈 크기의 오프셋 전압과 공통 모드 전압(Vcm)을 비교하여, 오프셋 전압이 공통 모드 전압(Vcm)보다 큰 경우, 0을 출력하고, 오프셋 전압이 공통 모드 전압(Vcm)보다 작은 경우, 1을 출력할 수 있다. 이러한 비교부 클럭 신호(CLK_CMP)는 다음 레지스터 신호가 로우 상태가 될 때, 같이 로우 상태가 되어 다음 비교 동작을 위한 대기 상태로 돌아갈 수 있다. 또한 비교부(320)의 출력은 제N-1 레지스터(LN-1)에 저장될 수 있고, 0이 제N-1 레지스터(LN-1)로 제공되는 경우, 제N-1 레지스터(LN-1)는 제N 멀티플렉서(MUXN)로 하여금 바텀 기준 전압(VREF_BOT)을 선택하도록 하고, 1이 제N-1 레지스터(LN-1)로 제공되는 경우, 제N-1 레지스터(LN-1)는 제N 멀티플렉서(MUXN)로 하여금 탑 기준 전압(VREF_TOP)을 선택하도록 할 수 있다. 따라서, 제N-1 레지스터(LN-1)에 0이 저장되는 경우, 제N-1 분해 캐패시터(DV-C_N-1)에는 바텀 기준 전압(VREF_BOT)이 최종적으로 인가되고, 제N-1 레지스터(LN-1)에 1이 저장되는 경우, 제N-1 분해 캐패시터(DV-C_N-1)에는 탑 기준 전압(VREF_TOP)이 최종적으로 인가될 수 있다. 또한 위의 설명을 통해 알 수 있듯이, 제N-1 레지스터(LN-1)에는 입력 전압(Vin)의 최상위비트의 다음 비트가 저장된다는 것을 알 수 있다. 앞서 설명한 과정을 통해 최상위비트부터 최하위비트까지 순차적으로, 비교부(320)에서의 비교 과정을 통해 결정될 수 있고, 결정된 각각의 비트는 제1 내지 제N 레지스터(LN)에 저장될 수 있다. 또한 입력 전압(Vin)에 대한 샘플링이 끝나면, 도 4에 도시된 바와 같이, 1번 구간과 2번 구간 사이에서 샘플링 시작 신호가 하이 상태가 되고, 샘플링 시작 신호(Ssamp)가 하이 상태가 되면서, 제1 멀티플렉서(MUX1)는 이전 샘플링시의 쉬프트 전압(VREF_SF)과 다른 쉬프트 전압(VREF_SF)을 선택하여, 더미 캐패시터(DM-C)로 제공할 수 있다. 도 4에 도시된 1번 구간의 샘플링 과정은, 제2 내지 제8 구간에도 동일하게 적용될 수 있는바, 설명의 편의를 위해 다른 구간에서의 샘플링 과정은 생략하도록 한다. 이와 같이, 리셋 신호와 이미지 신호 각각에 대한 4번의 오버샘플링을 통해 입력 전압(Vin)은 (N+2)비트의 디지털 코드로 변환될 수 있다. 즉, 본 발명의 축차근사형 아날로그-디지털 변환 장치의 제1 실시예(118a_1)에 의해 입력 전압(Vin)은 4번의 오버샘플링되어, (N+2)비트의 디지털 신호로 변환될 수 있다. 본 발명의 축차근사형 아날로그-디지털 변환 장치의 제1 실시예(118a_1)는, N비트 아날로그-디지털 변환을 2^M번 수행하여 (N+M)비트의 디지털 신호를 구현하기 때문에 디지털-아날로그 변환부의 캐패시터 면적을 줄일 수 있다. 또한 입력 전압(Vin)을 2^M번 샘플링하기 때문에, 픽셀의 랜덤 노이즈를 줄일 수 있다는 특징이 있다. 또한 기준 전압(VREF_BOT, VREF_TOP)이 N비트 디지털-아날로그 변환부(300)에서 분해되는 특성으로 인하여, 기준 전압의 크기(VF)를 2^M으로 나눈 크기만큼만 쉬프트 전압(VREF_SF)을 변환시켜주면 된다는 특징이 있다. 이하에서는, 도 6을 참조하여, 도 1의 축차근사형 아날로그-디지털 변환 장치의 제2 실시예를 설명하도록 한다. 도 6은 도 1의 축차근사형 아날로그-디지털 변환 장치의 제2 실시예를 설명하기 위한 블록도이다. 설명의 편의를 위해 앞서 설명한 제1 실시예와 중복되는 내용은 생략하도록 한다. 도 6을 참조하면, 축차근사형 아날로그-디지털 변환 장치의 제2 실시예(118a_2)는 N개의 분해 캐패시터(DV-C_1~DV-C_N) 사이에 한 개의 분할 캐패시터(SP-C)를 더 포함할 수 있다. 이러한 분할 캐패시터(SP-C)는 N개의 분해 캐패시터(DV-C_1~DV-C_N)를 두 그룹으로 분할시키는 역할을 수행하는 것으로, 분할 캐패시터(SP-C)의 캐패시턴스는, (2^(N/2))/((2^(N/2))-1)C을 포함할 수 있다. 분할 캐패시터(SP-C)가 존재함으로써, 분할된 각 그룹의 최대 캐패시터값이 감소하기 때문에, 필요한 캐패시터 면적을 줄일 수 있다는 특징이 있다. 분할 캐패시터(SP-C)에 대한 보다 구체적인 설명은 생략하도록 한다. 이하에서는, 이하에서는, 도 7 내지 도 10을 참조하여, 도 1의 축차근사형 아날로그-디지털 변환 장치의 제3 실시예를 설명하도록 한다. 도 7은 도 1의 축차근사형 아날로그-디지털 변환 장치의 제3 실시예를 설명하기 위한 블록도이다. 도 8은 도 7의 쉬프트 전압을 설명하기 위한 개략도이다. 도 9는 도 7의 축차근사형 아날로그-디지털 변환 장치의 타이밍 다이어그램을 도시한 도면이다. 도 10은 도 9의 1번 구간에서의 클럭에 따른 샘플링을 설명하기 위한 도면이다. 설명의 편의를 위해 앞서 설명한 제1 실시예와 중복되는 내용은 생략하도록 한다. 또한 제1 실시예와의 차이점을 중심으로 설명하도록 한다. 도 7을 참조하면, 축차근사형 아날로그-디지털 변환 장치의 제3 실시예(118a_3)는 도 2의 제1 실시예(118a_1)와 달리, 2 단계로 이루어지는 축차근사형 아날로그-디지털 변환 장치이기에, N비트 디지털-아날로그 변환부(300)는 1개의 더미 캐패시터(DM-C), N/2개의 분해 캐패시터(DV-C_1~DV-C_N/2), (N/2)+1개의 멀티플렉서(MUX1~MUX(N/2)+1)와, N/2개의 레지스터(L1~L(N/2))를 포함할 수 있다. 따라서, 축차근사형 아날로그-디지털 변환 장치의 제3 실시예(118a_3)는 상위 N/2비트를 먼저 결정하여, N/2개의 레지스터(L1~L(N/2))에 각각 저장한 후, 하위 N/2비트를 결정할 수 있다. 또한 결정된 하위 N/2비트 역시 N/2개의 레지스터(L1~L(N/2))에 각각 저장될 수 있다. 즉, N/2개의 레지스터(L1~L(N/2))는 도 2의 제1 실시예(118a_1)의 N개의 레지스터와 달리, 각각 2비트를 저장할 수 있다. 이에 대한 구체적인 설명은 후술하도록 한다. 또한 축차근사형 아날로그-디지털 변환 장치의 제3 실시예(118a_3)는, 상위 N/2비트를 결정시, 제1 바텀 기준 전압(VREF_BOT_1)과 제1 탑 기준 전압(VREF_TOP_1)을 포함하는 제1 기준 전압(VREF_BOT_1, VREF_TOP_1)을 인가받지만, 하위 N/2비트를 결정시에는, 제1 기준 전압(VREF_BOT_1, VREF_TOP_1)과 다른 제2 기준 전압(VREF_BOT_2, VREF_TOP_2)을 인가받을 수 있다. 여기에서, 제1 기준 전압(VREF_BOT_1, VREF_TOP_1)은 도 2의 기준 전압(VREF_BOT, VREF_TOP)과 동일한 기준 전압을 포함한다. 여기에서, 제2 기준 전압(VREF_BOT_2, VREF_TOP_2)은, 제1 바텀 기준 전압(VREF_BOT_1)보다, 제1 기준 전압의 크기, 즉, 제1 실시예(118a_1)의 기준 전압의 크기(VF)를 2^(N/2)으로 나눈 크기만큼 큰 제2 바텀 기준 전압(VREF_BOT_2)과, 제1 탑 기준 전압(VREF_TOP_1)보다, 제1 기준 전압의 크기(VF)를 2^(N/2)으로 나눈 크기만큼 큰 제2 탑 기준 전압(VREF_TOP_2)을 포함할 수 있다. 하위 N/2비트 결정시, 각각의 분해 캐패시터에 인가되는 제2 기준 전압(VREF_BOT_2, VREF_TOP_2)은 아래와 같은 기준을 통해 결정될 수 있다. 예를 들어, 비교부(320)의 비교 작업 결과, 입력 전압(Vin)의 상위 N/2비트 중 하나가 0으로 결정된 경우, 0에 해당하는 분해 캐패시터에는, 입력 전압(Vin)의 하위 N/2비트 결정시, 제2 바텀 기준 전압(VREF_BOT_2)이 인가되고, 입력 전압(Vin)의 상위 N/2비트 중 하나가 1로 결정된 경우, 1에 해당하는 분해 캐패시터에는, 입력 전압(Vin)의 하위 N/2비트 결정시, 제2 탑 기준 전압(VREF_TOP_2)이 인가될 수 있다. 도 8을 참조하면, 제1 멀티플렉서(MUX1)는, 입력 전압(Vin)을 샘플링하는 횟수가 2^M(M은 자연수)인 경우, 2^M개의 쉬프트 전압 중 하나를 선택하여, 더미 캐패시터(DM-C)로 제공할 수 있다. 다만, 도 8을 보면 알 수 있듯이, 도 3과 달리, 각각의 쉬프트 전압(VREF_SF)이 샘플링시마다 변환되는 크기는, 제1 기준 전압의 크기(VF)를 2^(N/2+M)로 나눈 크기라는 것을 알 수 있다. 예를 들어, 입력 전압(Vin)의 첫 샘플링시, 쉬프트 전압(VREF_SF)으로 제1 바텀 기준 전압(VREF_BOT_1)을 제공받을 수 있고, 다음 샘플링시에는, 제1 바텀 기준 전압(VREF_BOT_1)보다 (제1 탑 기준 전압-제1 바텀 기준 전압)/2^(N/2+M)만큼 큰 전압을 쉬프트 전압(VREF_SF)으로 제공할 수 있다. 또한 그 다음 샘플링시에는, 제1 바텀 기준 전압(VREF_BOT_1)보다 (2*(제1 탑 기준 전압-제1 바텀 기준 전압))/2^(N/2+M)만큼 큰 전압을 쉬프트 전압(VREF_SF)으로 제공할 수 있다. 즉, 제1 멀티플렉서(MUX1)는 선택한 쉬프트 전압(VREF_SF)을 전달 장치(400)로 제공하고, 전달 장치(400)는 쉬프트 전압(VREF_SF)을 더미 캐패시터(DM-C)로 전달할 수 있다. 다시, 도 7를 참조하면, 분해 캐패시터(DV-C)는 N/2개의 분해 캐패시터(DV-C_1~DV-C_N/2)를 포함할 수 있고, N/2개의 분해 캐패시터(DV-C_1~DV-C_N/2)는, 제1 기준 전압의 크기(VF)를 서로 다른 N/2개의 오프셋 전압으로 분해할 수 있고, 또한 제2 기준 전압을 서로 다른 N/2개의 오프셋 전압으로 분해할 수 있다. 또한 N/2개의 분해 캐패시터(DV-C_1~DV-C_N/2)는 제1 기준 전압(VREF_BOT_1, VREF_TOP_1) 및 제2 기준 전압(VREF_BOT_2, VREF_TOP_2)을 분해하여, 비교부(320)로 오프셋 전압을 제공할 수 있다. 구체적으로, 예를 들어, 상위 N/2비트를 결정시, N/2개의 오프셋 전압은, 제1 기준 전압의 크기(VF)를 2로 나눈 크기의 오프셋 전압부터 제1 기준 전압의 크기(VF)를 2^N으로 나눈 크기의 오프셋 전압까지 1/2배씩 단계적으로 감소하는 N/2개의 오프셋 전압을 포함할 수 있다. 또한 N/2개의 분해 캐패시터(DV-C_1~DV-C_N/2) 중 최상위비트에 대응하는 분해 캐패시터, 즉, 예를 들어, 제N/2 분해 캐패시터(DV-C_N/2)가 제1 기준 전압(VREF_BOT_1, VREF_TOP_1)을 제공받는 경우, 제1 기준 전압의 크기(VF)를 2로 나눈 크기의 오프셋 전압이 제N/2 분해 캐패시터(DV-C_N/2)에 인가될 수 있다. 또한 최상위비트의 다음 비트에 대응하는 분해 캐패시터, 즉, 예를 들어, 제(N/2)-1 분해 캐패시터(DV-C_(N/2)-1)가 제1 기준 전압(VREF_BOT_1, VREF_TOP_1)을 제공받는 경우, 제1 기준 전압의 크기(VF)를 2^2로 나눈 크기의 오프셋 전압이 제(N/2)-1 분해 캐패시터(DV-C_(N/2)-1)에 인가될 수 있다. 물론 최하위비트에 대응하는 분해 캐패시터, 즉, 예를 들어, 제1 분해 캐패시터(DV-C_1)가 제1 기준 전압(VREF_BOT_1, VREF_TOP_1)을 제공받는 경우, 제1 기준 전압의 크기(VF)를 2^(N/2)으로 나눈 크기의 오프셋 전압이 제1 분해 캐패시터(DV-C_1)에 인가될 수 있다. 제1 기준 전압(VREF_BOT_1, VREF_TOP_1)이 분해 캐패시터(DV-C)로 제공되어 분해된 후, 비교부(320)로 제공되는 과정에 대한 구체적인 설명은 후술하도록 한다. 하위 N/2비트를 결정시에는, 제1 기준 전압(VREF_BOT_1, VREF_TOP_1)이 아닌 제2 기준 전압(VREF_BOT_2, VREF_TOP_2)이 분해될 수 있다. 예를 들어, 입력 전압(Vin)의 상위 N/2비트 중 최상위비트가 0으로 결정된 경우, 제N/2 분해 캐패시터(DV-C_N/2)에는, 입력 전압(Vin)의 하위 N/2비트 결정시, 제2 바텀 기준 전압(VREF_BOT_2)이 인가되어, 제2 바텀 기준 전압(VREF_BOT_2)의 크기가 절반으로 분해될 수 있다. 또한 입력 전압(Vin)의 상위 N/2비트 중 최상위비트가 1로 결정된 경우, 제N/2 분해 캐패시터(DV-C_N/2)에는, 입력 전압(Vin)의 하위 N/2비트 결정시, 제2 탑 기준 전압(VREF_TOP_2)이 인가되어, 제2 탑 기준 전압(VREF_TOP_2)의 크기가 절반으로 분해될 수 있다. 더미 캐패시터(DM-C)는 쉬프트 전압(VREF_SF)을 제공받을 수 있고, 단일한 개수로써, 최하위비트와 동일한 용량의 캐패시터를 포함할 수 있다. 구체적으로, 더미 캐패시터(DM-C)는 입력 전압(Vin)의 샘플링시마다, 제1 기준 전압의 크기(VF)를 2^(N/2+M)으로 나눈 크기만큼 쉬프트된 쉬프트 전압(VREF_SF)을 제공받음으로써, N비트 디지털-아날로그 변환부(300)의 N/2개의 분해 캐패시터(DV-C_1~DV-C_N/2)가 전체적으로, 최하위비트만큼 오프셋되는 효과를 줄 수 있다. 레지스터부(340)는 N/2개의 레지스터를 포함한다. 구체적으로, 레지스터부(340)는 N/2개의 레지스터(L1~L(N/2))를 포함할 수 있고, N/2개의 레지스터(L1~L(N/2)) 각각은 제2 멀티플렉서 내지 제(N/2)+1 멀티플렉서(MUX2~MUX(N/2)+1)와 연결될 수 있다. 또한 N/2개의 레지스터(L1~L(N/2)) 각각은 비교부(320)의 출력을 제공받아, 제N/2 레지스터(L(N/2))부터 제1 레지스터(L1) 순으로 순차적으로 0 또는 1이 저장될 수 있고, 각각의 레지스터에 저장되는 값이 무엇이냐에 따라, 각각의 분해 캐패시터에 최종적으로 저장되는 오프셋 전압의 크기가 결정될 수 있다. 예를 들어, 상위 N/2비트를 결정시, 제N/2 레지스터(L(N/2))에 1이 저장되는 경우, 제(N/2)+1 멀티플렉서(MUX(N/2)+1)는, 제N/2 레지스터(L(N/2))에 1이 저장되었다는 신호를 인가받아, 제N/2 분해 캐패시터(DV-C_N/2)에 최종적으로 제1 탑 기준 전압(VREF_TOP_1)을 인가할 수 있다. 반대로, 제N/2 레지스터(L(N/2))에 0이 저장되는 경우, 제(N/2)+1 멀티플렉서(MUX(N/2)+1)는, 제N/2 레지스터(L(N/2))에 0이 저장되었다는 신호를 인가받아, 제N/2 분해 캐패시터(DV-C_N/2)에 최종적으로 제1 바텀 기준 전압(VREF_BOT_1)을 인가할 수 있다. 또한 하위 N/2비트를 결정시, 제N/2 레지스터(L(N/2))에 1이 저장되어 있는 경우, 제(N/2)+1 멀티플렉서(MUX(N/2)+1)는, 제N/2 레지스터(L(N/2))에 1이 저장되었다는 신호를 인가받아, 제N/2 분해 캐패시터(DV-C_N/2)에 제2 탑 기준 전압(VREF_TOP_2)을 인가할 수 있다. 그 후, 제2 탑 기준 전압(VREF_TOP_2)의 분해된 오프셋 전압과 입력 전압(Vin)과의 비교 결과, 비교부(320)에서 1이 출력되는 경우, 제N/2 분해 캐패시터(DV-C_N/2)에는 최종적으로 제2 탑 기준 전압(VREF_TOP_2)이 인가되고, 비교부(320)에서 0이 출력되는 경우, 제N/2 분해 캐패시터(DV-C_N/2)에는 최종적으로 제1 탑 기준 전압(VREF_TOP_1)이 인가될 수 있다. 반대로, 제N/2 레지스터(L(N/2))에 0이 저장되어 있는 경우, 제(N/2)+1 멀티플렉서(MUX(N/2)+1)는, 제N/2 레지스터(L(N/2))에 0이 저장되었다는 신호를 인가받아, 제N/2 분해 캐패시터(DV-C_N/2)에 제2 바텀 기준 전압(VREF_BOT_2)을 인가할 수 있다. 그 후, 제2 바텀 기준 전압(VREF_BOT_2)의 분해된 오프셋 전압과 입력 전압(Vin)과의 비교 결과, 비교부(320)에서 1이 출력되는 경우, 제N/2 분해 캐패시터(DV-C_N/2)에는 최종적으로 제2 바텀 기준 전압(VREF_BOT_2)이 인가되고, 비교부(320)에서 0이 출력되는 경우, 제N/2 분해 캐패시터(DV-C_N/2)에는 최종적으로 제1 바텀 기준 전압(VREF_BOT_1)이 인가될 수 있다. 도 9를 참조하면, 축차근사형 아날로그-디지털 변환 장치의 제3 실시예(118a_3)의 타이밍 다이어그램이 도시되어 있다. 도 9에 대해 설명하기에 앞서서, 도 9의 타이밍 다이어그램은 입력 전압(Vin)이 4번 오버샘플링되는 것을 가정하여 설명하도록 한다. 물론 본 발명에서 오버샘플링 횟수가 4번으로 한정되는 것은 아니다. 도 9의 축차근사형 아날로그-디지털 변환 장치의 제3 실시예(118a_3)의 타이밍 다이어그램은 도 4의 제1 실시예(118a_1)의 타이밍 다이어그램과 전체적으로 유사하다는 것을 알 수 있다. 다만, 제3 실시예의 경우, 입력 전압(Vin)의 샘플링시마다 쉬프트되어 제공되는 쉬프트 전압(VREF_SF)의 변환 폭이 제1 기준 전압의 크기(VF)/2^(N/2+2)만큼이라는 것을 알 수 있다. 즉, 도 4의 제1 실시예(118a_1)와 달리, 도 9의 제3 실시예(118a_3)는, 2단계로 샘플링이 수행되기 때문에 쉬프트 전압(VREF_SF)의 변환 폭(제1 기준 전압의 크기(VF)/2^(N/2+2))이 제1 실시예(118a_1)의 쉬프트 전압의 변환 폭(기준 전압의 크기(VF)/2^2)과 다른 것이다. 도 10을 참조하면, 도 9의 1번 구간에 대한 구체적인 타이밍 다이어그램이 도시되어 있다. 도 10의 타이밍 다이어그램은, 도 5의 타이밍 다이어그램과 달리, 하나의 레지스터에 상위 N/2비트 중 하나와 하위 N/2비트 중 하나가 저장되기에, 각각의 레지스터가 상위 N/2비트 결정시 한번 동작하고, 하위 N/2비트 결정시 또 한번 동작한다는 것을 알 수 있다. 구체적으로, 비교부(320)는, 먼저 제N/2 분해 캐패시터(DV-C_N/2)로부터 제1 기준 전압의 크기(VF)를 2로 나눈 크기의 오프셋 전압을 제공받고, 공통 모드 전압 단자(310)로부터 공통 모드 전압(Vcm)을 제공받을 수 있다. 이 때, 비교부(320)에 인가되는 비교부 클럭 신호(CLK_CMP)는 하이 상태가 되고, 이로 인해 비교부(320)는 제1 기준 전압의 크기(VF)를 2로 나눈 크기의 오프셋 전압과 공통 모드 전압(Vcm)을 비교하여, 오프셋 전압이 공통 모드 전압(Vcm)보다 큰 경우, 0을 출력하고, 오프셋 전압이 공통 모드 전압(Vcm)보다 작은 경우, 1을 출력할 수 있다. 이러한 비교부 클럭 신호(CLK_CMP)는 다음 레지스터 신호가 로우 상태가 될 때, 같이 로우 상태가 되어 다음 비교 동작을 위한 대기 상태로 돌아갈 수 있다. 또한 비교부(320)의 출력은 제N/2 레지스터(L(N/2))에 저장될 수 있고, 0이 제N/2 레지스터(L(N/2))로 제공되는 경우, 제N/2 레지스터(L(N/2))는 제(N/2)+1 멀티플렉서(MUX(N/2)+1)로 하여금 제1 바텀 기준 전압(VREF_BOT_1)을 선택하도록 하고, 1이 제N/2 레지스터(L(N/2))로 제공되는 경우, 제N/2 레지스터(L(N/2))는 제(N/2)+1 멀티플렉서(MUX(N/2)+1)로 하여금 제1 탑 기준 전압(VREF_TOP_1)을 선택하도록 할 수 있다. 따라서, 제N/2 레지스터(L(N/2))에 0이 저장되는 경우, 제N/2 분해 캐패시터(DV-C_N/2)에는 제1 바텀 기준 전압(VREF_BOT_1)이 최종적으로 인가되고, 제N/2 레지스터(L(N/2))에 1이 저장되는 경우, 제N/2 분해 캐패시터(DV-C_N/2)에는 제1 탑 기준 전압(VREF_TOP_1)이 최종적으로 인가될 수 있다. 또한 위의 설명을 통해 알 수 있듯이, 제N/2 레지스터(L(N/2))에는 입력 전압(Vin)의 최상위비트가 저장된다는 것을 알 수 있다. 제N/2 레지스터 신호(SL(N/2))가 다시 하이 상태가 되면, 제N/2 멀티플렉서(MUX(N/2))에 인가되는 제(N/2)-1 레지스터 신호(LN-1)가 로우 상태가 될 수 있다. 또한 제(N/2)-1 레지스터 신호(L(N/2)-1)가 로우 상태가 되면, 제N/2 멀티플렉서(MUX(N/2))는 제1 탑 기준 전압(VREF_TOP_1)을 선택하여, 제(N/2)-1 분해 캐패시터(DV-C_(N/2)-1)로 제공하고, 제(N/2)-1 분해 캐패시터(DV-C_(N/2)-1)에서는 제1 기준 전압의 크기(VF)가 1/4로 분해될 수 있다. 즉, 제1 탑 기준 전압(VREF_TOP_1)이 제(N/2)-1 분해 캐패시터(DV-C_(N/2)-1)로 제공되면, 제(N/2)-1 분해 캐패시터(DV-C_(N/2)-1)에는, 제1 기준 전압의 크기(VF)를 4로 나눈 크기의 오프셋 전압이 인가되고, 이러한 오프셋 전압은 비교부(320)로 제공될 수 있다. 비교부(320)에서는, 제(N/2)-1 분해 캐패시터(DV-C_(N/2)-1)로부터 제1 기준 전압의 크기(VF)를 4로 나눈 크기의 오프셋 전압을 제공받고, 공통 모드 전압 단자(310)로부터 공통 모드 전압(Vcm)을 제공받을 수 있다. 이 때, 비교부(320)에 인가되는 비교부 클럭 신호(CLK_CMP)는 다시 하이 상태가 되고, 이로 인해 비교부(320)는 제1 기준 전압의 크기(VF)를 4로 나눈 크기의 오프셋 전압과 공통 모드 전압(Vcm)을 비교하여, 오프셋 전압이 공통 모드 전압(Vcm)보다 큰 경우, 0을 출력하고, 오프셋 전압이 공통 모드 전압(Vcm)보다 작은 경우, 1을 출력할 수 있다. 이러한 비교부 클럭 신호(CLK_CMP)는 다음 레지스터 신호가 로우 상태가 될 때, 같이 로우 상태가 되어 다음 비교 동작을 위한 대기 상태로 돌아갈 수 있다. 또한 비교부(320)의 출력은 제(N/2)-1 레지스터(L(N/2)-1)에 저장될 수 있고, 0이 제(N/2)-1 레지스터(L(N/2)-1)로 제공되는 경우, 제(N/2)-1 레지스터(L(N/2)-1)는 제N/2 멀티플렉서(MUX(N/2))로 하여금 제1 바텀 기준 전압(VREF_BOT_1)을 선택하도록 하고, 1이 제(N/2)-1 레지스터(L(N/2)-1)로 제공되는 경우, 제(N/2)-1 레지스터(L(N/2)-1)는 제N/2 멀티플렉서(MUX(N/2))로 하여금 제1 탑 기준 전압(VREF_TOP_1)을 선택하도록 할 수 있다. 따라서, 제(N/2)-1 레지스터(L(N/2)-1)에 0이 저장되는 경우, 제(N/2)-1 분해 캐패시터(DV-C_(N/2)-1)에는 제1 바텀 기준 전압(VREF_BOT_1)이 최종적으로 인가되고, 제(N/2)-1 레지스터(L(N/2)-1)에 1이 저장되는 경우, 제(N/2)-1 분해 캐패시터(DV-C_(N/2)-1)에는 제1 탑 기준 전압(VREF_TOP_1)이 최종적으로 인가될 수 있다. 또한 위의 설명을 통해 알 수 있듯이, 제(N/2)-1 레지스터(L(N/2)-1)에는 입력 전압(Vin)의 최상위비트의 다음 비트가 저장된다는 것을 알 수 있다. 앞서 설명한 과정을 통해 상위 N/2비트가 순차적으로 결정될 수 있고, 결정된 각각의 비트는 제1 내지 제N/2 레지스터(L(N/2))에 저장될 수 있다. 그 다음, 하위 N/2비트의 경우, 다음과 같은 과정을 통해 결정될 수 있다. 먼저, 상위 N/2비트가 결정되면, 제N/2 레지스터(L(N/2))가 다시 로우 상태가 되고, 제N/2 레지스터(L(N/2))에 만약 1이 저장되어 있는 경우, 제(N/2)+1 멀티플렉서(MUX(N/2)+1)는, 제N/2 레지스터(L(N/2))에 1이 저장되었다는 신호를 인가받아, 제N/2 분해 캐패시터(DV-C_N/2)에 제2 탑 기준 전압(VREF_TOP_2)을 인가할 수 있다. 그 후, 제2 탑 기준 전압(VREF_TOP_2)의 분해된 오프셋 전압((제2 탑 기준 전압(VREF_TOP_2)-제1 바텀 기준 전압(VREF_BOT_1))/2)과 공통 모드 전압(Vcm)과의 비교 결과, 비교부(320)에서 1이 출력되는 경우, 제N/2 분해 캐패시터(DV-C_N/2)에는 최종적으로 제2 탑 기준 전압(VREF_TOP_2)이 인가되고, 비교부(320)에서 0이 출력되는 경우, 제N/2 분해 캐패시터(DV-C_N/2)에는 최종적으로 제1 탑 기준 전압(VREF_TOP_1)이 인가될 수 있다. 반대로, 제N/2 레지스터(L(N/2))에 0이 저장되어 있는 경우, 제(N/2)+1 멀티플렉서(MUX(N/2)+1)는, 제N/2 레지스터(L(N/2))에 0이 저장되었다는 신호를 인가받아, 제N/2 분해 캐패시터(DV-C_N/2)에 제2 바텀 기준 전압(VREF_BOT_2)을 인가할 수 있다. 그 후, 제2 바텀 기준 전압(VREF_BOT_2)의 분해된 오프셋 전압((제2 바텀 기준 전압(VREF_BOT_2)-제1 바텀 기준 전압(VREF_BOT_1))/2)과 공통 모드 전압(Vcm)과의 비교 결과, 비교부(320)에서 1이 출력되는 경우, 제N/2 분해 캐패시터(DV-C_N/2)에는 최종적으로 제2 바텀 기준 전압(VREF_BOT_2)이 인가되고, 비교부(320)에서 0이 출력되는 경우, 제N/2 분해 캐패시터(DV-C_N/2)에는 최종적으로 제1 바텀 기준 전압(VREF_BOT_1)이 인가될 수 있다. 앞서 설명한 과정을 통해 하위 N/2비트가 순차적으로 결정될 수 있고, 결정된 각각의 비트는 제1 내지 제N/2 레지스터(L(N/2))에 저장될 수 있다. 이와 같이, 리셋 신호와 이미지 신호 각각에 대한 4번의 오버샘플링을 통해 입력 전압(Vin)은 (N+2)비트의 디지털 코드로 변환될 수 있다. 즉, 본 발명의 축차근사형 아날로그-디지털 변환 장치의 제3 실시예(118a_3)에 의해 입력 전압(Vin)은 4번의 오버샘플링되어, (N+2)비트의 디지털 신호로 변환될 수 있다. 이하에서는, 도 11을 참조하여, 도 1의 축차근사형 아날로그-디지털 변환 장치의 제4 실시예를 설명하도록 한다. 도 11은 도 1의 축차근사형 아날로그-디지털 변환 장치의 제4 실시예를 설명하기 위한 블록도이다. 설명의 편의를 위해 앞서 설명한 제3 실시예와 중복되는 내용은 생략하도록 한다. 도 11을 참조하면, 축차근사형 아날로그-디지털 변환 장치의 제4 실시예(118a_4)는 N/2개의 분해 캐패시터(DV-C_1~DV-C_N/2) 사이에 한 개의 분할 캐패시터(SP-C)를 더 포함할 수 있다. 이러한 분할 캐패시터(SP-C)는 N/2개의 분해 캐패시터(DV-C_1~DV-C_N/2)를 두 그룹으로 분할시키는 역할을 수행하는 것으로, 분할 캐패시터(SP-C)의 캐패시턴스는, (2^(N/4))/((2^(N/4))-1)C을 포함할 수 있다. 분할 캐패시터(SP-C)가 존재함으로써, 분할된 각 그룹의 최대 캐패시터값이 감소하기 때문에, 필요한 캐패시터 면적을 줄일 수 있다는 특징이 있다. 분할 캐패시터(SP-C)에 대한 보다 구체적인 설명은 생략하도록 한다. 도 12는 본 발명의 이미지 센서 예컨대, 이미지 센서를 디지털 카메라에 응용한 예를 나타내는 블록도이다. 도 12를 참조하면, 디지털 카메라(800)는 렌즈(810), 이미지 센서(820), 모터부(830), 및 엔진부(840)를 포함할 수 있다. 이미지 센서(820)는 전술한 오프셋 보상된 기준 전압을 ADC 변환 시 기준 전압으로 사용하는 이미지 센서를 포함한다. 렌즈(810)는 이미지 센서(820)의 수광 영역으로 입사광을 집광시킨다. 이미지 센서(820)는 렌즈(810)를 통하여 입사된 광에 기초하여 베이어 패턴(Bayer pattern)의 RGB 데이터(RGB)를 생성할 수 있다. 이미지 센서(820)는 클럭 신호 (CLK)에 기초하여 RGB 데이터(RGB)를 제공할 수 있다. 실시예에 따라, 이미지 센서(820)는 MIPI(Mobile Industry Processor Interface) 및/또는 CSI(Camera Serial Interface)를 통하여 엔진부(840)와 인터페이싱할 수 있다. 모터부(830)는 엔진부(840)로부터 수신된 제어 신호(CTRL)에 응답하여 렌즈 (810)의 포커스를 조절하거나, 셔터링(Shuttering)을 수행할 수 있다. 엔진부(840)는 이미지 센서(820) 및 모터부(830)를 제어한다. 또한, 엔진부(840)는 이미지 센서(820)로부터 수신된 RGB 데이터(RGB)에 기초하여 휘도 성분, 상기 휘도 성분과 청색성분의 차, 및 상기 휘도 성분과 적색 성분의 차를 포함하는 YUV 데이터(YUV)를 생성하거나, 압축 데이터, 예를 들어 JPEG(Joint Photography Experts Group) 데이터를 생성할 수 있다. 엔진부(840)는 호스트/어플리케이션(850)에 연결될 수 있으며, 엔진부(840)는 마스터 클럭(MCLK)에 기초하여YUV 데이터(YUV) 또는 JPEG 데이터를 호스트/어플리케이션(850)에 제공할 수 있다. 또한, 엔진부(840)는 SPI(Serial Peripheral Interface) 및/또는 I2C(Inter Integrated Circuit)를 통하여 호스트/어플리케이션(850)과 인터페이싱할 수 있다. 도 13은 본 발명의 이미지 센서 예컨대, 이미지 센서를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다. 도 13을 참조하면, 컴퓨팅 시스템(1000)은 프로세서(1010), 메모리 장치 (1020), 저장 장치(1030), 입출력 장치(1040), 파워 서플라이(1050), 및 이미지 센서(1060)를 포함한다. 이미지 센서(1060)는 전술한 오프셋 보상된 기준 전압을 ADC 변환 시 기준 전압으로 사용하는 이미지 센서를 포함한다. 한편, 도 13에는 도시되지 않았지만, 컴퓨팅 시스템(1000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 프로세서(1010)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1010)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(1010)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus)를 통하여 메모리 장치(1020), 저장 장치(1030) 및 입출력 장치(1040)와 통신을 수행할 수 있다. 실시예에 따라, 프로세서(1010)는 주변 구성요소 상호 연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. 메모리 장치(1020)는 컴퓨팅 시스템(1000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(1020)는 DRAM, 모바일 DRAM, SRAM, PRAM, FRAM, RRAM 및/또는 MRAM으로 구현될 수 있다. 저장 장치(1030)는 솔리드 스테이트 드라이브(Solid State Drive(SSD)), 하드 디스크 드라이브(Hard Disk Drive(HDD)), CD-ROM 등을 포함할 수 있다. 입출력 장치(1040)는 키보드, 키패드, 마우스 등과 같은 입력 수단, 및 프린터와 디스플레이 등과 같은 출력수단을 포함할 수 있다. 파워 서플라이(1050)는 전자 기기(1000)의 동작에 필요한 동작 전압을 공급할 수 있다. 이미지 센서(1060)는 버스들 또는 다른 통신 링크를 통해서 프로세서(1010)와 연결되어 통신을 수행할 수 있다. 상술한 바와 같이, 이미지 센서(1060)는 기준 전압에 대해 오프셋을 보상함으로써 정밀한 이미지 데이터를 생성할 수 있다. 이미지 센서(1060)는 프로세서(1010)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른칩에 각각 집적될 수도 있다. 한편, 컴퓨팅 시스템(1000)은 이미지 센서를 이용하는 모든 컴퓨팅 시스템으로 해석되어야 할 것이다. 예를 들어, 컴퓨팅 시스템(1000)은 디지털 카메라, 이동 전화기, PDA(Personal Digital Assistants), PMP(Portable Multimedia Player), 스마트폰(Smart Phone), 태블릿 PC 등을 포함할 수 있다. 도 14는 도 13의 컴퓨팅 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다. 도 14를 참조하면, 컴퓨팅 시스템(1100)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치로 구현될 수 있고, 어플리케이션 프로세서(1110), 이미지 센서(1140) 및 디스플레이(1150) 등을 포함할 수 있다. 어플리케이션 프로세서(1110)의 CSI 호스트(1112)는 카메라 시리얼 인터페이스(Camera Serial Interface; CSI)를 통하여 이미지 센서(1140)의 CSI 장치(1141)와 시리얼 통신을 수행할 수 있다. 일 실시예에서, CSI 호스트(1112)는 디시리얼라이저(DES)를 포함할 수 있고, CSI 장치(1141)는 시리얼라이저(SER)를 포함할 수 있다. 어플리케이션 프로세서 (1110)의 DSI 호스트(1111)는 디스플레이 시리얼 인터페이스(Display Serial Interface; DSI)를 통하여 디스플레이(1150)의 DSI 장치(1151)와 시리얼 통신을 수행할 수 있다. 일 실시예에서, DSI 호스트(1111)는 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(1151)는 디시리얼라이저(DES)를 포함할 수 있다. 나아가, 컴퓨팅 시스템 (1100)은 어플리케이션 프로세서(1110)와 통신을 수행할 수 있는 알에프(Radio Frequency; RF) 칩(1160)을 더 포함할 수 있다. 컴퓨팅 시스템(1100)의 PHY(1113)와 RF 칩(1160)의 PHY(1161)는 MIPI(Mobile Industry Processor Interface) DigRF에 따라 데이터 송수신을 수행할 수 있다. 또한, 어플리케이션 프로세서(1110)는 PHY(1161)의 MIPI DigRF에 따른 데이터 송수신을 제어하는 DigRF MASTER(1114)를 더 포함할 수 있다. 한편, 컴퓨팅 시스템(1100)은 지피에스(Global Positioning System; GPS)(1120), 스토리지(1170), 마이크(1180), 디램(Dynamic Random Access Memory; DRAM)(1185) 및 스피커(1190)를 포함할 수 있다. 또한, 컴퓨팅 시스템(1100)은 초광대역(Ultra WideBand; UWB)(1210), 무선 랜(Wireless Local Area Network; WLAN)(1220) 및 와이맥스(Worldwide Interoperability for Microwave Access; WIMAX)(1230) 등을 이용하여 통신을 수행할 수 있다. 다만, 컴퓨팅 시스템(1100)의 구조 및 인터페이스는 하나의 예시로서 이에 한정되는 것이 아니다. 이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
104: 로우 드라이버 108: 컬럼 드라이버
110: 픽셀 어레이 112: 제어 모듈
122: 이미지 프로세서 124: 디지털 상관 이중 샘플링 모듈 |
