아날로그 디지털 변환장치 및 방법

아날로그 디지털 변환장치 및 방법{Apparatus and Method for Converting from Analog Signal to n-bits Digital Data}

본 발명은 축차 근사형 아날로그-디지털 변환기(SAR ADC; Successive Approximation Register Analog-Digital Converter)에 관한 것으로, 특히 백그라운드 조정기술에 의해 변환동작구간 내에서 정확한 클록주기를 구현할 수 있는 아날로그 디지털 변환 장치 및 방법에 관한 것이다.

일반적인 ADC(Analog-Digital Converter)는 아날로그 신호를 디지털 코드로 변환하기 위한 장치이며, 아날로그 신호를 샘플링 하여 그 크기에 대응하는 디지털 코드 또는 디지털 신호로 변환한다.

이와 같은 ADC 중에서, 특히 SAR ADC는 축차 근사 레지스터(SAR)를 구비하며, 디지털 코드를 상위 비트로부터 순차적으로 증가 또는 감소시키면서 조합하여 이를 아날로그 신호와 비교함으로써, 아날로그 입력 신호에 근사 되도록 한다.

일반적인 SAR ADC의 경우 이진서치(Binary Searching) 동작구간에서 요구되는 클록신호를 외부에서 인가하는 반면, asynchronous SAR ADC의 경우 이진서치 동작구간의 클록신호를 ADC 내부에서 생성한다. 즉 이진서치 알고리즘(Binary Searching Algorithm) 방식의 SAR ADC의 동작 속도를 증가시키기 위하여 샘플링 클록신호와 비교기 동작상태 신호에 응답하여 ADC 내부적으로 생성되는 비동기 클록신호(asynchronous clock)를 사용하는 asynchronous SAR ADC가 제안되고 있다.

그러나 내부적으로 생성되는 비동기 클록신호의 경우 SAR ADC의 이진서치동작구간에서 요구되는 정확한 클록주기를 구현하기가 쉽지 않다. 일반적으로 비동기 클록신호의 경우 내부 지연블록에 의하여 클록주기를 결정하는 구조를 사용하고 있다.

그러나 이와 같은 지연블록은 공정, 온도 또는 전원 전압 등의 변동요인으로 인해 지연특성이 변동될 수 있고 이에 클록주기가 불안정해 질 수 있으므로 회로설계가 용이하지 않다.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 백그라운드 조정기술에 의해 변환동작구간 내에서 정확한 클록 수를 추종할 수 있는 아날로그 디지털 변환 장치 및 방법을 제공하는 데 있다.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 아날로그 신호를 n 비트 디지털 데이터로 변환하는 장치는 아날로그 신호를 샘플 홀딩하는 샘플 홀딩회로와, 클록신호에 응답하여 샘플 홀딩된 아날로그 신호를 기준신호와 비교하는 비교기와, n 비트 디지털 데이터를 대응하는 아날로그 기준신호로 변환하여 비교기에 제공하기 위한 디지털 아날로그 변환기와, 비교기의 동작상태에 응답하여 클록신호를 발생하고, 조정신호에 의해 가변되는 지연시간으로 클록신호의 주기를 조정하는 클록발생기와, 클록신호에 응답하여 비교기의 출력에 근사하는 이진신호를 최상위 비트로부터 최하위 비트까지 축자 검색하고 검색결과에 따른 n 비트 디지털 데이터를 디지털 아날로그 변환기에 제공하기 위한 축차근사 로직회로와, 변환종� ��시점에서 비교기 및 축차 근사 로직회로에서 사용한 클록신호의 수를 센싱하여 다음 변환동작 사이클에서 사용되는 클록신호의 수가 n을 추종하도록 조정신호를 발생하기 위한 배경조정회로를 구비한다.

여기서 클록발생기는 상기 비교기 출력신호에 응답하여 동작상태 신호를 발생하는 입력수단과 배경조정회로의 조정신호에 응답하여 동작상태 신호를 지연시키기 위한 지연블록과, 축차근사 로직회로의 변환개시신호에 응답하여 지연블록을 통해 지연된 신호를 클록신호로 출력하는 출력수단을 구비할 수 있다.

여기서 조정신호는 미세조정신호와 조악조정신호를 포함하고, 지연블록은 미세조정신호에 응답하는 미세튜닝회로와 조악조정신호에 응답하는 조악튜닝회로를 구비할 수 있다.

본 발명에서 미세튜닝회로는 입력수단과 조악튜닝회로 사이에 2단 종속 연결된 시모스 인버터들과, 시모스 인버터들 각각의 드레인 전류패스에 직렬로 연결되고 미세조정신호에 응답하여 설정 전류값이 다단계로 가변되는 복수의 가변 전류원들을 포함한다.

본 발명에서 복수의 가변 전류원들 각각은 서로 병렬로 연결되고, 미세조정신호에 의해 서로 선택적으로 스위칭되는 복수의 미세제어스위치들과, 복수의 미세제어스위치들 각각에 직렬로 연결되고 서로 다른 전류값으로 설정된 복수의 고정 전류원들을 포함한다.

본 발명에서 조악튜닝회로는 미세조정부와 출력수단 사이에 종속 연결된 복수의 고정 전류형 시모스 지연 셀들과, 복수의 고정 전류형 시모스 지연 셀들 각각의 입출력단과 출력수단의 입력단에 서로 병렬로 연결되고 조악조정신호에 응답하여 선택적으로 스위칭되는 복수의 조악제어스위치들을 포함한다.

본 발명에서 배경조정회로는 변환종료시점에서 상기 클록신호의 수를 센싱하기 위한 센싱회로와, 센싱회로의 센싱동작에 응답하여 조정모드를 판단하는 모드판단부와, 모드 판단부의 판단결과에 응답하여 조정신호를 발생하는 조정신호 발생회로를 포함한다.

여기서 센싱회로는 축차근사 로직회로의 최하위 비트에 응답하여 세트되는 세트수단과, 세트수단의 세트값을 입력하고, 클록신호 중 n+1번째 클록신호로부터 반주기 단위로 세트되는 복수의 센싱신호들을 발생하는 센싱신호 발생회로와, 변환종료시점에 센싱신호 발생회로에 인가되는 클록신호를 차단하기 위한 래치회로를 포함한다.

또한 모드판단부는 복수의 센싱신호들을 조합하여 센싱된 클록신호의 수에 따라 락킹모드, 미세조정모드 및 조악조정모드로 각각 판단하고 미세조정모드에서는 미세클록신호를 발생하고 조악조정모드에서는 조악클록신호를 각각 발생한다.

또한 조정신호 발생회로는 복수의 센싱신호들에 응답하여 양방향으로 쉬프트 방향을 결정하고 미세클록신호에 응답하여 결정된 방향으로 쉬프트 되는 미세조정신호를 발생하는 제1양방향 쉬프트 레지스터와, 복수의 센싱신호들에 응답하여 양방향으로 쉬프트 방향을 결정하고 조악클록신호에 응답하여 결정된 방향으로 쉬프트 되는 조악조정신호를 발생하는 제2양방향 쉬프트 레지스터를 포함한다.

본 발명에 의한 아날로그 신호를 n 비트 디지털 데이터로 변환하는 방법은 클록신호의 매주기마다 축차적으로 가변되는 기준신호와 아날로그신호를 비교하는 단계와, 비교단계의 결과에 근사하는 이진신호를 최상위 비트부터 최하위 비트까지 축차적으로 검색하고 검색된 이진신호를 포함하는 n 비트 디지털 데이터로 축차적으로 발생하는 단계와, 발생된 n 비트 디지털 데이터를 아날로그 변환하여 상기 기준신호로 발생하는 단계와, 변환 종료 시점에서 클록신호의 수를 센싱하는 단계와, 비교동작상태에 응답하여 클록신호를 생성하고, 센싱된 클록신호의 수가 n을 추종하도록 생성된 클록신호의 지연시간을 조정하는 단계를 구비하는 것을 특징으로 한다.

본 발명에서 센싱단계는 최하위 비트의 이진 검색에 응답하여 세트값을 세팅하는 단계와, 세트값을 입력하고, 클록신호 중 n+1번째 클록신호로부터 반주기 단위로 세트되는 복수의 센싱신호들을 발생하는 단계와, 변환종료시점에 클록신호를 차단하는 단계를 포함한다.

여기서 조정단계는 센싱회로의 센싱동작에 응답하여 조정모드를 판단하는 단계와, 모드 판단결과에 응답하여 조정신호를 발생하는 단계와, 조정신호에 응답하여 클록신호의 지연시간을 가감하는 단계를 포함한다.

또한 조정모드를 판단하는 단계는 복수의 센싱신호들을 조합하여 센싱된 클록신호의 수에 따라 락킹모드, 미세조정모드 및 조악조정모드로 각각 판단하고 미세조정모드에서는 미세클록신호를 발생하고 조악조정모드에서는 조악클록신호를 각각 발생한다.

그리고 조정신호 발생단계는 복수의 센싱신호들에 응답하여 가감 방향을 결정하고 센싱된 클록신호의 수가 n과 비교하여 반주기 이내이면 미세클록신호에 응답하여 가감 결정된 방향으로 쉬프트 되는 미세조정신호를 발생하는 단계와, 복수의 센싱신호들에 응답하여 가감 방향을 결정하고 센싱된 클록신호의 수가 n과 비교하여 반주기 이상이면 조악클록신호에 응답하여 가감 결정된 방향으로 쉬프트 되는 조악조정신호를 발생하는 단계를 포함한다.

상기와 같은 본 발명의 실시예들에 따른 배경조정기술을 이용한 아날로그 디지털 변환장치는 변환종료시점에서 클록신호의 수를 센싱하여 다음 변환동작에서 클록신호의 수가 N을 추종하도록 지연시간을 자동적으로 보정함으로써 공정변수, 온도변동 또는 전원전압 변동에 관계없이 항상 정확하게 N 번의 클록신호를 제공할 수 있다.

다만, 본 발명의 효과는 상기에서 언급된 효과로 제한되는 것은 아니며, 상기에서 언급되지 않은 다른 효과들은 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 당업자에게 명확하게 이해될 수 있을 것이다.

도 1은 본 발명에 의한 바람직한 일실시예인 SAR ADC의 블록도.
도 2는 도 1의 비동기 클록발생기(150)의 바람직한 일 실시예의 회로도.
도 3은 도 2의 동작을 설명하기 위한 타이밍도.
도 4는 도 2의 지연블록(154)의 바람직한 일 실시예의 회로도.
도 5는 도 4의 조악튜닝회로(154b)의 지연 셀들(DLC1~DLC4)의 각각의 바람직한 일 실시예의 회로도.
도 6은 도 4의 미세튜닝회로(154a)의 지연 셀(DLC0)의 바람직한 일 실시예의 회로도.
도 7은 도 4의 지연블록(154)에서 조정 가능한 지연시간을 설명하기 위한 도면.
도 8은 도 2의 배경조정회로(160)의 바람직한 일 실시예의 블록도.
도 9는 도 8의 센싱회로(162)의 바람직한 일 실시예의 상세 회로도.
도 10은 도 9의 센싱회로의 락킹모드를 설명하기 위한 파형도.
도 11은 도 9의 센싱회로의 지연시간 증가형 미세조정모드를 설명하기 위한 파형도.
도 12는 도 9의 센싱회로의 지연시간 증가형 조악조정모드를 설명하기 위한 파형도.
도 13은 도 9의 센싱회로의 지연시간 감소형 미세조정모드를 설명하기 위한 파형도.
도 14는 도 9의 센싱회로의 지연시간 감소형 조악조정모드를 설명하기 위한 파형도.
도 15는 본 발명에 의한 변환방법을 설명하기 위한 바람직한 일실시예의 흐름도.
도 16은 본 발명에 의한 아날로그 디지털 변환동작과정과 배경조정동작의 관계를 설명하기 위한 도면.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시(說示)된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명에 의한 바람직한 일실시예인 SAR ADC의 블록도를 나타낸다.

도 1을 참조하면 SAR ADC(100)는 샘플 홀딩 회로(110), 비교기(120), 축차근사 로직회로(130), 디지털 아날로그 변환기(140), 클록발생기(150) 및 배경조정회로(160)를 포함한다.

샘플 홀딩 회로(110)는 샘플링 클록에 응답하여 아날로그 신호를 입력하여 입력신호(Vin)를 샘플링하고 홀딩한다.

비교기(120)는 클록신호(QLT)의 액티브 구간, 예컨대 고레벨 상태에서 입력신호(Vin)와 기준신호(Vref)를 비교한 비교결과를 출력하고 넌액티브 구간, 예컨대 저레벨 상태에서는 포지티브 출력(VCP)과 네가티브 출력(VCN)을 모두 하이상태로 출력하는 리셋상태를 유지한다. 비교기(120)는 액티브 구간에서 입력신호(Vin)가 기준전압(Vref)보다 크거나 같으면, 비교기 출력은 하이 레벨(Hi), 즉 논리 값 1의 신호를 출력한다. 반대로, 입력신호(Vin)보다 기준전압(Vref)이 더 크다면 비교기 출력은 로우 레벨, 즉 논리 값 0의 신호를 출력한다.

축차근사 로직회로(130)는 쉬프트 레지스터들, 조합회로 및 축차 근사 레지스터를 포함한다. 축차 근사 로직회로(130)는 개시신호(QST)에 응답하여 변환동작을 시작하고 비동기 클록신호(QLT)에 따라 쉬프트하면서 N비트 디지털 데이터의 최상위 비트를 논리"1"로 하고 나머지 비트들은 논리 "0"으로 하여 디지털 아날로그 변환기(140)에 제공한다. 이어서 비교기(120)의 출력이 "0"이면 최상위 비트 값을 "1"에서 "0"으로 변환하고 그 다음 비트 값을 "1"로 세팅한다. 반대로 비교기(120)의 출력이 "1"이면 최상위 비트 값을 "1"로 유지하고 그 다음 비트 값을 "1"로 세팅한다. 이와 같은 동작을 최하위 비트까지 연속적으로 반복하여 N 비트 디지털 데이터를 출력한다. 그러므로 축차근사 로직회로(130)는 N번째 클록신호에 응답하여 쉬프트 레지스터의 N번째 레지스터의 출력신호(LSB)를 로우상태에서 하이상태로 발생한다.

디지털 아날로그 변환기(140)는 축차근사 로직회로(130)에서 제공된 N비트 디지털 데이터를 아날로그 신호로 변환하여 비교기(120)의 기준신호(Vref)로 제공한다.

클록발생기(150)는 비교기(120)의 출력상태와 배경조정회로(160)에서 공급되는 조정신호(DTS)에 응답하여 지연시간이 조정된 클록신호(QLT)를 발생한다.

배경조정회로(160)는 변환동작구간에서 축차근사 로직회로(130)의 LSB 신호를 입력하여 동작 사이클 수를 센싱하고 센싱된 사이클 수가 N을 추종하도록 조정신호(DTS)를 생성한다.

도 2는 도 1의 클록발생기(150)의 바람직한 일 실시예의 회로구성을 나타내고 도 3은 도 2의 동작을 설명하기 위한 타이밍도를 나타낸다.

도 2를 참조하면 클록발생기(150)는 입력수단(152), 지연블록(154), 출력수단(156)을 포함한다.

입력수단(152)은 비교기(150)의 포지티브 출력신호(VCP)와 네가티브 출력신호(VCN)를 입력하여 동작상태 신호(DONE)를 발생한다. 예컨대 입력수단(152)은 앤드 게이트로 구성할 수 있다. 앤드 게이트는 두 입력신호가 모두 고레벨 상태, 즉 논리 "1"상태이면 동작상태 신호(DONE)를 논리"1"로 출력한다.

지연블록(154)은 미세튜닝회로(154a)와 조악튜닝회로(154b)를 포함한다. 지연블록(154)은 조정신호(DTS)에 응답하여 동작상태신호(DONE)를 소정 시간 지연시켜서 지연신호(QDEL)를 출력한다. 조정신호(DTS)는 미세조정신호(FTS)와 조악조정신호(CTS)를 포함한다. 미세튜닝회로(154a)는 미세조정신호(FTS)에 응답하여 미세지연시간이 결정되고 조악튜닝회로(154b)는 조악조정신호(CTS)에 응답하여 조악지연시간이 결정된다.

출력수단(156)은 개신신호(QST)에 응답하여 지연신호(QDEL)를 클록신호(QLT)로 출력한다. 예컨대 출력수단(156)은 앤드 게이트로 구성할 수 있다. 앤드 게이트는 개시신호(QST)의 고레벨 상태에서 지연신호(QDEL)를 통과시킨다.

그러므로 클록신호(QLT)는 도 3에 도시한 바와 같이 비교기(120)의 액티브 동작에 응답하여 소정 시간 지연된 후에 저레벨 상태로 넌액티브되고, 클록신호(QLT)의 넌액티브 상태에 응답하여 비교기(120)의 출력상태가 리셋된다. 그러므로 리셋된 비교기(120)의 넌액티브 동작에 응답하여 소정 시간 지연된 후에 클록신호(QLT)가 고레벨 상태로 액티브된다.

그러므로 지연블록(154)의 지연특성이 공정변수, 온도 변동 또는 전원전압변동의 영향으로 변동될 경우에 정확하게 N개의 비동기 클록신호를 발생할 수 없게 된다. 따라서 공정변수, 온도 변동 또는 전원전압변동의 영향으로 지연특성이 변동될 경우에도 정확하게 N개의 클록신호를 생성할 수 있도록 지연시간이 적응적으로 조정되어야 한다.

본 발명에서는 ADC 동작 전 외부 레지스터 제어를 통해 지연시간을 조정하는 방식을 대체하는 배경조정(background calibration) 방식을 제안한다. 배경조정방식이란 IP 동작 중 계속적으로 IP의 성능을 센싱하여 원하는 성능을 보이도록 지속적으로 보정하는 기술을 말하며 본 발명에서는 비동기 클록신호의 숫자를 센싱하여 지속적인 보정을 통해 원하는 비동기 클록신호의 숫자를 유지하고자 한다.

그러므로 본 발명에서 배경조정기술을 적용하기 위하여 클록발생기(150)의 지연블록(154)의 회로구성을 가변조정방식으로 변경하고 배경조정회로(160)를 추가한다.

도 4는 도 2의 지연블록(154)의 바람직한 일 실시예의 회로구성을 나타낸다.

도 4를 참조하면 지연블록(154)은 미세튜닝(Fine Tuning)회로(154a) 및 조악튜닝(Coarse Tuning)회로(154b)를 포함한다. 조악튜닝회로(154b)는 복수의 고정 전류형 시모스 지연 셀들과 복수의 조악제어스위치들을 포함한다. 복수의 고정 전류형 시모스 지연 셀들은 예컨대 4개의 지연 셀들(DLC1~DLC4)로 구성되고 복수의 조악제어스위치들은 5개의 스위치들(CSW1~CSW5)을 포함한다. 4개의 지연 셀들(DLC1~DLC4)은 종속 연결된다.

스위치(CSW1)는 조악조정신호(CTS1)에 응답하여 미세튜닝회로(154a), 즉 지연 셀(DLC0)을 출력단에 직접 연결하고, 스위치(CSW2)는 조악조정신호(CTS2)에 응답하여 지연 셀(DLC1)을 출력단에 직접 연결하고, 스위치(CSW3)는 조악조정신호(CTS3)에 응답하여 지연 셀(DLC2)을 출력단에 직접 연결하고, 스위치(CSW4)는 조악조정신호(CTS4)에 응답하여 지연 셀(DLC3)을 출력단에 직접 연결하고, 스위치(CSW5)는 조악조정신호(CTS5)에 응답하여 지연 셀(DLC4)을 출력단에 직접 연결한다.

그러므로 지연 셀들(DLC0 ~ DLC4)의 각 지연시간이 예컨대 10이라 가정하면, CSW1이 턴온되면 DLC0에 의해 지연시간은 10이 되고, CSW2가 턴온되면 DLC0 및 DLC1의 종속 연결에 의해 지연시간은 20이 되고, CSW3가 턴온되면 DLC0 내지 DLC2의 종속연결에 의해 지연시간은 30이 되고, CSW4가 턴온되면 DLC0 내지 DLC3의 종속연결에 의해 지연시간은 40이 되고, CSW5가 턴온되면 DLC0 내지 DLC4의 종속연결에 의해 지연시간은 50이 된다.

도 5는 도 4의 조악튜닝회로(154b)의 지연 셀들(DLC1~DLC4)의 각 회로구성을 나타낸다.

도 5를 참조하면 지연 셀들(DLC1~DLC4) 각각은 CMOS 인버터(INV1, INV2)를 2단 종속 연결한 구조를 가진다. CMOS 인버터(INV1, INV2)들 각각은 외부 환경적 영향을 최소화하기 위하여 고정 전류원(CCS1, CCS2)에 의해 풀다운 드레인 전류(Id)가 고정된다. 그러므로 입력신호의 상승에지는 전단 고정 전류원(CCS1)의 풀다운 드레인 전류(Id)에 의해 지연되고, 하강에지는 후단 전류원(CCS2)의 풀다운 드레인 전류(Id)에 의해 지연된다.

도 6은 도 4의 미세튜닝회로(154a)의 지연 셀(DLC0)의 회로구성을 나타낸다.

도 6을 참조하면 지연 셀(DCL0)은 CMOS 인버터(INV3, INV4)를 2단 종속 연결한 구조를 가진다. CMOS 인버터(INV3, INV4)들 각각은 풀다운 드레인 패스에 가변 전류원(VCS1, VCS2)이 각각 직렬로 연결된다. 가변 전류원(VCS1, VCS2) 각각은 복수의 미세제어스위치들, 예컨대 5개의 스위치들(FSW1~FSW5, FSW6~FSW10)과 복수의 고정 전류원들 예컨대 5개의 고정 전류원들(FCS1~FCS5, FCS6~FCS10)을 각각 포함한다.

스위치(FSW1, FSW6)는 미세조정신호(FTS1)에 응답하여 미세 전류원(FCS1, FCS6)을 인버터(INV3, INV4)에 각각 연결한다. 스위치(FSW2, FSW7)는 미세조정신호(FTS2)에 응답하여 고정 전류원(FCS2, FCS7)를 인버터(INV3, INV4)에 각각 연결한다. 스위치(FSW3, FSW8)는 미세조정신호(FTS3)에 응답하여 고정 전류원(FCS3, FCS8)를 인버터(INV3, INV4)에 각각 연결한다. 스위치(FSW4, FSW9)는 미세조정신호(FTS4)에 응답하여 고정 전류원(FCS4, FCS9)을 인버터(INV3, INV4)에 각각 연결한다. 스위치(FSW5, FSW10)는 미세조정신호(FTS5)에 응답하여 고정 전류원(FCS5, FCS10)를 인버터(INV3, INV4)에 각각 연결한다.

고정 전류원(FCS1, FCS6)의 전류는 예컨대 5Id의 크기를 가진다. 고정 전류원(FCS2, FCS7)의 전류는 4Id의 크기를 가진다. 고정 전류원(FCS3, FCS8)의 전류는 3Id의 크기를 가진다. 고정 전류원(FCS4, FCS9)의 전류는 2Id의 크기를 가진다. 고정 전류원(FCS5, FCS10)의 전류는 Id 크기를 가진다.

그러므로 FSW1 및 FSW6이 턴온되면 5Id의 지연시간이 선택되며, FSW2, FSW7이 턴온되면 4Id의 지연시간이 선택되며, FSW3, FSW8이 턴온되면 3Id의 지연시간이 선택되며, FSW4, FSW9이 턴온되면 2Id의 지연시간이 선택되며, FSW5, FSW10이 턴온되면 Id의 지연시간이 선택된다. 그러므로 지연 셀들(DLC1~DLC4) 각각의 지연시간을 10이라 가정하면 미세튜닝회로(154a)에서는 스위칭 제어에 의해 2, 4, 6, 8 또는 10으로 지연시간을 조정할 수 있다.

도 7은 도 4의 지연블록(154)에서 조정 가능한 지연시간을 설명하기 위한 도면이다.

도 7을 참조하면, 지연블록(154)에서 조정가능한 지연시간은 미세조정신호(FTS) 및 조악조정신호(CTS)의 조합에 의해 최소 2부터 최대 50까지 지연 시간을 조정할 수 있다. 예컨대 중앙값 26이 초기값으로 주어진다면 미세조정 시에는 24, 22로 2씩 감소하거나 28, 30으로 2씩 증가시킬 수 있다. 그리고 조악조정 시에는 16, 6으로 10씩 감소하거나 36, 46으로 10씩 증가시킬 수 있다.

도 6은 도 2의 배경조정회로(160)의 바람직한 일 실시예의 블록도를 나타낸다.

도 6을 참조하면 배경조정회로(160)는 센싱회로(162), 모드 판단부(164) 및 조정신호 발생회로(166)를 포함한다.

센싱회로(162)는 LSB신호에 응답하여 N번째 클록신호에서 세트값을 세팅하고, N+1번째 클록신호에 동기하여 반주기 단위로 클록신호의 수를 센싱한 복수의 센싱신호들, 예컨대 4개의 센싱신호(ALC0, ALC0.5, ALC1, ALC1.5)를 각각 발생하고 변환종료신호(QEN)에 응답하여 클록신호의 입력을 차단하여 센싱신호의 상태를 유지한다.

도 7은 도 6의 센싱회로(162)의 바람직한 일 실시에의 상세회로를 나타낸다.

도 7을 참조하면 센싱회로(162)는 세트수단(162a), 센싱신호 발생회로(162b), 래치회로(162c)를 포함한다.

세트수단(162)은 예컨대 D 플립플롭(DFF1)을 포함한다. DFF1은 LSB를 클록입력하고 VDD를 데이터 입력한다. 그러므로 LSB가 로우상태에서 하이상태로 상태 천이하는 시점 즉 N 번째 클록신호의 상승에지에 동기하여 정출력단을 VDD의 하이상태인 세트신호로 출력한다.

센싱신호 발생회로(162b)는 예컨대 4개의 D 플립플롭(DFF2~5)을 포함한다. DFF2 및 DFF3는 클록신호(QLT)의 상승에지에 동기하여 데이터 입력을 각각 출력한다. DFF2의 데이터 입력단은 DFF1의 정출력단에 연결되고 DFF3의 데이터 입력단은 DFF2의 정출력단에 연결된다.

DFF4 및 DFF5는 래치회로(162c)를 통해 반전된 클록신호(BQLT)의 상승에지, 즉 클록신호(QLT)의 하강에지에 동기하여 데이터 입력을 각각 출력한다. DFF4의 데이터 입력단은 DFF2의 정출력단에 연결되고 DFF5의 데이터 입력단은 DFF4의 정출력단에 연결된다.

DFF2의 정출력은 제1센싱신호(ALC0)로 제공되고 N+1번째 클록신호의 상승에지에 동기하여 로우상태에서 하이상태로 상태 천이한다. DFF3의 정출력은 제2센싱신호(ALC1)로 제공되고 N+2번째 클록신호의 상승에지에 동기하여 로우상태에서 하이상태로 상태 천이한다. DFF4의 정출력은 제3센싱신호(ALC0.5)로 제공되고 N+1번째 클록신호의 하강에지에 동기하여 로우상태에서 하이상태로 상태 천이한다. DFF5의 정출력은 제4센싱신호(ALC1.5)로 제공되고 N+2번째 클록신호의 하강에지에 동기하여 로우상태에서 하이상태로 상태 천이한다.

래치회로(162c)는 예컨대 4개의 시모스 인버터들(INV5~INV7)과 스위치(SW), 제어 인버터(CINV)를 포함한다.

INV5 및 INV6는 시모스 래치구조로 연결된다. INV5의 입력단과 INV6의 출력단 사이에는 스위치(SW)가 연결된다. SW는 변환종료신호에 응답하여 스위칭된다. 제어 인버터(CINV)의 입력단에는 클록신호(QLT)가 입력되고 출력단은 INV5의 입력단에 연결된다. CINV의 풀업 제어단에는 변환종료신호(QEN)가 인가되고 풀다운 제어단에는 INV7을 통하여 변환종료신호(QEN)가 인가된다.

그러므로 래치회로(162c)는 변환동작구간에서는 CINV가 액티브 상태로 제어되어 시모스 인버터로 동작하고, SW는 턴 오프 상태로 유지된다. 따라서 클록신호(QLT)가 DFF2~DFF5의 클록단자에 인가된다. 변환종료신호(QEN)가 로우상태에서 하이상태로 상태 천이되면 CINV는 차단상태로 제어되고 SW는 턴온되므로 INV5 및 INV6은 래치로 동작하여 어느 한 상태로 클록신호라인을 고정시킨다. 그러므로 클록신호(QLT)가 인가되더라도 래치회로(162c)에 의해 차단되므로 DFF2~DFF5의 클록단자에는 클록신호가 인가되지 않는다. 그러므로 DFF2~DFF5의 정출력단들에서 각각 출력되는 제1 내지 제4 센싱신호들(ALC0, ALC0.5, ALC1, ALC1.5)은 변환종료시점의 상태로 유지된다.

도 6을 참조하면 모드 판단부(164)는 변환종료신호(QEN)에 동기하여 제1 내지 제4 센싱신호들(ALC0, ALC0.5, ALC1, ALC1.5)을 입력한다. 그리고 이들 4개의 센싱신호의 상태를 조합하여 다음 <표 1>과 같이 조정모드를 판단하고 조악클록신호(CCK) 및 미세클록신호(FCK)를 각각 출력한다.

조정신호 발생회로(166)는 조악조정신호(CTS)를 발생하기 위한 양방향 쉬프트 레지스터(166a)와 미세조정신호(FTS)를 발생하기 위한 양방향 쉬프트 레지스터(166b)를 포함한다.

양방향 쉬프트 레지스터(166a)는 반주기 이상 차이가 난 상태를 조정하기 위하여 센싱신호(ALC0, ALC1.5)를 입력하여 쉬프트 방향을 결정하고 조악클록신호(CCK)에 응답하여 초기값을 우측 또는 좌측으로 쉬프트하여 조악조정신호(CTS1~CTS5) 중 어느 하나만 논리"1"로 되고 나머지는 논리 "0"으로 되는 조악조정신호(CTS)를 출력한다.

예컨대 조악조정신호(CTS)는 초기값으로 "00100"값을 가질 수 있다. 센싱신호(ALC0)가 로우이면 클록수가 N-1로 센싱된 상태이므로 조악클록신호(CCK)가 입력될 때마다 중앙의 "1"이 좌측으로 쉬프트하여 조악조정신호(CTS)가 "01000"으로 변하게 된다. 그러므로 조악지연시간이 초기값 20에서 10으로 감소된다. 반대로 센싱신호(ALC1.5)가 하이이면 클록수가 N+1.5로 센싱된 상태이므로 조악클록신호(CCK)가 입력될 때마다 중앙의 "1"이 우측으로 쉬프트 하여 조악조정신호(CTS)가 "00010"으로 변하게 된다. 그러므로 조악지연시간이 초기값 20에서 30으로 증가된다.

양방향 쉬프트 레지스터(166b)는 반주기 이내의 차이를 조정하기 위하여 센싱신호(ALC0.5 ALC1)를 입력하여 쉬프트 방향을 결정하고 미세클록신호(FCK)에 응답하여 초기값을 우측 또는 좌측으로 쉬프트하여 미세조정신호(FTS1~FTS5) 중 어느 하나만 논리"1"로 되고 나머지는 논리 "0"으로 되는 미세조정신호(FTS)를 출력한다.

예컨대 미세조정신호(FTS)는 초기값으로 "00100"값을 가질 수 있다. 센싱신호(ALC0.5)가 로우이면 클록수가 N으로 센싱된 상태이므로 미세클록신호가 입력될 때마다 중앙의 "1"이 좌측으로 쉬프트 하여 "01000"으로 미세조정신호(FTS)가 변하게 된다. 그러므로 미세지연시간이 초기값 6에서 4으로 감소된다. 반대로 센싱신호(ALC1)가 하이이면 클록수가 N+1로 센싱된 상태이므로 미세클록신호(FCK)가 입력될 때마다 중앙의 "1"이 우측으로 쉬프트 하여 "00010"으로 미세조정신호(FTS)가 변하게 된다. 그러므로 미세지연시간이 초기값 6에서 8로 증가된다.

도 8은 도 7의 센싱회로의 락킹모드를 설명하기 위한 파형도이고, 도 9는 도 7의 센싱회로의 지연시간 증가형 미세조정모드를 설명하기 위한 파형도이고, 도 10은 도 7의 센싱회로의 지연시간 증가형 조악조정모드를 설명하기 위한 파형도이고, 도 11은 도 7의 센싱회로의 지연시간 감소형 미세조정모드를 설명하기 위한 파형도이고, 도 12는 도 7의 센싱회로의 지연시간 감소형 조악조정모드를 설명하기 위한 파형도이다.

도 8을 참조하면 센싱회로(162)는 클록신호(QLT)의 N+1번째 상승에지에서 ALCO가 하이상태로 천이되고 N+1번째 하강에지에서 ALC0.5가 하이상태로 천이된 다음에 변환종료신호(QEN)의 상승에지에서 클록신호(QLT)의 입력이 차단되므로 ALC1 및 ALC1.5는 로우상태를 유지한다. 따라서 변환동작구간에서 N + 0.5개의 클록신호의 수가 매칭되므로 이전 지연시간을 락킹한다.

도 9를 참조하면 센싱회로(162)는 클록신호(QLT)의 N+1번째 상승에지에서 ALCO가 하이상태로 천이되고 N+1번째 하강에지에서 ALC0.5가 하이상태로 천이되고 N+2번째 상승에지에서 ALC1이 하이상태로 천이된 다음에 변환종료신호(QEN)의 상승에지에서 클록신호(QLT)의 입력이 차단되므로 ALC1.5는 로우상태를 유지한다. 따라서 변환동작구간에서 N +1개의 클록신호의 수가 센싱되고 이는 이전 지연시간이 공정변수, 온도변동 또는 전압변동에 의해 짧아진 것을 의미한다. 그러므로 모드 판단부(164)에서는 지연시간을 증가시키기 위하여 지연시간 증가형 미세조정모드를 판단하고 조정신호 발생회로(166)를 통해 증가형 미세조정신호를 발생하여 지연블록(154)의 지연시간을 미세 조정한다. 그러므로 다음 변환동작 사이클에서는 지연시간이 미세 증가된 지연시간에 의해 클록신호(QLT)가 발생된다.

도 10을 참조하면 센싱회로(162)는 클록신호(QLT)의 N+1번째 상승에지에서 ALCO가 하이상태로 천이되고 N+1번째 하강에지에서 ALC0.5가 하이상태로 천이되고 N+2번째 상승에지에서 ALC1이 하이상태로 천이되고 N+2번째 하강에지에서 ALC1.5가 하이상태로 천이된 다음에 변환종료신호(QEN)의 상승에지에서 클록신호의 입력이 차단된다. 따라서 변환동작구간에서 N + 1.5개의 클록신호의 수가 센싱되고 이는 이전 지연시간이 공정변수, 온도변동 또는 전압변동에 의해 짧아진 것을 의미한다. 그러므로 모드 판단부(164)에서는 지연시간을 증가시키기 위하여 지연시간 증가형 조악조정모드를 판단하고 조정신호 발생회로(166)를 통해 증가형 조악조정신호를 발생하여 지연블록(154)의 지연시간을 조악 조정한다. 그러므로 다음 변환동작 사이클에서는 지연시간이 조악 증가된 지연시간에 의해 클록신호(QLT)가 발생된다.

도 11을 참조하면 센싱회로(162)는 클록신호(QLT)의 N+1번째 상승에지에서 ALCO가 하이상태로 천이된 다음에 변환종료신호(QEN)의 상승에지에서 클록신호의 입력이 차단되므로 ALC0.5, ALC1 및 ALC1.5는 로우상태를 유지한다. 따라서 변환동작구간에서 N개의 클록신호의 수가 센싱되고 이는 이전 지연시간이 공정변수, 온도변동 또는 전압변동에 의해 길어진 것을 의미한다. 그러므로 모드 판단부(164)에서는 지연시간을 감소시키기 위하여 지연시간 감소형 미세조정모드를 판단하고 조정신호 발생회로(166)를 통해 감소형 미세조정신호를 발생하여 지연블록(154)의 지연시간을 미세 조정한다. 그러므로 다음 변환동작 사이클에서는 지연시간이 미세 감소된 지연시간에 의해 클록신호(QLT)가 발생된다.

도 12를 참조하면 센싱회로(162)는 클록신호(QLT)의 N + 1번째 상승에지 이전에 변환종료신호(QEN)의 상승에지에서 클록신호의 입력이 차단되므로 ALC0, ALC0.5, ALC1 및 ALC1.5는 모두 로우상태를 유지한다. 따라서 변환동작구간에서 N-1개의 클록신호의 수가 센싱되고 이는 이전 지연시간이 공정변수, 온도변동 또는 전압변동에 의해 많이 길어진 것을 의미한다. 그러므로 모드 판단부(164)에서는 지연시간을 감소시키기 위하여 지연시간 감소형 조악조정모드를 판단하고 조정신호 발생회로(166)를 통해 감소형 조악조정신호를 발생하여 지연블록(154)의 지연시간을 조악 조정한다. 그러므로 다음 변환동작 사이클에서는 지연시간이 조악 감소된 지연시간에 의해 클록신호(QLT)가 발생된다.

도 13은 본 발명에 의한 변환방법을 설명하기 위한 바람직한 일실시예의 흐름도를 나타낸다.

도 13을 참조하면 본 발명에 의한 아날로그 신호를 n 비트 디지털 데이터로 변환하는 방법은 먼저 클록신호(QLT)의 지연시간을 초기값 d0로 초기화한다(S102). 이어서 아날로그 신호를 샘플링한다(S104). 샘플링된 아날로그 신호를 클록신호(QLT)의 매주기마다 축차적으로 가변되는 기준신호와 비교하여 디지털 데이터로 변환한다(S106). 즉 비교단계의 결과에 근사하는 이진신호를 최상위 비트부터 최하위 비트까지 축차적으로 검색하고 검색된 이진신호를 포함하는 n 비트 디지털 데이터를 축차적으로 발생한다. 그리고 발생된 n 비트 디지털 데이터를 아날로그로 변환하여 비교단계의 기준신호로 발생한다.

축차 근사 변환에 의해 디지털 데이터의 변환이 종료되었는지를 체크한다(S108). S108단계에서 변환 종료이면 종료시점에서 변환동작과정에서 사용한 클록신호의 수를 센싱한다(S110).

센싱된 클록신호의 수(X)가 N+0.5이면(S112) 락킹모드를 수행하여 클록신호의 지연시간을 초기값으로 유지한다(S114).

S112단계에서 센싱된 클록신호의 수(X)가 N+0.5 보다 작으면 N과 비교한다(S116). S116단계에서 N이면 클록신호의 주기가 조금 늘어난 것으로 판단하여 이를 원래의 클록주기로 되돌리기 위하여 클록신호의 지연시간을 이전 값보다 조금 감소되도록 미세감소모드를 수행한다(S118).

S116단계에서 센싱된 클록신호의 수(X)가 N보다 작으면 클록신호의 주기가 많이 늘어난 것으로 판단하여 이를 원래의 클록주기로 되돌리기 위하여 클록신호의 지연시간을 이전 값보다 크게 감소되도록 조악감소모드를 수행한다(S120).N과 비교한다(S116). S116단계에서 N이면

S112단계에서 센싱된 클록신호의 수(X)가 N+0.5 보다 크면 N+1과 비교한다(S122). S122단계에서 N+1이면 클록신호의 주기가 조금 줄어든 것으로 판단하여 이를 원래의 클록주기로 되돌리기 위하여 클록신호의 지연시간을 이전 값보다 조금 증가되도록 미세증가모드를 수행한다(S124).

S122단계에서 센싱된 클록신호의 수(X)가 N+1보다 크면 클록신호의 주기가 많이 줄어든 것으로 판단하여 이를 원래의 클록주기로 되돌리기 위하여 클록신호의 지연시간을 이전 값보다 크게 증가되도록 조악증가모드를 수행한다(S126).

S114, S118, S120, S124 및 S126단계에서 지연시간을 조정한 다음에 시스템 종료여부를 확인하고(S128) 종료가 아니면 S104를 수행한다.

그러므로 본 발명에서는 도 14에 도시한 바와 같이 샘플링 구간에서 지연시간의 조정을 완료하고 변환동작구간에서 클록신호의 수를 센싱을 완료한다. 따라서 매 변환 사이클 마다 클록신호의 주기변동을 체크하고 변환동작구간에서 사용되는 클록신호의 수가 N+0.5를 추종하도록 지연시간을 자동적으로 조정할 수 있다.

이상 본 발명의 실시예들에 따른 아날로그 디지털 변환장치에 대하여 설명의 편의를 위하여 조정단계, 양방향 쉬프트 레지스터, 플립플롭 및 논리회로들의 수를 제한하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 더 세밀하거나 더 간략하게 조정단계를 설정하거나 플립플롭 및 논리 회로들의 수를 가감할 수 있음을 이해하여야 할 것이다.

본 발명은 아날로그 디지털 변환장치를 포함하는 임의의 장치에 유용하게 이용될 수 있고, 특히 아날로그 신호를 디지털 데이터로 변환하는 모든 전자장치 및 시스템 등에 더욱 유용하게 이용될 수 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.