시간-디지털 변환기 및 변환방법

시간-디지털 변환기 및 변환방법{TIME TO DIGITAL CONVERTER AND CONVERTING METHOD}

본 발명은 시간-디지털 변환기 및 변환방법에 관한 것이다.

시간-디지털 변환기(Time to Digital Converter, 이하 TDC라고 칭함)는 시간 정보를 디지털 코드로 변환하는 장치이다. TDC는 두 입력 신호 사이의 시간 차이에 대응하는 디지털 코드를 생성한다. 이러한 TDC는 아날로그-디지털 변환기(Analog-Digital Converter, ADC), 위상 고정 루프(Phase Locked Loop, PLL), 지연고정루프(Delay Locked Loop, DLL), 이미지 센서, 형상 스캔 장치, 거리 측정 장치 등에 다양하게 사용된다.

본 발명은 빠른 동작 속도 및 높은 정확도를 보장함과 동시에, 선형성을 유지함으로써, 신뢰성을 함께 향상시키는 시간-디지털 변환기를 제공하는데 목적이 있다.

상기와 같은 목적을 달성하기 위해 본 발명인 시간-디지털 변환기는 시작신호 및 중지신호를 수신하고, 상기 시작신호를 제1시간단위로 지연시켜 n개(n은 2이상의 정수)의 제1지연시작신호를 생성하여 상기 제1지연시작신호와 중지신호의 시간차를 제1시간단위로 측정하며, 상기 제1지연시작신호를 상기 제1시간단위보다 짧은 시간단위로 지연시킨 제2지연시작신호를 생성하는 코오스 TDC, 상기 코오스 TDC에서 생성된 제2지연시작신호 및 상기 중지신호를 수신하고 각각 지연시켜, 상기 제2지연시작신호와 중지신호의 시간차를 제2시간 단위로 측정하는 파인 TDC를 포함한다.

실시예로서, 상기 코오스 TDC는 상기 시작신호를 상기 제1시간단위의 절반으로 지연시키는 2n개(n은 2이상의 정수)의 지연셀를 포함하고, 상기 제1시간단위로 상기 시작신호를 지연시키기 위해 인접한 2개의 상기 지연셀이 한쌍을 이룬 n개(n은 2이상의 정수)의 지연셀쌍 사이에 연결되어 제1지연시작신호 및 중지신호의 논리레벨에 따라 출력비트의 값을 결정하는 n개(n은 2이상의 정수)의 코오스 비트 검출기를 포함하며, 상기 지연셀쌍을 형성하는 2개의 지연셀 사이의 노드 각각에서 상기 제2지연시작신호가 출력되며, 상기 제1시간단위는 상기 제2시간단위보다 크다.

실시예로서, 상기 n개의 비트 검출기 중 k번째(k≤n, k는 2이상의 정수) 코오스 비트 검출기에 출력비트 값이 "1"인 경우 k번째 상기 제1지연시작신호에 상기 제1시간단위 절반의 지연을 더 시킨 제2지연시작신호가 상기 파인 TDC에 제공되며,

실시예로서, 상기 파인 TDC는 n개(n은 2이상의 정수) 지연셀을 포함하는 제1지연라인 및 제2지연라인을 포함하되, 상기 제1지연라인은 상기 중지신호를 제3시간단위로 지연시켜 n개(n은 2이상의 정수)의 지연중지신호를 생성하고, 상기 제2지연라인은 상기 제2지연시작신호를 제4시간단위로 지연시켜 n개(n은 2이상의 정수) 제3지연시작신호를 생성한다.

실시예로서, 상기 제3시간단위는 상기 제4시간단위보다 크며, 상기 제3시간단위와 상기 제4시간단위의 차는 상기 제2시간단위이다.

실시예로서, 상기 파인 TDC는 상기 지연중지신호 및 제3지연시작신호의 논리레벨에 따라 출력비트를 생성하는 n개(n은 2이상의 정수)의 파인 비트 검출기를 더 포함한다.

실시예로서, 상기 코오스 TDC로부터 출력비트를 수신하고 코오스 시간을 출력하는 제1인코더; 상기 파인 TDC로부터 출력비트를 수신하고 파인 시간을 출력하는 제2인코더 및 상기 코오스 시간과 상기 파인 시간에 의해 상기 시작신호와 상기 중지신호 사이의 시간차를 출력하는 덧셈기를 더 포함한다.

본 발명인 시간-디지털 변환방법은 (a) 시작신호를 코오스 TDC에 제공하여 제1시간단위로 지연시켜 제1지연시작신호를 생성시키는 단계; (b) 상기 코오스 TDC는 상기 제1지연시작신호와 중지신호의 논리레벨에 따라 제1출력비트를 생성하는 단계; (c) 상기 코오스 TDC에서 상기 제1지연시작신호를 지연시켜 제2지연시작신호를 생성시키는 단계; (d) 상기 중지신호를 파인 TDC의 제1지연라인에 제공하여 제3시간단위로 지연시켜 지연중지신호를 생성시키는 단계; (e) 상기 제2지연시작신호를 파인 TDC의 제2지연라인에 제공하여 제4시간단위로 지연시켜 제3지연시작신호를 생성시키는 단계;및 (f) 상기 제3지연시작신호와 상기 지연중지신호의 논리레벨에 따라 제2출력비트를 생성하는 단계를 포함한다.

실시예로서, 상기 (c)단계인 상기 제1지연시작신호를 지연시켜 제2지연시작신호를 생성시키는 단계는 상기 제1시간단위보다 짧은 시간단위로 지연시키는 것을 특징으로 하고, 상기 (d)단계의 제3시간단위는 상기 (e)단계의 제4시간단위 보다 큰 것을 특징으로 하는 시간-디지털 변환방법.

본 발명인 코오스 TDC와 파인 TDC가 결합된 시간-디지털 변환기는 상기 코오스 TDC는 2n개(n은 2이상의 정수)의 제1지연셀; 및 인접한 2개의 제1지연셀로 형성된 지연셀쌍 사이에 연결된 코오스 비트검출기를 포함하고, 상기 파인 TDC는 n개(n은 2이상의 정수)의 제2지연셀을 포함하는 제1지연라인; n개(n은 2이상의 정수)의 제3지연셀을 포함하는 제2지연라인; 및 각각이 상기 제2지연셀, 상기 제3지연셀에 연결된 n개(n은 2이상의 정수)의 파인 비트검출기를 포함하며, 시작신호는 제1지연셀로 입력되고, 중지신호는 상기 코오스 비트검출기 및 상기 제1지연라인으로 입력되며, 상기 제2지연라인은 상기 코오스 TDC에 지연셀쌍을 형성하는 2개의 제1지연셀 사이의 노드와 연결되어 있으며, 상기 제2지연셀에 의해서 지연되는 시간은 상기 제3지연셀에 의해서 지연되는 시간보다 크고, 상기 제2지연셀에 의해서 지연되는 시간과 상기 제3지연셀에 의해서 지연되는 시간의 차이는 상기 제1지연셀에 의해 지연되는 시간보다 작다.

본 발명의 실시 예에 따른 시간-디지털 변환기는 코오스 시간-디지털 변환기와 파인 시간-디지털 변환기를 결합함으로써, 빠른 동작 속도 및 높은 정확도를 보장한다. 본 발명의 실시 예에 따른 시간-디지털 변환기는 파인 시간-디지털 변환기의 측정범위를 확장함으로써, 선형성을 유지하고 신뢰성을 향상시킬 수 있다.

도 1은 본 발명의 제1실시 예에 따른 TDC(1000) 및 이를 구비하는 시간 측정 장치를 보여주는 도면이다
도 2는 코오스 TDC의 동작을 설명하기 위한 타이밍도이다.
도 3은 본 발명의 제2실시 예에 따른 TDC(2000) 및 이를 구비하는 시간 측정 장치를 보여주는 도면이다.
도 4 및 도 5는 각각 도 3의 파인 TDC에 의하여 지연된 시작 신호 및 중지 신호를 예시적으로 보여주기 위한 도면이다.
도 6은 도 3의 파인 TDC의 예시적인 동작을 보여주는 타이밍도이다.
도 7은 본 발명의 제3실시 예에 따른 TDC(3000) 및 이를 구비하는 시간 측정 장치를 보여주는 도면이다.
도 8은 도 7의 2단 TDC(3000)의 동작을 좀더 자세히 설명하기 위한 타이밍도이다.
도 9는 먹스 지연이 없는 경우에, 도 7의 2단 TDC(3000)의 동작을 파인 지연부하게 설명하기 위한 도면이다.
도 10 및 도 11은 먹스 지연이 있는 경우에, 도 7의 2단 TDC(3000)의 동작을 파인 지연부하게 설명하기 위한 도면이다.
도 12는 코오스 TDC(3100, 도 7 참조)의 오류로 인하여 야기되는 먹스 지연을 예시적으로 설명하기 위한 도면이다.
도 13은 먹스 지연이 발생하는 경우에, 도 7의 2단 TDC(3000)의 선형성의 저해 현상을 시뮬레이션한 결과를 보여주는 도면이다.
도 14는 본 발명의 제 4 실시 예에 따른 TDC(4000)를 보여주는 도면이다.
도 15는 도 14의 확장 2단 TDC(4000)의 동작을 설명하기 위한 도면이다.
도 16은 도 14의 파인 TDC(4000)의 측정 범위를 파인 지연부하게 설명하기 위한 도면이다.
도 17은 도 14의 확장 2단 TDC(4000)이 선형성을 보장함을 보여주는 시뮬레이션한 결과이다.
도18은 본 발명의 일실시예에 따른 시간-디지털 변환방법의 순서도이다.

실시예들은 여러 가지 다른 형태들로 구체화되어질 수 있고, 여기에서 설명되는 양태들로 한정되는 것으로 해석되지 않는다. 오히려, 상기 양태들은 실시예들을 더욱 철저하고 완전하게 되도록 해주며, 당업자에게 실시예들의 영역을 충분히 전달할 수 있도록 해준다. 비록 제1, 제2 .. 등을 지칭하는 용어들이 여러 구성 요소들을 기술하기 위하여 여기에서 사용되어 질 수 있다면, 상기 구성 요소들은 이러한 용어들로 한정되지 않는 것으로 이해되어 질 것이다. 또한 실시예에서 언급되는 서수(첫번째, 두번째 …), 기수(제1, 제2 …)는 구별된다. 단지 이러한 용어들은 어떤 구성 요소로부터 다른 구성 요소를 구별하기 위해서 사용되어질 뿐이다.

이하, 본 발명이 속하는 기술 분야에서의 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 이해할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.

본 발명의 실시 예에 따른 시간-디지털변환기(이하 "TDC"라함)는 아날로그-디지털 변환기(ADC), 위상 고정 루프(PLL), 지연고정루프(DLL), 이미지 센서, 형상 스캔 장치, 거리 측정 장치 등에 다양하게 적용 및 응용될 수 있다.

이하에서 TDC는 시간 측정 장치에 사용되는 변환기로 기술하기로 한다.

도 1은 본 발명의 제 1 실시 예에 따른 TDC(1000) 및 이를 구비하는 시간 측정 장치를 보여주는 도면이다. 도 1에서, 시간 측정 장치는 TDC(1000) 및 인코더(10)를 구비한다. 도 1의 TDC(1000)는 이하에서 코오스 TDC(Coarse TDC)라 칭해진다. 코오스 TDC(1000)는 두 입력신호 즉 시작 신호(SS) 및 중지 신호(SP)를 수신하고, 시작 신호(SS) 및 중지 신호(SP) 사이의 시간 차 예를 들어 상승에지 사이의 시간차를 디지털 비트(Q1~Qn)로 출력한다.

도 1을 참조하면, 코오스 TDC(1000)는 복수의 지연셀들(1110~11n0) 및 복수의 비트 검출기들(1210~12n0)을 포함한다. 복수의 지연셀들(1110~11n0)은 각각 입력 신호를 수신하고, 수신된 입력 신호를 소정 시간 지연시켜 출력한다. 예를 들어, 도 1에 도시된 바와 같이, 복수의 지연셀들(1110~11n0)은 각각 '60피코초(pico second)(이하 "60p"라 함)'의 지연 시간을 가질 수 있다.

이 경우, 제 1 지연셀(1110)는 시작 신호(SS)를 수신하고, 시작 신호(SS)보다 60p 지연된 첫번째 지연 시작 신호(SS_1)를 출력한다. 마찬가지로, 제 2 지연셀(1120)는 첫번째 지연 시작 신호(SS)를 수신하고, 첫번째 지연 시작 신호(SS_1)보다 60p 지연된 두번째 지연 시작 신호(SS_2)를 출력한다.

복수의 비트 검출기들(1210~12n0)은 각각 지연 시작 신호 및 중지 신호(SP)를 수신한다. 복수의 비트 검출기들(1210~12n0)은 각각 수신된 지연 시작 신호 및 중지 신호의 논리 레벨에 따라, 출력 비트를 결정한다. 예를 들어, 제 1 비트 검출기(1210)는 첫번째 지연 시작 신호(SS_1) 및 중지 신호(SP)를 수신하고, 첫번째 지연 시작 신호(SS_1) 및 중지 신호(SP)의 논리 레벨에 따라 제 1 출력 비트(Q1)를 결정한다. 마찬가지로, 제 2 비트 검출기(1220)는 두번째 지연 시작 신호(SS_2) 및 중지 신호(SP)를 수신하고, 두번째 지연 시작 신호(SS_2) 및 중지 신호(SP)의 논리 레벨에 따라 제 2 출력 비트(Q2)를 결정한다.

인코더(10)는 코오스 TDC(1000)의 비트 검출기들(1210~12n0)로부터 출력 비트들(Q1~Qn)을 수신한다. 인코더(10)는 출력 비트들(Q1~Qn)의 값에 따라 시작 신호(SS)와 중지 신호(SP) 사이의 코오스 시간(△t_crs)을 출력한다.

도 2는 도 1의 코오스 TDC(1000)의 동작을 설명하기 위한 타이밍도이다. 코오스 TDC(1000)는 시작 신호(SS)의 상승 에지(rising edge)와 중지 신호(SP)의 상승 에지 사이의 시간차를 측정한다고 가정된다. 또한, 중지 신호(SP)는 제 3 시간(t3)에서 논리 로우(low)에서 논리 하이(high)로 천이된다고 가정된다.

도 1 및 도 2를 참조하면, 시작 신호(SS)의 상승 에지는 제 1 지연셀(1110)에 의하여 60p 지연된다. 따라서, 제 1 비트 검출기(1210)는 제 1 시간(t1)에서 첫번째 지연 시작 신호(SS_1)의 상승 에지를 수신한다.

이 경우, 제 1 비트 검출기(1210)는 첫번째 지연 시작 신호(SS_1)의 상승 에지에서의 중지 신호(SP)의 논리 레벨을 판단한다. 도 2에서, 예시적으로, 제 1 시간(t1)에서 중지 신호(SP)가 논리 로우의 논리 레벨을 갖는다고 가정된다. 이 경우, 제 1 비트 검출기(1210)는, 예시적으로, 제 1 출력 비트(Q1)로써 '0'을 출력한다.

마찬가지로, 첫번째 지연 시작 신호(SS_1)는 제 2 지연셀(1120)에 의하여 60p 지연된다. 따라서, 제 2 비트 검출기(1220)는 제 2 시간(t2)에서 두번째 지연 시작 신호(SS_2)의 상승 에지를 수신한다. 제 2 시간(t2)에서 중지 신호(SP)의 논리 레벨이 논리 로우이므로, 제 2 비트 검출기(1220)는 제 2 출력 비트(Q2)로써 '0'을 출력한다.

두번째 지연 시작 신호(SS_2)는 제 3 지연셀(1130)에 의하여 60p 지연되고, 제 3 비트 검출기(1230)는 제 4 시간(t4)에서 세번째 지연 시작 신호(SS_3)의 상승 에지를 수신한다. 이 경우, 제 3 시간(t3)에서 중지 신호(SP)가 논리 로우에서 논리 하이로 천이 되었기 때문에, 제 4 시간(t4)에서 중지 신호(SP)의 논리 레벨은 논리 하이이다. 따라서, 제 3 비트 검출기(1230)는 제 3 출력 비트(Q3)로써, 예시적으로 '1'을 출력한다.

한편, 제 1 내지 제 3 출력 비트(Q1~Q3)는 인코더(10)에 제공되고, 인코더(10)는 제 1 내지 제 3 출력 비트(Q1~Q3) 값을 이용하여 코오스 시간(△t_crs)을 출력한다. 예를 들어, 도 1 및 도 2에서, 시작 신호(SS)는 60p 단위로 지연되고, 제 1 내지 제 3 출력 비트(Q1~Q3)는 '001'의 값을 갖는다. 따라서, 인코더(10)는 '60p + 60p + 60p = 180p'의 코오스 시간(△t_crs)을 출력한다.

상술한 바와 같이, 도 1 및 도 2에서 설명된 코오스 TDC(1000)는 시작 신호(SS)의 상승 에지와 중지 신호(SP)의 상승 에지 사이의 시간 차를 측정하는데 사용될 수 있다. 이 경우, 코오스 TDC(1000)는 예시적으로 60p 단위로 시작 신호(SS)를 지연시키므로, 60p단위로 시간차를 측정하며, 따라서 코오스 TDC(1000)는 최대 60p의 오차를 가질 수 있다.

즉, 도 2에 도시된 바와 같이, 시작 신호(SS)의 상승 에지와 중지 신호(SP)의 상승 에지 사이의 실제 시간 차는 '△t'이지만, 코오스 TDC(1000)를 사용하는 경우에 시작 신호(SS)의 상승 에지와 중지 신호(SP)의 상승 에지 사이의 시간 차는 '△t'보다 긴 '△t_crs'로 측정될 수 있다. 이하의 도3 내지 도 6에서는 정밀한 시간 측정이 가능한 본 발명의 다른 실시 예에 따른 TDC가 설명될 것이다.

도 3은 본 발명의 제 2 실시 예에 따른 TDC(2000) 및 이를 구비하는 시간 측정 장치를 보여주는 도면이다. 도 3에서, 시간 측정 장치는 TDC(2000) 및 인코더(20)를 구비한다. 도 3의 TDC(2000)는 이하 파인 TDC(Fine TDC)라 칭해진다. 파인 TDC(2000)는 시작 신호(SS) 및 중지 신호(SP)를 서로 다른 지연 시간만큼 지연시킴으로써, 시작 신호(SS)의 상승 에지와 중지 신호(SP)의 상승 에지 사이의 시간 차를 정밀하게 측정한다. 즉 지연시간차이 만큼의 단위로 시간차를 측정한다. 이하에서 시작 신호(SS) 및 중지 신호(SP)는 각각 60p 및 50p 단위로 지연된다고 가정된다.

도 3을 참조하면, 파인 TDC(2000)는 제 1 지연 라인을 형성하는 복수의 지연셀들(2110~21n0), 제 2 지연 라인을 형성하는 복수의 지연셀들(2310~23n0), 및 복수의 비트 검출기들(2210~22n0)을 포함한다.

제 1 지연 라인을 형성하는 지연셀들(2110~21n0)은 각각 입력 신호를 수신하고, 수신된 입력 신호를 소정 시간 지연시켜 출력한다. 예를 들어, 도 3에 도시된 바와 같이, 제 1 지연 라인을 형성하는 지연셀들(2110~21n0)은 각각 '60p'의 지연 시간을 가질 수 있다. 이 경우, 제 1 지연 라인을 형성하는 지연셀들(2110~21n0)은 60p 단위로 시작 신호(SS)를 지연시켜 출력할 수 있다.

제 2 지연 라인을 형성하는 지연셀들(2310~23n0)은 제 1 지연 라인을 형성하는 지연셀들(2110~21n0)과 서로 다른 지연 시간을 갖는다. 예를 들어, 도 1에 도시된 바와 같이, 제 2 지연 라인을 형성하는 지연셀들(2310~23n0)은 제 1 지연 라인을 형성하는 지연셀들(2110~21n0)과 달리 '50p'의 지연 시간을 가질 수 있다. 이 경우, 제 2 지연 라인을 형성하는 지연셀들(2310~23n0)은 50p 단위로 중지 신호(SP)를 지연시켜 출력할 수 있다.

복수의 비트 검출기들(2210~22n0)은 각각 서로 다른 시간 간격으로 지연된 지연 시작 신호 및 지연 중지 신호를 수신한다. 복수의 비트 검출기들(2210~22n0)은 각각 수신된 지연 시작 신호 및 지연 중지 신호의 논리 레벨에 따라, 출력 비트를 결정한다. 예를 들어, 제 1 비트 검출기(2210)는 첫번째 지연 시작 신호(SS_1) 및 첫번째 지연 중지 신호(SP_1)를 수신하고, 첫번째 지연 시작 신호(SS_1) 및 첫번째 지연 중지 신호(SP_1)의 논리 레벨에 따라 제 1 출력 비트(Q1)를 결정한다. 마찬가지로, 제 2 비트 검출기(2220)는 두번째 지연 시작 신호(SS_2) 및 두번째 지연 중지 신호(SP_2)를 수신하고, 두번째 지연 시작 신호(SS_2) 및 두번째 지연 중지 신호(SP_2)의 논리 레벨에 따라 제 2 출력 비트(Q2)를 결정한다.

인코더(20)는 파인 TDC(2000)의 비트 검출기들(2210~22n0)로부터 출력 비트들(Q1~Qn)을 수신한다. 인코더(20)는 출력 비트들(Q1~Qn)의 값에 따라 시작 신호(SS)와 중지 신호(SP) 사이의 파인 시간(△t_fn)을 출력한다.

도 4 및 도 5는 각각 도 3의 파인 TDC(2000)에 의하여 지연된 시작 신호 및 중지 신호를 예시적으로 보여주기 위한 도면이다.

도 3 및 도 4를 참조하면, 시작 신호(SS)는 제 1 지연 라인을 형성하는 지연셀들(2110~21n0)에 의하여 60p 단위로 지연된다. 구체적으로, 시작 신호(SS)는 지연셀(2110)에 제공되고, 지연셀(2110)는 시작 신호(SS)보다 60p 지연된 첫번째 지연 시작 신호(SS_1)를 출력한다. 마찬가지로, 첫번째 지연 시작 신호(SS_1)는 지연셀(2120)에 제공되고, 지연셀(2120)는 첫번째 지연 시작 신호(SS_1)보다 60p 지연된 두번째 지연 시작 신호(SS_2)를 출력한다.

또한, 도 3 및 도 5를 참조하면, 중지 신호(SP)는 제 2 지연 라인을 형성하는 지연셀들(2310~23n0)에 의하여 50p 단위로 지연된다. 구체적으로, 중지 신호(SP)는 지연셀(2310)에 제공되고, 지연셀(2310)는 중지 신호(SP)보다 50p 지연된 첫번째 지연 중지 신호(SP_1)를 출력한다. 마찬가지로, 첫번째 지연 중지 신호(SP_1)는 지연셀(2320)에 제공되고, 지연셀(2320)는 첫번째 지연 중지 신호(SP_1)보다 50p 지연된 두번째 지연 중지 신호(SP_2)를 출력한다.

도 4 및 도 5에서 설명된 바와 같이, 도 3의 파인 TDC(2000)는 제 1 및 제 2 지연 라인을 통하여 시작 신호(SS) 및 중지 신호(SP)를 각각 60p 및 50p 단위로 지연시킨다. 도 3의 파인 TDC(2000)는 제 1 지연 라인 및 제 2 지연 라인의 지연 시간 차(즉, 10p)에 해당하는 시간 단위(즉, 10p 단위)로 시작 신호(SS)의 상승 에지와 중지 신호(SP)의 상승 에지 사이의 시간 차를 측정하는데 사용될 수 있다. 이는 이하의 도 6을 참조하여, 좀더 자세히 설명된다.

도 6은 도 3의 파인 TDC(2000)의 예시적인 동작을 보여주는 타이밍도이다. 도 6에서, 실선은 시작 신호(SS) 및 지연 시작 신호들을 나타내고, 점선은 중지 신호(SP) 및 지연 중지 신호들을 나타낸다. 도 6에서는 네번째 지연 중지 신호(SP_4)의 상승 에지가 네번째 지연 시작 신호(SS_4)의 상승 에지에 우선한다고 가정된다. 이하에서는 도 3 내지 도 6을 참조하여, 도 3의 파인 TDC(2000)의 동작이 자세히 설명된다.

초기 단계에서, 시작 신호(SS)의 상승 에지와 중지 신호(SP)의 상승 에지 사이에는 '△t'의 시간 차가 존재한다. 즉, 제 1 시간(t1)에서 시작 신호(SS)는 논리 로우에서 논리 하이로 천이되고, 제 2 시간(t2)에서 중지 신호(SP)는 논리 로우에서 논리 하이로 천이된다.

이 후, 제 1 지연 단계에서, 시작 신호(SS)는 지연셀(2110)에 의하여 60p 지연되고, 중지 신호(SP)는 지연셀(2310)에 의하여 50p 지연된다. 즉, 첫번째 지연 시작 신호(SS_1)의 상승 에지는 제 1 시간(t1)보다 60p 지연된 제 2 시간(t3)에 위치하고, 두번째 지연 중지 신호(SP_1)의 상승 에지는 제 2 시간(t2)보다 50p 지연된 제 4 시간(t4)에 위치한다.

이 경우, 첫번째 지연 시작 신호(SS_1)의 상승 에지와 첫번째 지연 중지 신호(SP_1)의 상승 에지 사이의 시간 차는 시작 신호(SS)의 상승 에지와 중지 신호(SP)의 상승 에지 사이의 시간 차에 비하여 '10p' 감소한다. 즉, 도 6에 도시된 바와 같이, 첫번째 지연 시작 신호(SS_1)의 상승 에지와 첫번째 지연 중지 신호(SP_1)의 상승 에지 사이의 시간 차는 '△t-10p'로 감소한다.

이 경우, 제 1 비트 검출기(2210)는 첫번째 지연 시작 신호(SS_1) 및 첫번째 지연 중지 신호(SP_1)를 수신하고, 첫번째 지연 시작 신호(SS_1)의 상승 에지에서의 첫번째 지연 중지 신호(SP_1)의 논리 레벨을 판단한다. 도 6에서는, 예시적으로, 첫번째 지연 시작 신호(SS_1)의 상승 에지에서(즉, 제 3 시간(t3)), 첫번째 지연 중지 신호(SP_1)는 논리 로우의 논리 레벨을 갖는다. 따라서, 제 1 비트 검출기(2210)는, 예시적으로, 제 1 출력 비트(Q1)로써 '0'을 출력한다.

이 후, 제 2 지연 단계에서, 첫번째 지연 시작 신호(SS_1)는 지연셀(2120)에 의하여 60p 지연되고, 첫번째 지연 중지 신호(SP_1)는 지연셀(2320)에 의하여 50p 지연된다. 즉, 두번째 지연 시작 신호(SS_2)의 상승 에지와 두번째 지연 중지 신호(SP_2)의 상승 에지 사이의 시간 차가 첫번째 지연 시작 신호(SS_1)의 상승 에지와 첫번째 지연 중지 신호(SP_1)의 상승 에지 사이의 시간 차에 비하여 '10p' 감소한다. 이 경우, 두번째 지연 시작 신호(SS_2)의 상승 에지에서(즉, 제 5 시간(t5)) 두번째 지연 중지 신호(SP_2)가 논리 로우이므로, 제 2 비트 검출기(2220)는 제 2 출력 비트(Q2)로 '0'을 출력한다.

마찬가지로, 제 3 지연 단계에서, 세번째 지연 시작 신호(SS_3)의 상승 에지에서(즉, 제 6 시간(t6)) 세번째 지연 중지 신호(SP_3)가 논리 로우이므로, 제 3 비트 검출기(2230)는 제 3 출력 비트(Q3)로 '0'을 출력한다.

제 4 지연 단계에서, 세번째 지연 시작 신호(SS_3)는 지연셀(2140, 미도시)에 의하여 60p 지연되고, 세번째 지연 중지 신호(SP_3)는 지연셀(2340)에 의하여 50p 지연된다. 이 경우, 네번째 지연 중지 신호(SP_4)의 상승 에지는 네번째 지연 시작 신호(SS_4)의 상승 에지에 우선한다. 즉, 네번째 지연 시작 신호(SS_4)의 상승 에지에서(즉, 제 7 시간(t7)) 네번째 지연 중지 신호(SP)는 논리 하이의 논리 레벨을 갖는다. 이 경우, 제 4 비트 검출기(2240, 미도시)는 제 4 출력 비트(Q4)로써, 예시적으로, '1'을 출력한다.

계속해서 도 3 및 도 6을 참조하면, 제 1 내지 제 4 출력 비트(Q1~Q4)는 인코더(20)에 제공되고, 인코더(20)는 제 1 내지 제 4 출력 비트(Q1~Q4) 값을 이용하여 파인 시간(△t_fn)을 출력한다. 예를 들어, 도 3 및 도 6에서, 시작 신호(SS)의 상승 에지와 중지 신호(SP)의 상승 에지의 시간 차는 10p 단위로 측정되고, 제 1 내지 제 4 출력 비트(Q1~Q4)는 '0001'의 값을 갖는다. 따라서, 인코더(20)는 '10p + 10p + 10p + 10p = 40p'의 파인 시간(△t_fn)을 출력한다.

도 3 내지 도 6을 참조하여 설명된 바와 같이, 파인 TDC(2000)를 구비하는 시간 측정 장치는 코오스 TDC(1000)에 비하여 정밀하게 시작 신호(SS)와 중지 신호(SP) 사이의 시간을 측정할 수 있다. 다만, 정밀하게 시간 정보를 디지털 비트로 변환하므로, 파인 TDC(2000)는 코오스 TDC(1000, 도 1 참조)에 비하여 변환 시간(conversion time)이 길어진다. 이하에서는, 코오스 TDC(1000)와 파인 TDC(2000)를 결합함으로써, 빠른 동작 속도 및 높은 정밀도를 동시에 보장하는 본 발명의 다른 실시 예에 따른 TDC가 설명될 것이다.

도 7은 본 발명의 제 3 실시 예에 따른 TDC(3000) 및 이를 구비하는 시간 측정 장치를 보여주는 도면이다. 도 7에서, 시간 측정 장치는 TDC(3000) 및 인코더(30)를 구비한다. 도 7의 TDC(3000)는 2단 TDC(2 step TDC)라 칭해진다. 이하에서는 코오스 TDC의 지연셀들은 60p의 지연 시간을 갖고, 파인 TDC의 지연셀들은 60p 또는 50p의 지연 시간을 갖는다고 가정된다.

도 7을 참조하면, 2단 TDC(3000)는 코오스 TDC(3100), 파인 TDC(3200), 그리고 먹스 회로(3200)를 포함한다.

코오스 TDC(3100)는 복수의 지연셀들(3111~311n) 및 복수의 비트 검출기들(3121~312n)을 포함한다. 복수의 지연셀들(3111~311n)은 시작 신호(SS)를 60p 단위로 지연시키고, 복수의 비트 검출기들(3121~312n)은 제1지연 시작 신호 및 중지 신호(SP)의 논리 레벨에 따라 출력 비트(Q1a~Qna)의 값을 결정한다. 코오스 TDC(3100)의 구성 및 동작은 도 1의 코오스 TDC(1000)와 유사하므로, 자세한 설명은 생략된다.

먹스 회로(3200)는 코오스 TDC(3100)의 제1지연 시작 신호들(SS_1a~SS_na) 및 출력 비트(Q1a~Qna)를 수신한다. 먹스 회로(3200)는 출력 비트(Q1a~Qna)의 값에 따라 제1지연 시작 신호들(SS_1a~SS_na) 중 어느 하나를 파인 TDC(3300)의 제 2 지연 라인(즉, 50p 단위의 지연 라인)에 제공한다. 예를 들어, 코오스 TDC(3100)의 출력 비트(Qna)가 '1'인 경우, 먹스 회로(3200)는 출력 비트(Qna)에 대응하는 지연 시작 신호(SS_na)를 파인 TDC(3300)의 제 2 지연 라인에 제공한다.

파인 TDC(3300)는 제 1 지연 라인을 형성하는 복수의 지연셀들(3311~331n), 제 2 지연 라인을 형성하는 복수의 지연셀들(3331~333n), 그리고 복수의 비트 검출기들(3321~332n)을 포함한다.

제 1 지연 라인을 형성하는 복수의 지연셀들(3311~331n)은 중지 신호(SP)를 60p 단위로 지연시키고, 지연 중지 신호들(SP_1b~SP_nb)을 출력한다. 제 2 지연 라인을 형성하는 복수의 지연셀들(3331~333n)은 먹스 회로(3200)로부터 수신된 신호를 50 p 단위로 지연시키고, 제2지연 시작 신호들(SS_1b~SS_nb)을 출력한다. 복수의 비트 검출기들(3321~332n)은 각각 지연 중지 신호들(SP_1b~SP_nb) 및 제2지연 시작 신호들(SS_1b~SS_nb)의 논리 레벨에 따라, 출력 비트(Q1b~Qnb)의 값을 결정한다.

제 1 지연 라인(즉, 60p 단위의 지연 라인)에 중지 신호(SP)가 제공되고, 제 2 지연 라인(즉, 50p 단위의 지연 라인)에 먹스 회로(3200)로부터 신호가 제공되는 점을 제외하면, 파인 TDC(3300)의 구성 및 동작은 도 3 내지 도 6의 파인 TDC(2000)의 구성 및 동작과 유사하다. 따라서, 자세한 설명은 생략된다.

계속해서 도 7을 참조하면, 인코더(30)는 제 1 인코더(31), 제 2 인코더(32), 그리고 덧셈기(33)를 포함한다.

제 1 인코더(31)는 코오스 TDC(3100)로부터 출력 비트(Q1a~Qna)를 수신하고, 코오스 시간(△t_crs)을 출력한다. 제 2 인코더(32)는 파인 TDC(3300)로부터 출력 비트(Q1b~Qnb)를 수신하고, 파인 시간(△t_fn)을 출력한다. 덧셈기(33)는 코오스 시간(△t_crs)과 파인 시간(△t_fn)을 감산함으로써, 시작 신호(SS)와 중지 신호(SP) 사이의 시간 차(△t)를 출력한다.

도 8은 도 7의 2단 TDC(3000)의 동작을 좀더 자세히 설명하기 위한 타이밍도이다. 제 3 시간(t3)에서, 중지 신호(SP)가 논리 로우에서 논리 하이로 천이된다고 가정된다. 2단 TDC(3000)는 초기 시간(t0)에서 제 4 시간(t4) 사이의 시간 차는 60p 단위로 측정하고 제 3 시간(t3)에서 제 4 시간(t4)의 시간 차는 10p 단위로 측정함으로써, 빠른 동작 속도 및 높은 정확도를 함께 보장할 수 있다.

도 7 및 도 8을 참조하면, 2단 TDC(3000)의 코오스 TDC(3100)는 60p 단위로 시작 신호(SS)와 중지 신호(SP) 사이의 시간 차를 측정하고, 제 1 인코더(31)는 코오스 시간(△t_crs)을 출력한다.

자세히 설명하면, 시작 신호(SS)의 상승 에지는 코오스 TDC(3100)의 지연셀들(3111~311n)에 의하여 60p 단위로 지연된다. 따라서, 제 1, 2, 4 시간(t1, t2, t4)에서, 제1지연 시작 신호들(SS_1a, SS_2a, SS_3a)은 시작 신호(SS)에 비하여 각각 60p, 120p, 180p 만큼 지연된다.

이 경우, 제 3 시간(t3)에서, 중지 신호(SP)가 논리 로우에서 논리 하이로 천이되기 때문에, 제 1 및 제 2 시간(t1, t2)에서 중지 신호(SP)는 논리 로우의 논리 레벨을 갖는다. 따라서, 코오스 TDC(3100)의 제 1 및 제 2 비트 검출기(3121, 3122)는 출력 비트(Q1a, Q2a)로써 '0'을 출력한다.

또한, 제 3 시간(t3)에서, 중지 신호(SP)가 논리 로우에서 논리 하이로 천이 되기 때문에, 제 4 시간(t4)에서 중지 신호(SP)는 논리 하이의 논리 레벨을 갖는다. 따라서, 코오스 TDC(3100)의 제 3 비트 검출기(3123)는 출력 비트(Q3a)로써 '1'을 출력한다. 따라서, 제 1 인코더(31)에는 '001'의 출력 비트가 전달되고, 제 1 인코더(31)는 코오스 시간(△t_crs)으로 '180p'를 출력한다.

한편, 세번째 제1지연 시작 신호(SS_3a)의 상승 에지에서(즉, 제 4 시간(t4)) 출력 비트(Q3a)가 '1'인 경우, 먹스 회로(3200)는 출력 비트(Q3a)에 응답하여, 세번째 제1지연 시작 신호(SS_3a)를 파인 TDC(3300)의 제 2 지연 라인(즉, 50p 지연 시간을 갖는 지연 라인)에 제공한다.

이 경우, 계속해서 도 7 및 도 8을 참조하면, 파인 TDC(3300)는 중지 신호(SP)의 상승 에지와 세번째 제1지연 시작 신호(SS_3a)의 상승 에지 사이의 시간 차를 10p 단위로 측정하고, 제 2 인코더(32)는 파인 시간(△t_fn)을 출력한다.

자세히 설명하면, 중지 신호(SP)는 파인 TDC(3300)의 제 1 지연 라인(즉, 60p의 지연 시간을 갖는 지연 라인)에 제공되고, 세번째 제1지연 시작 신호(SS_3a)는 파인 TDC(3300)의 제 2 지연 라인(즉, 50p의 지연 시간을 갖는 지연 라인)에 제공된다. 따라서, 파인 TDC(3311)는 중지 신호(SP)와 세번째 제1지연 시작 신호(SS_3a)의 시간 차를 10p 단위로 단계적으로 감소시킴으로써, 중지 신호(SP)와 세번째 제1지연 시작 신호(SS_3a) 사이의 시간 차를 측정한다.

제 2 인코더(32)는 파인 TDC(3300)의 출력 비트(Q1b~Qnb)를 수신하고, 파인 시간((△t_fn)을 출력한다. 파인 TDC(3300) 및 제 2 인코더(32)의 동작은 도 2 내지 도 6에서 설명된 파인 TDC(2000, 도 2 참조) 및 인코더(20)의 동작과 유사하므로, 자세한 설명은 생략된다.

한편, 덧셈기(33)는 코오스 시간(△t_crs)에서 파인 시간(△t_fn)을 감함으로써, 시작 신호(SS)와 중지 신호(SP) 사이의 시간 차(△t)를 측정할 수 있다.

도 7 및 도 8을 참조하여 설명된 바와 같이, 본 발명의 실시 예에 따른 2단 TDC(3000)는 코오스 TDC(3100)를 이용하여 큰 단위(예를 들어, 60p)로 코오스 시간(△t_crs)을 측정하고, 파인 TDC(3300)를 이용하여 작은 단위(예를 들어, 10p)로 파인 시간(△t_fn)을 측정함으로써, 시작 신호(SS) 및 중지 신호(SP) 사이의 시간 차를 빠르고 정확하게 측정할 수 있다.

다만, 도 7의 2단 TDC(2000)를 구현함에 있어서, 코오스 TDC(3100) 및 파인 TDC(3300)에서의 지연 이외에, 예기치 않은 지연(unexpected delay)이 발생할 수 있다. 예를 들어, 이러한 예기치 않은 지연은 코오스 TDC(3100)와 파인 TDC(3300)를 연결하기 위한 먹스 회로(3200)를 구현하는 과정에서 야기될 수 있다. 다른 예로, 이러한 예기치 않은 지연은 코오스 TDC(3100)의 오류(error)가 파인 TDC(3300)에 영향을 미침으로써 발생할 수 있다.

이러한 예기치 않은 지연은 이하 먹스 지연(mux delay)라 칭해진다. 보다 구체적으로 파인 TDC로 입력되는 신호인 중지신호와 제2지연시작신호는 각각이 파인 TDC의 제1지연라인, 제2지연라인으로 입력된다. 이 때 중지신호는 제2지연시작신호보다 앞선 신호여야 하고 그렇지 않고 제2지연시작신호가 중지신호보다 앞선 경우 앞서 언급한 먹스지연이라 칭한 오류가 발생하게 된다. 이러한 먹스 지연은 도 7에서 설명된 2 단 TDC(3000)의 선형성을 저해함으로써, 2 단 TDC(3000)의 신뢰성 문제를 야기할 수 있다. 이하의 도 9 내지 도 13에서는 먹스 지연에 의하여, 도 7의 2단 TDC(3000)에서 발생하는 선형성의 저해 문제가 좀더 자세히 설명될 것이다. 이 후, 이하의 도 14 내지 도 17에서는 먹스 지연에 무관하게 선형성을 보장하는 본 발명의 다른 실시 예에 따른 2단 TDC가 자세히 설명될 것이다.

도 9는 먹스 지연이 없는 경우에, 도 7의 2단 TDC(3000)의 동작을 간략하게 설명하기 위한 도면이다. 코오스 TDC(3100)의 측정 단위는 '1'이라고 가정되고, 파인 TDC(3300)의 측정 단위는 '0.1'이라고 가정된다.

도 7 및 도 9를 참조하면, 코오스 TDC(3100) 및 제 1 인코더(31)에 의하여, 코오스 시간(△t_crs)은, 예시적으로, '4'로 측정된다. 또한, 파인 TDC(3300) 및 제 2 인코더(32)에 의하여 파인 시간(△t_fn)은, 예시적으로, '0.4'로 측정된다. 먹스 지연이 없기 때문에, 시작 신호(SS)와 중지 신호(SP)의 시간 차(△t)는 코오스 시간(△t_crs)에서 파인 시간(△t_fn)을 감한, '3.6'로 측정된다.

도 10 및 도 11은 먹스 지연이 있는 경우에, 도 7의 2단 TDC(3000)의 동작을 간략하게 설명하기 위한 도면이다. 도 10 및 도 11에서는, 도 9와 마찬가지로, 코오스 TDC(3100)의 측정 단위는 '1'이라고 가정되고, 파인 TDC(3300)의 측정 단위는 '0.1'이라고 가정된다.

다만, 도 9와 달리, 도 10 및 도 11에서는 먹스 지연이 존재하며, 먹스 지연의 값은 '-0.3'이라고 가정된다. 먹스 지연이 음의 값을 가진다.

한편, 도 10의 시작 신호(SS)와 중지 신호(SP)의 시간 차(△t)는 이상적인 경우(즉, 먹스 지연이 없는 경우) 도 9와 마찬가지로 '3.6'이라고 가정된다. 도 11의 시작 신호(SS)와 중지 신호(SP)의 시간 차(△t)는 이상적인 경우 '3.8'이라고 가정된다.

도 7 및 도 10을 참조하면, 코오스 TDC(3100) 및 제 1 인코더(31)에 의하여, 코오스 시간(△t_crs)은 '4'로 측정된다. 이 경우, 먹스 지연이 '-0.3'이므로, 네번째 제1지연 시작 신호(SS_4a)의 상승 에지는 도 9에 비하여, '-0.3' 단축된 시간에 파인 TDC(3300)의 제 2 지연 라인(즉, 50p의 지연 시간을 갖는 지연 라인)에 제공된다. 따라서, 파인 TDC(3300) 및 제 2 인코더(32)에 의하여, 파인 시간(△t_fn)은 '0.1'로 측정되며, 시작 신호(SS)와 중지 신호(SP)의 시간 차(△t)는 코오스 시간(△t_crs)에서 파인 시간(△t_fn)을 감한, '3.9'로 측정된다. 즉, 도 10의 시작 신호(SS)와 중지 신호(SP)의 시간 차(△t)는 도 9의 시작 신호(SS)와 중지 신호(SP)의 시간 차(△t, 즉, 먹스 지연이 없는 경우의 시간 차)에 비하여 '0.3'의 오차를 갖는다.

도 7 및 도 11을 참조하면, 코오스 TDC(3100) 및 제 1 인코더(31)에 의하여, 코오스 시간(△t_crs)은 '4'로 측정된다. 이 경우, 먹스 지연이 '-0.3'이므로, 네번째 제1지연 시작 신호(SS_4a)의 상승 에지는 '-0.3' 단축된 시간에 파인 TDC(3300)의 제 2 지연 라인(즉, 50p의 지연 시간을 갖는 지연 라인)에 제공된다.

이상적인 경우에 지연 시작 신호(SS_4a)는 '0.2'의 파인 시간(△t_fn)을 갖기 때문에, '-0.3'의 먹스 지연이 있는 경우, 지연 시작 신호(SS_4a)의 상승 에지는 중지 신호(SP)의 상승 에지보다 우선한다. 즉, 도 11에 도시된 바와 같이, 지연 시작 신호(SS_4a)의 상승 에지는 중지 신호(SP)의 상승 에지에 비하여 '0.1'만큼 우선한다.

이 경우, 중지 신호(SP)보다 지연 시작 신호(SS_4a)가 우선하기 때문에, 파인 TDC(3300)는 중지 신호(SP)와 지연 시작 신호(SS_4a) 사이의 시간 차를 측정할 수 없다. 따라서, 파인 TDC(3300) 및 제 2 인코더(32)는, 예시적으로, '0'의 값을 파인 시간(△t_fn)으로 출력한다. 결국, 시작 신호(SS)와 중지 신호(SP)의 시간 차(△t)는 '4.0'로 측정되며, 이는 중지 신호(SP)의 시간 차(△t)는 먹스 지연이 없는 경우의 시간 차(즉, △t='3.8')에 비하여 '0.2'의 오차를 갖는다.

도 10 및 도 11을 참조하여 설명된 바와 같이, 먹스 지연은 선형성의 저해를 야기할 수 있다. 즉, 도 10 및 도 11에서 먹스 지연이 '-0.3'으로 동일하게 가정되었으나, 도 10은 먹스 지연이 없는 경우에 비하여 '-0.3'의 오차를 갖고, 도 11은 먹스 지연이 없는 경우에 비하여 '-0.2'의 오차를 갖는다.

이러한 먹스 지연은 다양한 원인에 의하여 야기될 수 있다. 예를 들어, 먹스 지연은 먹스 회로(3200)의 설계상의 문제에 의하여 야기되거나, 코오스 TDC(3100)의 오류로 야기될 수 있다. 이하의 도 12에서는 코오스 TDC(3100)의 오류로 야기되는 먹스 지연에 대하여 좀더 자세히 설명된다.

도 12는 코오스 TDC(3100, 도 7 참조)의 오류로 인하여 야기되는 먹스 지연을 예시적으로 설명하기 위한 도면이다. 중지 신호(SP)의 상승 에지는 세번째 제1지연 시작 신호(SS_3a)의 상승 에지 및 네번째 제1지연 시작 신호(SS_4a)의 상승 에지 사이에 위치한다고 가정된다.

도 12를 참조하면, 중지 신호(SP)의 상승 에지가 세번째 제1지연 시작 신호(SS_3a)의 상승 에지 및 네번째 제1지연 시작 신호(SS_4a)의 상승 에지 사이에 위치하므로, 코오스 TDC(3100) 및 제 1 인코더(31)는 정상적인 경우에 코오스 시간을 '4'로 측정해야 한다(즉, △t_crs_normal = '4'). 그러나, 코오스 TDC(3100)의 오류로 인하여, 도 12에 도시된 바와 같이, 코오스 시간이 '3'으로 측정될 수 있다(즉, △t_crs_error = '3').

이 경우, 파인 TDC(3300)의 제 2 지연 라인(즉, 50p의 지연 시간을 갖는 지연 라인)에 제공되는 세번째 제1지연 시작 신호(SS_3a)는 중지 신호(SP)에 우선한다. 이는 도 11에 도시된 먹스 지연과 실질적으로 동일하다. 즉, 코오스 TDC(3100)의 오류로 인하여, 도 11에 도시된 먹스 지연이 발생할 수 있다.

도 13은 먹스 지연이 발생하는 경우에, 도 7의 2단 TDC(3000)의 선형성의 저해 현상을 시뮬레이션한 결과를 보여주는 도면이다. 도 13을 참조하면, X축은 시작 신호(SS)와 중지 신호(SP) 사이의 시간 차를 나타내고, Y축은 측정된 시간(△t)의 디지털 비트(digital bit)를 아날로그 값으로 변환한 것을 나타낸다.

도 13에 도시된 바와 같이, 먹스 지연이 발생하는 경우에, 2단 TDC(3000)는 선형성을 유지하지 못한다. 이는 2단 TDC(3000) 및 2단 TDC(3000)를 구비한 시간 측정 장치의 신뢰성의 하락을 야기한다. 이러한 문제를 해결하기 위하여, 이하에서는 도 7의 2단 TDC(3000)와 같이 빠른 동작 속도 및 높은 정확도를 보장하며, 동시에 선형성도 함께 보장하는 본 발명의 다른 실시 예에 따른 2단 TDC가 자세히 설명될 것이다.

도 14는 본 발명의 제 4 실시 예에 따른 TDC(4000)를 보여주는 도면이다. 도 14의 TDC(4000)는 확장 2단 TDC(extended 2 step TDC)라 칭해진다. 코오스 TDC의 지연셀들은 30p의 지연 시간을 갖고, 파인 TDC의 지연셀들은 60p 또는 50p의 지연 시간을 갖는다고 가정된다.

도 14를 참조하면, 확장 2단 TDC(4000)는 코오스 TDC(4100), 먹스 회로(4200), 그리고 파인 TDC(4300)를 포함한다. 확장 2단 TDC(4000)의 구성 및 동작은 도 7의 2단 TDC(3000)의 구성 및 동작과 유사하다. 따라서, 이하에서는 도 7의 2단 TDC(3000)와의 차이점이 중점적으로 설명된다.

코오스 TDC(4100)는 복수의 제1지연셀들(4111_a~411n_a, 4111_b~411n_b) 및 복수의 비트 검출기들(4121~412n), 즉 코오스 비트검출기를 포함한다. 도 7의 코오스 TDC(3100)와 달리, 도 14의 코오스 TDC(4100)의 각 지연셀는 30p의 지연 시간을 갖는다. 도 14의 코오스 TDC(4100)의 두 개의 제1지연셀들은 하나의 쌍으로써 도 7의 TDC(3100)의 하나의 지연셀에 대응한다.

예를 들어, 도 14의 코오스 TDC(4100)의 두 개의 제1지연셀들(4111_a, 4111_b)은 도 7의 지연셀(3111)에 대응하며, 시작 신호(SS)를 60p 지연시킨다. 마찬가지로, 도 14의 코오스 TDC(4100)의 두 개의 제1지연셀들(4112_a, 4112_b)은 도 7의 지연셀(3112)에 대응하며, 시작 신호(SS)를 60p 지연시킨다. 도 14의 코오스 TDC(4100)의 동작은 도 7의 코오스 TDC(3100)와 유사하므로, 자세한 설명은 이하 생략된다.

먹스 회로(4200)는 복수의 스위치들(SW1~SWn)들로 구성된다. 먹스 회로(4200)의 스위치들(SW1~SWn)은 각각 대응하는 지연 시작 신호를 수신하며, 출력 비트(Q1a~Qna)의 값에 따라 제3지연 시작 신호들(SS_1.5a~SS_n.5a) 중 어느 하나를 파인 TDC(4300)의 제 2 지연 라인(즉, 50p 단위의 지연 라인)에 제공한다.

도 14의 먹스 회로(4200)는 도 7의 먹스 회로(3200)에 비하여 30p 더 지연된 지연 시작 신호들을 수신하고, 선택된 지연 시작 신호를 파인 TDC(4300)에 제공한다.

자세히 설명하면, 예를 들어, 제1지연 시작 신호(SS_1a)를 수신하는 제 1 비트 검출기(4121)의 출력 비트(Q1a)의 값이 '1'이라고 가정된다. 이 경우, 도 7의 먹스 회로(3200)는 제1지연 시작 신호(SS_1a)를 도 7의 파인 TDC(3200)에 제공하도록 구성된다. 이에 반하여, 도 14의 먹스 회로(4200)는 첫번째 제1지연 시작 신호(SS_1a)보다 30p 더 지연된 첫번째 제3지연 시작 신호(SS_1.5a)를 파인 TDC(4300)에 제공하도록 구성된다. 마찬가지로, 두번째 제1지연 시작 신호(SS_2a)를 수신하는 제 2 비트 검출기(4122)의 출력 비트(Q2a)의 값이 '1'인 경우, 먹스 회로(4200)의 제 2 스위치(SW2)는 두번째 제1지연 시작 신호(SS_2a)보다 30p 더 지연된 두번째 제3지연 시작 신호(SS_2.5a)를 파인 TDC(4300)에 제공하도록 구성된다.

계속해서 도 14를 참조하면, 파인 TDC(4300)는 제 1 지연 라인을 형성하는 복수의 제2지연셀들(4311~431n), 제 2 지연 라인을 형성하는 복수의 제3지연셀들(4331~433n), 그리고 복수의 비트 검출기들(4321~432n), 즉 파인 비트검출기를 포함한다. 30p 더 지연된 지연 시작 신호가 제 2 지연 라인(즉, 50p의 지연 시간을 갖는 지연 라인)에 제공된다는 점을 제외하면, 도 14의 파인 TDC(4300)의 구성 및 동작은 도 7의 파인 TDC(3300)의 구성 및 동작과 유사하다. 따라서, 자세한 설명은 이하 생략된다.

상술한 바와 같이, 도 14의 코오스 TDC(4100)의 지연셀들은 각각 30p의 지연 시간을 가지며, 두 개의 지연셀들이 하나의 쌍으로써 시작 신호(SS)를 60p 단위로 지연시킨다. 또한, 먹스 회로(4200)의 스위치들(SW1~SWn)은 각각 한 쌍의 지연셀들의 중간 노드에 연결되며, 소정 시간 더 지연된 지연 시작 신호(예를 들어, 도 14에서는 30p 더 지연된 지연 시작 신호)를 파인 TDC(4300)의 제 2 지연 라인에 제공한다.

이러한, 확장 2단 TDC(4000)의 구성은 파인 TDC(4300)의 측정 범위를 확장시키는 효과가 있다. 즉, 확장 2단 TDC(4000)는 도 7의 2단 TDC(3000)에 비하여 넓은 측정 범위를 가짐으로써, 먹스 지연이 발생하더라도 선형성을 보장할 수 있다. 본 발명의 확장 2단 TDC(4000)의 동작은 이하의 도 15 및 도 16을 참조하여, 좀더 자세히 설명될 것이다.

도 15는 도 14의 확장 2단 TDC(4000)의 동작을 설명하기 위한 도면이다. 도 15에서는, 도 10 및 도 11과 마찬가지로, 코오스 TDC(4100)의 측정 단위는 '1'이라 가정되고, 파인 TDC(4300)의 측정 단위는 '0.1'이라고 가정된다. 또한, 먹스 지연으로 인하여 선형성이 저해된 도 11과 같이, 먹스 지연은 '-0.3'이며, 시작 신호(SS)와 중지 신호(SP)의 시간 차(△t)는 이상적인 경우 '3.8'이라고 가정된다.

도 14 및 도 15를 참조하면, 확장 2단 TDC(4000)의 코오스 TDC(4100)에 의하여, 코오스 시간(△t_crs)은 '4'로 측정된다. 이 경우, 먹스 회로(4200)는 네번째 제1지연 시작 신호(SS_4a)보다 '0.5' 더 지연된 네번째 제3지연 시작 신호(SS_4.5a)를 파인 TDC(4300)의 제 2 지연 라인에 제공하기 위하여 선택한다. 또한, 먹스 지연이 '-0.3'이므로, 네번째 제3지연 시작 신호(SS_4.5a)는 '-0.3' 단축된 시간에 파인 TDC(4300)의 제 2 지연 라인에 제공된다.

결과적으로, 도 15에 도시된 바와 같이, 파인 TDC(4300)의 제 2 지연 라인에는 이상적인 경우의 네번째 제1지연 시작 신호(SS_4a)에 비하여 '0.4' 지연된 네번째 제3지연 시작 신호(SS_4.5a)가 제공된다.

이 경우, 중지 신호(SP)의 상승 에지는 네번째 제3지연 시작 신호(SS_4.5a)의 상승 에지에 비하여 우선한다. 이는, 도 7의 파인 TDC(3300)와 달리, 도 14의 파인 TDC(4300)에서 먹스 지연으로 인한 선형성의 저해가 발생하지 않음을 의미한다. 결국, 파인 TDC(4300)는 제 2 파인 시간(△t_fn_2)으로써, '0.4'를 측정하고, 제 2 파인 시간(△t_fn_2)에서 '0.5' 지연된 시간을 감하면(즉, △t_fn_2-0.5), 파인 시간(△t_fn)은 '-0.1'로 측정된다.

따라서, 시작 신호(SS)와 중지 신호(SP)의 시간 차(△t)는 '4.1'로 측정(즉, △t_crs-△t_fn = 4-(-0.1) = 4.1)된다. 이는 시작 신호(SS)와 중지 신호(SP)의 사이의 시간 차(△t)는 먹스 지연이 없는 경우의 시간 차(즉, △t='3.8')에 비하여 '0.3'의 오차를 갖음을 의미한다. 따라서, 도 7의 2단 TDC(3000)와 달리, 도 14의 확장 2단 TDC(4000)는 선형성을 유지할 수 있다.

도 16은 도 14의 파인 TDC(4000)의 측정 범위를 간략하게 설명하기 위한 도면이다. 도 7의 코오스 TDC(3100) 및 도 14의 코오스 TDC(4100)는 각각 측정 단위로 '1'을 갖는다고 가정된다.

도 16에 도시된 바와 같이, 도 7의 코오스 TDC코오스 TDC1'을 측정단위로 갖기 때문에, 도 7의 파인 TDC(3300)는 최대 '1'의 측정 범위를 갖도록 설계될 것이다. 예를 들어, 중지 신호(SP)가 세번째 제1지연 시작 신호(SS_3a)와 네번째 제1지연 시작 신호(SS_4a) 사이에 위치하는 경우, 파인 TDC(3300)는 '0.0~1.0' 사이의 파인 시간(△t_fn)을 '0.1' 단위로 측정할 것이다.

이에 반하여, 도 14의 파인 TDC(4300)는 최대 '2'의 측정 범위를 갖도록 설계될 수 있다. 예를 들어, 중지 신호(SP)가 두번째 제3지연 시작 신호(SS_2.5a)와 네번째 제3지연 시작 신호(SS_4.5a) 사이에 위치하는 경우, 파인 TDC(4300)는 '-0.5~1.5' 사이의 파인 시간(△t_fn)을 '0.1' 단위로 측정하도록 설계될 것이다.

상술한 바와 같이, 도 14의 확장 2단 TDC(4000)의 파인 TDC(4300)는 도 7의 2단 TDC(3000)의 파인 TDC(3300)에 비하여, 2배의 측정범위를 갖도록 설계될 수 있다. 확장 2단 TDC(4000)의 파인 TDC(4300)는 도 7의 2단 TDC(3000)의 파인 TDC(3300)에 비하여 넓은 측정 범위를 가짐으로써, 먹스 지연이 발생하더라도 선형성을 보장할 수 있다.

도 17은 도 14의 확장 2단 TDC(4000)이 선형성을 보장함을 보여주는 시뮬레이션한 결과이다. 도 17을 참조하면, X축은 시작 신호(SS)와 중지 신호(SP) 사이의 시간 차를 나타내고, Y축은 측정된 시간(△t)의 디지털 비트(digital bit)를 아날로그 값으로 변환한 것을 나타낸다. 도 17에 도시된 바와 같이, 먹스 지연의 발생 여부와 무관하게, 도 14의 확장 2단 TDC(4000)는 선형성을 유지할 수 있다.

도18은 본 발명의 일실시예에 따른 시간-디지털 변환방법의 순서도이다. 도18에 도시된 바와 같이 시간-디지털 변환방법으로서 n개의 제1지연시작신호를 생성한다.(S100) 코오스 TDC에 입력되는 시간신호를 제1시간단위로 지연시켜 제1지연시작신호를 생성하고, 그 중에 한 개의 제1지연시작신호를 추출한다.(S200) 추출하는 제1지연시작신호는 중지신호와의 관계에서 결정된 출력비트에 따라서 결정되고, 추출된 제1지연시작신호를 다시 지연시켜 제2지연시작신호를 생성한다. (S300) 제2지연시작신호를 생성하는 이유는 먹스지연에도 불구하고 선형성을 확보하기 위함이다. 중지신호는 파인 TDC의 제1지연라인에서 제1시간단위로 지연되어 지연중지신호를 생성(S400)한다. 제2지연시작신호는 파인 TDC로 전송되고 파인 TDC의 제2지연라인에서 다시 제2시간단위로 지연시켜 제3지연시작신호를 생성한다.(S500) 제3지연시작신호와 지연중지신호의 논리레벨에 따라 출력비트를 생성하고(S600) 시작신호와 중지신호의 시간차를 출력하게 된다.(S700)

추출된 한 개의 제1지연시작신호를 지연시켜 제2지연시작신호를 생성하는 단계는 제1시간단위보다 짧은 시간단위로 지연시키고, 제1시간단위는 제2시간단위보다 크다.

본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.

3100, 4100 코오스 TDC 3300, 4300 파인TDC