ＥＥＧ 모니터링 시스템용 입력 컨버터, 신호 변환 방법 및 모니터링 시스템

ＥＥＧ 모니터링 시스템용 입력 컨버터, 신호 변환 방법 및 모니터링 시스템{INPUT CONVERTER FOR AN EEG MONITORING SYSTEM, SIGNAL CONVERSION METHOD AND MONITORING SYSTEM}

본 발명은 EEG 모니터링 시스템에 관한 것이고, 특히 모니터링되고 있는 사람에 의해 지속적으로 수행될 수 있는 유형의 EEG 모니터링 시스템에 관한 것이다. 보다 구체적으로는, 본 발명은 EEG 신호를 측정하는 전극 또는 트랜스듀서로부터의 신호에 대한 아날로그-디지털 입력 신호 컨버터에 관한 것이다. 본 발명은 또한 EEG 모니터링 시스템에서 아날로그 신호를 디지털 신호로 변환하는 방법에 관한 것이다.

다음 설명에서 A/D 컨버터로 표시되는 아날로그-디지털 컨버터는 가변 전류 또는 전압을 디지털 데이터 포맷으로 변환한다. 변환 속도, 정확성, 양자화 잡음, 전류 소모, 워드 길이, 선형성, 및 회로 복잡성의 관점에서 이점 및 트래이드오프(tradeoff)를 각각 갖는 몇몇 상이한 A/D 컨버터 토폴로지가 존재한다. 현대 디지털 보청기 설계에서는, 기존의 A/D 컨버터 설계와 비교할 때 적은 부품수로 인해 비교적으로 용이한 구현, 비교적 낮은 전력 소비, 설계에 의해 제어가능한 변환 잡음, 및 용이한 에일리어싱 필터 구현과 같은 다수의 중요 요인 때문에 델타-시그마 A/D 컨버터 유형이 바람직한 컨버터 유형이다.

정의에 의해, 신호 처리 장치 고유의 잡음은 신호 처리 장치 자체에 의해 도입되는 원하지 않은 신호이다. 고유 잡음은 예를 들면 불충분한 작동 조건, 불량한 설계 또는 컴포넌트 값에서의 변화로부터 발생할 수 있다. 이러한 상황이 신호 처리 장치를 설계하는데 고려되어야 한다. A/D 컨버터에서 몇몇 상이한 유형의 잡음이 관찰될 수 있다. 그들 중에는 변환 잡음, 양자화 잡음, 열 잡음, 플리커 잡음, 재결합 잡음, 및 이득 생산 요소에서의 다양한 물리적 제한으로 인한 잡음이 있다. 그들 상이한 잡음 유형의 소스 사이에서 차별을 제공하기 위해서 가장 중요한 잡음 유형이 다음에 간단히 논의될 것이다.

양자화 잡음은 다음의 표현에 따라 이산, 바이너리 레벨로 나타낼 수 있는 전압 레벨의 유한 집합으로 연속적인 입력 전압 폭을 양자화하는 프로세스로부터 발생한다:

여기서, L _N 은 가능한 이산 레벨의 수이고, n은 디지털 도메인에서 단일 샘플을 나타내는데 사용되는 비트의 수이다. 양자화 잡음은 단일 샘플의 실제 입력 전압과 그것을 나타내는데 사용되는 이산 전압 사이의 차분으로 간주될 수 있다. 따라서, 이러한 유형의 잡음은 예를 들면 신호를 나타내는 비트의 수를 임의로 증가시킴으로써 최소화될 수 있으므로 여기서 더 논의되지 않을 것이다.

열 잡음은 저항 매체에서 전자의 랜덤 브라운 운동(Brownian motion)으로부터 발생한다. 저항, 대역폭 및 온도가 주어지면 rms 열 잡음 V _nt 가 다음에 의해 주어진다:

여기서, k _b 는 볼츠만(Boltzmann) 상수, 1,38065*10 ^-23 J/K이고, T는 고려되는 회로 소자의 절대 온도[K], Δf는 고려되는 회로 소자의 관심 대역폭[㎐], R은 고려되는 회로 소자의 저항[Ω]이다. MOS 반도체에 대한 열 잡음 E _n 은 다음에 의해 주어진다:

여기서 I _d 는 반도체 소자의 드레인 전류이고, W는 반도체 소자의 물리적 폭이고, L은 반도체 소자의 물리적 길이이다. 따라서, 낮은 드레인 전류는 입력 잡음을 더 발생시키지만 더 높은 신호 레벨에 의해 보상될 것이다.

플리커 잡음, 또는 1/f 잡음은 저주파수의 잡음 스펙트럼에서 두드러진다. 그것은 진공관 시대 이래 전자 디바이스에서 관찰되었고, 현대 반도체 디바이스에도 존재한다. EEG 신호는 전형적으로 0.1~100㎐의 주파수 범위에 있으므로 가능한 많이 1/f 잡음을 제한하는 것이 중요하다.

배터리를 교체할 필요없이 며칠 동안 중단되지 않고 작업할 수 있는 모니터링되고 있는 사람에 의해 지속적으로 수행될 EEG 모니터링 시스템을 제공하기 위해서 EEG 모니터링 시스템에 대한 하나의 설계 목적은 전자 회로에 의해 배터리로부터 공급되는 전류가 가능한 많이, 바람직하게는 1㎃ 미만의 값으로 감소되는 것이다. 그 입력으로 제공되는 신호에 대략 100배 내지 어쩌면 수천배의 증폭을 제공하는 반도체 소자는 그 작동 제한 내에서 큰 이득을 처리하기 위해 그 바이어스 전류로서 상당한 비율의 전류를 사용한다.

EEG 모니터링 시스템이 2개의 부분, 예를 들면 전극을 포함하는 이식가능한(implantable) 부분 및 신호 처리 수단 및 배터리를 포함하는 외부 부분을 포함하는 경우에 A/D 컨버터는 종종 이식가능한 부분에서 전극과 함께 배치될 것이다. 이러한 이유로 A/D 컨버터의 전력 소모는 가능한 낮아야 한다. 내부 이식가능한 부분은 종종 외부 부분으로부터 필요한 전력을 수신하기 위해 준비될 것이다. 이것은 유도성 요소들의 적용에 의해 성취될 것이다.

사람에 의해 지속적으로 수행되도록 채택된 EEG 모니터는 작고 눈에 띄지 않아야 하고, 그 전력 소모는 교체가 필요하기 전에 적어도 이틀이 지속되어야 하는 경량 배터리의 사용을 허용하기 위해 충분히 작아야 한다.

델타-시그마 A/D 컨버터는 본 분야에서 잘 알려진 것이다. 그 목적은 가변의 아날로그 입력 전압을 디지털 도메인에서 더 처리하기 위해 바이너리 비트 스트림으로 변환하는 것이다. 델타-시그마 A/D는 다른 A/D 컨버터 설계 이상의 상당한 이점을 갖는다. 양자화단[예를 들면, 도 1에 나타낸 비교기(3)]에 의해 도입되는 양자화 잡음을 감소하기 위해서 오버샘플링(oversampling) 및 잡음 형상화(noise shaping)가 사용된다. 오버샘플링 및 델타-시그마 변조기 구조는 잡음 형상화 필터로서 작동하고, 결과로서 관심 주파수 대역으로부터 더 높은 주파수로 양자화 잡음을 밀어낸다. 따라서, 낮은 잡음 지수를 갖는 주파수 대역이 관심 신호를 위해 생성된다. 컨버터 클록 속도는 나이퀴스트 한계(nyquist limit)로 표시되는 최고 관심 주파수를 2배의 샘플링 속도로 작동하는 종래의 아날로그-디지털 컨버터보다 높아야 한다는 결점이 있다. 델타-시그마 컨버터에서 64배~128배의 오버샘플링 비율이 종종 보여진다. 그러나, 이것은 컨버터에서 컴포넌트 값들로 허용되는 더 큰 허용오차에 의해 얻어진 이점에 비해 작은 결점이다.

그 본질에서, 델타-시그마 A/D 컨버터는 델타-시그마 변조기 및 로우패스 필터를 포함한다. 그것은 적분기, 비교기 및 D-플립플롭으로 이루어질 수 있다. 플립플롭의 출력 신호는 1비트 D/A 컨버터를 포함하는 피드백 루프를 통하여 피드백되고, 적분기의 입력 신호 업스트림으로부터 감산된다. 감산된 피드백 신호는 델타-시그마 변조기의 입력으로 에러 신호를 제공한다.

A/D 컨버터의 피드백 루프로부터의 에러 신호는 평균적으로 컨버터의 출력 신호 레벨이 항상 입력 신호 레벨과 동등하게 하는데 사용된다. 컨버터 입력 상에 신호가 존재하지 않으면 바이너리 1들과 0들의 대칭 출력 비트 스트림이 A/D 컨버터에 의해 생성된다. 입력 신호 전압이 보다 포지티브 전압으로 변하면 출력 비트 스트림에서는 더 많은 바이너리 1들이 존재할 것이고, 입력 신호 전압이 보다 네가티브 전압으로 변하면 출력 비트 스트림에서는 더 많은 바이너리 0들이 존재할 것이다. 따라서, 델타-시그마 A/D 컨버터는 아날로그 입력 신호를 출력 비트 스트림의 1들과 0들 사이의 밸런스 신호로 변환한다.

제 1 양상에 있어서, 본 발명은 청구항 1에서 인용된 바와 같은 입력 컨버터를 제공한다. 제 2 양상에 있어서, 본 발명은 청구항 9에서 인용된 바와 같은 방법을 제공한다. 제 3 양상에 있어서, 본 발명은 청구항 12에서 인용된 바와 같은 EEG 모니터링 시스템을 제공한다.

상기 단점을 극복하기 위해서 본 발명에 따른 입력 컨버터는 입력단의 입력 컨버터 전방에 위치되고 입력 전압보다 큰 출력 전압을 제공하는 변성비를 갖는 전압 변성기를 포함한다. 입력 신호 전압이 증폭기단에 의해 증폭되기 전에 변성되면 허용가능한 레벨까지 입력 신호를 가져오기 위해서 작은 증폭이 필요하고 증폭된 신호에 상대적인 증폭기 잡음 기여(contribution)는 더 낮다.

본 발명에 의하면, 입력 변성기는 전압 변성기로서 구현된다. 전압 변성기는 동기화된(클록-제어된) 디지털 네트워크에서 쉽게 구현되고, A/D 컨버터의 다음 단 및 증폭기의 임피던스에 그들 임피던스가 최적화되도록 설계될 수 있다.

더욱이, 특징 및 이점이 종속항으로부터 명백해진다.

이제, 본 발명은 도면에 관한 보다 상세한 설명으로 설명될 것이다.
도 1은 종래 기술의 델타-시그마 A/D 컨버터의 도식이다.
도 2는 도 1의 종래 기술의 델타-시그마 A/D 컨버터의 보다 상세한 도식이다.
도 3은 도 2의 델타-시그마 컨버터의 증폭기의 잡음 레벨 전압 Vn을 설명하는 등가 도식이다.
도 4는 도 3의 증폭기로의 입력 신호의 등가 변성의 원리를 설명하는 도식이다.
도 5는 종래의 샘플링된 캐패시터 적분기의 제 1 위상을 설명하는 도식이다.
도 6은 종래의 샘플링된 캐패시터 적분기의 제 2 위상을 설명하는 도식이다.
도 7은 본 발명에 의한 샘플링된 캐패시터 적분기의 제 1 위상을 설명하는 도식이다.
도 8은 본 발명에 의한 샘플링된 캐패시터 적분기의 제 2 위상을 설명하는 도식이다.
도 9는 본 발명에 의한 제 1 위상에서 입력 변성기의 구현의 도식이다.
도 10은 본 발명에 의한 제 2 위상에서 입력 변성기의 구현의 도식이다.
도 11은 본 발명에 의한 델타-시그마 아날로그-디지털 컨버터의 실시형태의 도식이다.
도 12는 본 발명에 의한 스위치드 캐패시터 입력 변성기를 갖는 3차 델타-시그마 A/D 컨버터의 바람직한 실시형태의 도식이다.
도 13은 도 12에 나타낸 델타-시그마 A/D 컨버터에서 가장 중요한 신호의 일부를 나타내는 타이밍도이다.
도 14는 도 12에 나타낸 입력 변성기(T)의 보다 상세한 도면을 나타내는 도식이다.
도 15는 도 12에 나타낸 종류의 인버터 증폭기(I)를 나타내는 등가 도식이다.
도 16은 이식가능한 부분과 외부 부분을 갖는 EEG 모니터링 시스템을 나타내는 블록도이다.
도 17은 EEG 모니터링 시스템의 이식가능한 부분의 상면도이다.
도 18은 도 16에 나타낸 바와 같은 EEG 모니터링 시스템의 이식가능한 부분의 측면도이다.

도 1은 입력 단자(IN), 감산 포인트(1), 적분기(2), 비교기(3), D-플립플롭(4), 1비트 디지털-아날로그 컨버터(5), 클록 발생기(6) 및 출력 단자(OUT)를 포함하는 종래 기술의 델타-시그마 A/D 컨버터의 블록도를 나타낸다. 입력 단자(IN)로 제공되는 아날로그 신호는 1비트 D/A 컴버터(5)로부터의 출력 신호가 입력 신호로부터 감산되는 감산 포인트(1)로 공급되어 에러 신호를 발생한다. 감산 포인트(1)로부터 차분 신호가 감산 포인트(1)로부터 차분 신호의 적분을 발생하는 적분기(2)의 입력으로 공급된다. 적분기(2)로부터의 출력 신호는 적분 신호가 비교기(3)에 의해 설정된 미리 결정된 허용 문턱값을 초과할 때에는 로직 "1"레벨을, 적분기(2)로부터의 출력 신호가 미리 결정된 문턱값 이하로 떨어질 때에는 로직 "0"레벨을 발생하는 비교기(3)의 입력으로 제공된다. 그 다음에, 이 로직 신호는 플립플롭(4)의 데이터 입력을 공급한다.

클록 발생기(6)는 비교기(3)로부터의 출력 신호가 적시에 양자화되어 클록 신호에 동기화되는 방식으로 플립플롭(4)을 제어하고, 플립플롭(4)은 래치로서 작용함으로써 입력 신호를 표시하는 비트 스트림을 생성한다. 플립플롭(4)의 출력으로부터의 비트 스트림은 출력 단자(OUT)와 감산 포인트(1)로의 1비트 D/A 컨버터(5)의 입력 사이에서 분할되어 입력 신호로부터 감산된다. 1비트 D/A 컨버터(5)는 비트 스트림에서의 로직 1들 및 0들을 감산 포인트(1)에서 입력 신호로부터의 감산을 위해 입력 신호에 대한 포지티브 또는 네가티브 전압으로 변환한다.

본질적으로, 이러한 배치는 피드백 루프를 생성하고, 이것은 시간에 따른 입력 신호의 변화를 나타내는 비트 스트림, 즉 입력 신호 레벨이 0일 때 동등한 수의 디지털 1들 및 0들이 비트 스트림에 존재할 것이고, 입력 신호가 포지티브로 갈 때에는 0들보다 더 많은 1들이 입력 신호 레벨에 비례하여 비트 스트림에 존재할 것이고, 신호가 네가티브로 갈 때에는 1들보다 더 많은 0들이 입력 신호 레벨에 비례하여 비트 스트림에 존재할 것인 비트 스트림을 만든다. 그 다음에, 비트 스트림은 디지털 도메인에서 더 처리하기 위해서 적합한 디지털 포맷으로 변환될 수 있다.

EEG 모니터링 시스템을 위한 델타-시그마 A/D 컨버터는 작은 잡음 지수 및 낮은 전류 소모를 가져야 한다. 그러나, A/D 컨버터의 입력 증폭기의 전류 소모가 설계에 대한 어떤 변경없이 감소되면 증폭기의 잡음 지수가 상응하여 증가될 것이다. 이러한 문제점 및 가능한 해결책이 다음에 더 상세하게 설명될 것이다.

도 2는 종래 기술의 델타-시그마 A/D 컨버터의 보다 상세한 도식를 나타낸다. 컨버터는 입력(IN), 제 1 레지스터(R1), 제 2 레지스터(R2), 증폭기(A), 캐패시터(C), 리지듀얼(residual) 루프 필터(RLF), D-플립플롭(DFF), 및 클록 신호를 발생하는 클록 발생기(CLK)를 포함한다. 증폭기(A) 및 캐패시터(C)는 도 1에 나타낸 컨버터 토폴로지의 적분기(2)를 형성하고, 리지듀얼 루프 필터(RLF)는 2차 또는 더 고차의 델타-시그마 컨버터에 존재하는 차후의 로우패스 필터를 포함한다. 컨버터는 입력 단자(IN)에서 전압(U)의 형태로 아날로그 입력 신호를 수신하고 출력 단자(OUT)에서 디지털 출력 신호(Y)를 표시하는 비트 스트림을 제공한다. 컨버터에서의 신호는 플립플롭(DFF)의 출력(Q)으로부터의 비트 스트림의 발생까지 시간 연속이다는 것이 주목되어야 한다.

증폭기(A) 및 리지듀얼 루프 필터(RLF)는 컨버터의 루프 필터를 포함하고, 루프 필터의 주파수 전달 함수, 즉 A 및 RLF 양측 모두의 주파수 전달 함수는 주파수-의존 양자화 잡음을 억제하도록 컨버터의 능력을 결정한다. 또한, 필터(RLF)가 컨버터의 피드백 루프에 위치되므로 증폭기(A)의 이득이 RLF로부터의 잡음을 억제한다. 이러한 논의에서, 증폭기 루프 필터 사이에서 각각을 구별하는 이유는 피트백 루프에서 다른 잡음원으로부터 증폭기(A)로부터의 잡음 기여를 구분하기 위해서 이다. 다른 모든 것은 동등하므로 증폭기(A)의 잡음 레벨은 양자화 잡음을 제외한 컨버터의 주요 잡음 컴포넌트를 구성한다. 이것이 상기 언급된 바와 같이 이러한 특정 잡음원으로부터의 기여가 최소화되어야 하는 이유이다.

증폭기(A)는 증복기의 입력 단자가 무한 이득을 갖게 되면 증폭기의 입력 단자 상의 신호 레벨은 0일 것이다. 대신, 결합되는 A 및 RLF의 총 이득은 방치될 컨버터 양자화 잡음에 대한 소망의 컨버터 주파수 대역에 걸쳐 충분히 크다고 가정될 수 있다. 입력 전압(U) 및 그 결과의 출력 전압(Y)이 주어지면 이상적인 경우에서 도 2의 완벽한 컨버터의 전달 함수(H)는 다음과 같이 추정될 수 있다:

컨버터의 입력단으로부터의 잡음 기여의 문제를 해결하기 위해서 이 특정 잡음원은 격리되어야 한다. 이것은 도 3의 도식에 도시된다.

도 3에서 이상적인 무잡음(noise-free) 증폭기(A) 및 잡음 전압원(Vn)가 도 2의 증폭기(A)를 대신하고, C, R1, R2 및 A의 구성은 입력 전압(U), 출력 전압(Y), 및 증폭기 잡음원(V _n )과 함께 도시되는 반면, 도 2로부터의 나머지 컴포넌트는 명료함을 위해 도식으로부터 누락된다. A 및 RLF(도 3에 도시되지 않음)로부터의 전체 증폭이 소망의 컨버터 대역폭에 충분하다고 가정되면 출력 전압(Y)에 대한 잡음 기여(Y _n )는 다음과 같이 표현될 수 있다.

그 다음에, 입력 전압(U)과 관련된 잡음 전압 기여(U _n )는 다음과 같은 2가지 표현식을 결합함으로써 계산될 수 있다:

이것은 입력 잡음(U _n )이 증폭 잡음(V _n )에 의존된다는 것을 의미한다. 다르게 말하면, V _n 을 감소시키는 것이 가능하다면 입력 잡음(U _n )도 감소될 것이다.

증폭 잡음 전압(V _n )은 3가지 주된 발생원을 갖는다. 잡음은 증폭기(A)가 유한 이득을 갖는다는 사실, 증폭기(A)에서의 비선형성으로부터 발생하는 상호변조 기생신호(intermodulation products), 및 증폭기(A)의 입력단에 의해 생성된 열 잡음 때문이다. 열 잡음을 최소화하기 위해서 큰 이득값을 갖는 다단 증폭기가 전형적으로 사용되어 왔다. 마찬가지로, 잡음은 허용가능한 레벨에서 출력 신호의 전체 잡음을 유지하기 위해서 충분히 큰 전류를 증폭기에서 반도체 소자에 공급함으로써 감소될 수도 있다.

그러나, 배터리 수명을 연장하기 위해 전류 소모 및 컴포넌트 수가 최소로 유지되는, 모니터링되는 사람에 의해 지속적으로 수행될 수 있는 EEG 모니터링 시스템을 위한 컨버터 설계에서 그러한 접근법 중 어느 것도 특별히 매력적이지 않다. 그러므로, 컨버터에서 증폭기의 잡음 감도를 감소시키는 대안의 방법이 소망된다.

이론적으로, 잡음 전압(V _n )은 예를 들면 입력 단자(U)와 R1 사이 및 출력 단자와 R2 사이에 주어진 변성 팩터(N)를 갖는 이상 변성기를 위치시켜 입력 신호(U) 및 출력 신호(Y)를 변성함으로써 축소될 수 있다. 도 4는 컨버터의 입력 브랜치(branch) 및 출력 브랜치에서 각각 이상 변성기(T1 및 T2)를 갖는 도 3의 컨버터의 등가 도식을 나타낸다. 입력 변성기(T1)가 비율 1:N으로 입력 전압을 변성할 뿐만 아니라(즉, 변성기 출력 상의 접안은 변성기 입력 상의 전압의 N배이다), 피드백 변성기(T2)도 비율 1:N으로 피드백 전압을 변성한다[즉, 증폭기로 제공되는 전압은 출력 노드(Y)에 존재하는 전압의 N배이다]. 레지스터(R1 및 R2)의 값은 각각 입력과 출력의 전류 부하를 보존하기 위해서 N ² 의 팩터로 각각 스케일링된다. 마찬가지로, 적분기 캐패시터(C)의 값은 팩터 N ^-2 에 의해 스케일링된다. 결과의 증폭기 잡음 전압(V _n )은 팩터 V _n /N에 의해 대응하게 스케일링된다는 것이 도시될 수 있다. 이론적으로, 증폭기단으로부터의 잡음 기여를 임의의 양만큼 축소될 수 있고, 증폭기단을 제공하여 포화되는 것없이 증가된 입력 전압을 조정할 수 있다. 컨버터에 대한 전류 수요도 임피던스 변성으로 인해 더 작아진다.

리얼 변성기(real transformer)는 이상적이지 않으므로 그들의 사이즈, 중량, 전류 소모 및 전력 손실로 인해 사람에 의해 지속되는 실제 EEG 모니터링 시스템에 사용하는 것은 불가능하다. 발명자는 만족스러운 결과를 갖는 문제점에 대한 해결책으로서 이상 변성기의 동등물이 적용될 수 있다는 것을 인지하였다. 그러한 동등물은 다음에 더 상세하게 설명된다. 이러한 논의의 시작점은 샘플링된 캐패시터에 의거한 토폴로지를 사용한 델타-시그마 A/D 컨버터이다. 샘플링된 캐패시터단은 본 분야에 잘 알려진 것으로 간주되고, 그러한 샘플링된 캐패시터 A/D 컨버터의 작동 원리는 도 5 및 도 6을 참조하여 다음에 더 상세하게 설명된다.

도 5는 입력 단자(U), 제 1 샘플링 캐패시터(C _s ), 제 1 스위치(S _I ), 제 2 스위치(S _E ), 홀드 캐패시터(C _h ), 증폭기(A), 피드백 루프 캐패시터(C _s '), 피드백 루프 단자(Q) 및 출력 단자(Y)를 포함하는 종래 기술의 샘플링된 캐패시터 델타-시그마 A/D 컨버터에서 샘플링 클록 제어 신호의 제 1 위상을 나타내는 도식이다. 피드백 루프 단자(Q)는 D-플립플롭(도시되지 않음)의 출력으로부터 피드백 신호를 반송한다. 스위치(S _I 및 S _E )는 샘플링 클록(도시되지 않음)에 의해 제어된다. 도 5에 나타낸 샘플링 클록 제어 신호의 제 1 위상에서 샘플링 캐패시터(C _s )는 스위치(S _I )를 통하여 제 1, 특정 시구간(time period) 동안에 입력 단자(U)에 존재되는 입력 전압에 의해 충전된다. 제 1 위상에서 제 2 스위치(S _E )는 개방된다.

도 6의 도식에 나타낸 샘플링 클록 제어 신호의 제 2 위상에서 스위치(S _I )는 입력 단자(U)로부터 샘플링 캐패시터(C _s )를 접속해제하여 그것을 증폭기(A) 및 홀드 캐패시터(C _h )의 입력으로 접속함으로써 샘플링 캐패시터(C _s )는 스위치(S _I )를 통하여 제 2, 특정 시구간 동안 방전되어 홀드 캐패시터(C _h )로 그 전하를 전달한다. 제 2 위상에서 스위치(S _E )는 폐쇄되어 증폭기(A)의 입력으로 피드백 루프 캐패시터(C _s ')를 접속한다. 이제, 증폭기(A)의 입력 단자 상의 전압은 제 1 시구간 동안의 입력 단자(U) 상의 전압 - 피드백 단자(Q) 상에 존재하는 에러 전압과 동등하다. 제 2 위상이 종료하면 스위치(S _I 및 S _E )는 도 5에서 나타낸 그들의 초기 위치로 반환되고 프로세스는 주기적으로 반복된다.

스위치(S)의 위치가 주파수(f _s )를 갖는 주기적인 신호에 의해 제어되고, 샘플링 캐패시터(C _s )의 임피던스(Z _s )는 다음과 같이 기재될 수 있다:

각각 C _s /2의 캐패시턴스를 갖는 2개의 캐패시터로 분열되는 도 5에 나타낸 제 1 위상에서의 샘플링된 캐패시터 델타-시그마 A/D 컨버터의 샘플링 캐패시터(C _s )를 고려한다. 그 다음에, 샘플링된 캐패시터 설계를 각각 도 7 및 도 8의 도식처럼 보이도록 변경함으로써 전압 변성이 구현될 수 있다. 도 7 및 도 8에 나타낸 샘플링된 캐패시터 회로는 2개의 제어된 스위치(S _I 및 S _E ), 증폭기(A), 홀드 캐패시터(C _h ) 및 4개의 캐패시터(C _a 및 C _b , C _c 및 C _d )를 포함하고, 4개의 캐패시터 각각은 C _s /2의 캐패시턴스를 갖는다. 도 7에서 스위치(S _I )는 도 5 및 도 8에 나타낸 것과 유사한 방식으로 제 1 위상에서 2개의 캐패시터(C _a 및 C _b )를 입력 단자(IN)에 병렬로 접속하고, 스위치(S _I )는 도 6에 나타낸 것과 유사한 방식으로 제 2 위상에서 2개의 캐패시터(C _a 및 C _b )를 증폭기(A)에 직렬로 접속한다.

마찬가지로, 피드백 캐패시터(C _c 및 C _d )는 도 7의 제 1 위상에서 스위치(S _E )를 통하여 그라운드에 관련된 피드백 루프 단자(Q) 상에 존재하는 전압에 병렬로 충전되고, 도 8에 나타낸 제 2 위상에서 피드백 캐패시터(C _c 및 C _d )는 피드백 캐패시터(C _c 및 C _d )의 방전 동안에 스위치(S _E )를 통하여 피드백 루프 단자(Q)와 증폭기(A) 사이에 직렬로 접속됨으로써 피드백 루프 단자(Q)와 홀드 캐패시터(C _h ) 사이의 전압 강하는 2배가 된다. 그 다음에, 제 2 위상에서 증폭기(A)의 입력에서 존재하는 전압은 V _U -V _Q , 즉 2배된 입력 전압 - 2배된 피드백 전압이다.

이러한 배치의 효과는 증폭기(A)의 입력 노드가 캐패시터(C _a , C _b , C _c 및 C _d ) 각각에 의해 형성된 전압 변성기에 의해 입력 단자(U) 및 피드백 루프 단자(Q)로부터 격리된다는 것이다. 입력 전압 및 피드백 루프 전압을 2배로 하는 것의 최종 결과는 증폭기(A)의 고유 잡음 레벨(V _n )이 비교적 작아짐으로써, 각각 도 7 및 도 8에 나타낸 회로의 외측으로부터 본 바와 같이, 증폭기단(A)의 입력 임피던스 및 출력 임피던스 양측을 유지하면서 신호대잡음비가 향상된다는 것이다.

각각 C _s /2의 값을 갖는 캐패시터(C _a , C _b , C _c 및 C _d )에 관하여 이 구성은 각각 입력 변성기에 대한 1:2의 변성 팩터, 피드백 변성기에 대한 2:1의 변성 팩터를 갖는 전압 변성과 동등하고, 이제 홀드 캐패시터(C _s )의 임피던스(Z _s )는 다음과 같이 된다:

그러므로, 이 배치는 증폭기(A)의 입력 임피던스를 효과적으로 4배로 한다. 샘플링된 캐패시터 델타-시그마 A/D 컨버터의 샘플링 클록 주파수(f _s )의 2개의 위상과 동기화하여 회로의 구성을 변경함으로써 도 7 및 도 8에 나타낸 바와 같은 스위치(S _I 및 S _E )에 의해 증폭기(A)의 입력 단자에 존재되는 입력 전압(U)은 2U로 2배가 된다.

유니티(unity) 이득을 갖는 증폭기(A) 및 피드백 루프 단자(Q) 상에 존재하는 0V의 에러 신호를 고려한다. 그 다음에, 제 2 전압 변성기(C _c 및 C _d )의 출력 신호 다운스트림은 다음과 같다:

이것은 캐패시터(C _c 및 C _d )가 도 7에 나타낸 제 1 위상에서의 병렬 구성과 도 8에 나타낸 제 2 위상에서 직렬 구성 사이에서 시프트된다는 규칙에 의거한다. 이러한 방식으로 제 1 및 제 2 전압 변성기를 갖는 회로의 나머지 부분으로부터 A/D 컨버터의 입력단의 증폭기(A)의 입력을 격리함으로써 V _n /2의 비교 잡음 지수가 단순하고 효과적인 방식으로 획득될 수 있다.

도 7 및 도 8의 입력 전압 변성기 회로의 기능의 제 1 및 제 2 위상을 나타내는 도식이 도 9 및 도 10을 참조하여 다음에 설명된다. 도 9 및 도 10에서 전압 변성기 회로는 입력 단자(U), 출력 단자(V _A ), 5개의 제어된 스위치(S1, S2, S3, S4, 및 S5), 및 2개의 샘플링 캐패시터(C _a 및 C _b )를 포함하고, 캐패시터(C _a 및 C _b ) 양측 모두는 도 5 및 도 6에 나타낸 회로의 도식에 관련하여 C _s /2의 캐패시턴스를 갖는다. 전압 변성 회로의 출력 단자(V _A )는 도 7 및 도 8에 나타낸 바와 같이, 증폭기(도시되지 않음)에 접속되고 있다.

도 9에 나타낸 전압 변성기의 제 1 위상에서 스위치(S1, S3, 및 S5)는 폐쇄되고 스위치(S2 및 S4)는 개방된다. 따라서, 2개의 캐패시터는 도 9에서 입력 단자(U)에 병렬로 접속된다. 따라서, 입력 단자(U) 상에 존재하는 전압은 캐패시터(C _a 및 C _c )를 동일한 전압으로 변경할 것이다.

도 10에 나타낸 전압 변성기의 제 2 위상에서 스위치(S1, S3, 및 S5)는 이제 개방되고 스위치(S2 및 S4)는 이제 폐쇄된다. 2개의 캐패시터(C _a 및 C _b )는 이제 직렬로 접속됨으로써 그들 전체 충전 전압을 2배로 하면서 전체 캐패시턴스를 C _s /4까지 감소시킬 수 있고, 출력 단자(V _A )에 접속된다. 캐패시터(C _a 및 C _b )에 의해 수집되는 결합된 전하는 이제 출력 단자(V _A )에 전압으로써 제공된다. 이 전압은 캐패시터(C _a 및 C _b )의 변경된 구성으로 인해 전압 U의 2배가 된다.

도 7 및 도 8에 나타낸 방식으로 증폭기(A)의 입력단에 접속된 도 9 및 도 10에 나타낸 입력 전압 변성기의 출력 단자(V _A )를 고려한다. 증폭기(A)가 증폭 이득 β를 가지면 입력 전압(U)은 2배가 되고 β에 의해 곱해지지만, 잡음 전압(V _n )은 단지 β에 의해 곱해진다. 주어진 입력 전압(U)에 대하여 증폭기(A)로부터의 출력 전압(V _Y )은 다음과 같이 될 것이다:

그 다음에, 출력 전압(V _Y )에 대한 잡음 전압(V _n ) 기여는 이 경우에 변성되지 않은 입력 전압의 잡음 전압 기여의 1/2이고, 증폭기를 제공하여 2U의 변성된 입력 전압을 조정할 수 있다.

델타-시그마 A/D 컨버터의 피드백 루프 신호로부터의 전압 기여는 도 7 및 도 8에 나타낸 바와 같은 제 2 전압 변성기(C _c 및 C _d )에 의해 유사한 방식으로 2배가 된다.

전압 변성의 원리는 각각 C _s /N의 캐패시턴스를 갖는 임의의 수 N개의 샘플링 캐패시터로 늘어날 수 있고, 결과적으로 증폭기의 분명한 잡음 지수를 V _n /N과 동등하게 감소시킬 수 있다. 입력 변성기 및 피드백 변성기가 동일한 변성비를 갖는 본 발명의 동작에 필수적인 것은 아니다. 이 원리는 증폭 이득에 관련된 그 성능의 감소된 수요, 열 잡음, 상호변조 잡음, 및 증폭기의 유한 이득으로 인한 에러로 힌해 더욱 단순한 방식으로 입력 증폭기를 구현할 수 있다.

그 결과, 본 발명에 의한 A/D 컨버터의 입력단에서의 증폭기는 BJT, FET 또는 충분한 이득을 갖는 다른 증폭 소자와 같은 하나의 단일 반도체 소자를 포함하는 단순한 단단(single-stage) 증폭기로서 구현될 수 있다. 단단 증폭기는 본질적으로 열 전압 잡음과 전류 소모 사이에서 매우 매력적인 관계를 갖는다. 전압 변성은 증폭기의 바이어스 전류 수요를 더 감소시킴으로써 완전한 A/D 컨버터의 전력 소모를 감소시키고, 입력 증폭기에 대한 바이어스 전류가 상당 부분을 구성한다.

도 11은 본 발명에 의한 델타-시그마 A/D 컨버터(ADC)를 나타낸다. A/D 컨버터(ADC)는 입력 단자(IN), 입력 변성기단(IT), 증폭기단(Q _A ), 홀드 캐패시터(C _h ), 정전류 발생기(I _c ), 피드백 변성기단(OT), 리지듀얼 루프 필터(RLF), 비교기(CMP), 플립플롭(DFF), 및 출력 단자(OUT)를 포함한다. 플립플롭(DFF)은 시스템 클록 소스(도시되지 않음)에 의해 제어된다. 증폭기단(Q _A )에는 기준 전압원(V _ref )으로의 접속에 의해 전력 공급되는 정전류원(I _c )으로부터 정전류가 공급된다. 이 전류는 입력 신호에 소망의 이득을 제공할 수 있도록 하기 위해서 증폭기(Q _A )의 동작점을 제어한다.

입력 변성기단(IT)은 스위칭 트래지스터(Q ₁ , Q ₂ , Q ₃ , Q ₄ , 및 Q ₅ ) 및 캐패시터(C _a 및 C _b )를 포함한다. 피드백 변성기단(OT)은 스위칭 트래지스터(Q ₆ , Q ₇ , Q ₈ , Q ₉ , 및 Q ₁₀ ) 및 캐패시터(C _c 및 C _d )를 포함한다. 단순화를 위해, 그러한 4개의 캐패시터는 동등한 캐패시턴스, 즉 C _a =C _b =C _c =C _d 라고 간주된다.

입력 변성기단(IT)의 스위칭 트랜지스터(Q ₁ , Q ₂ , Q ₃ , Q ₄ , 및 Q ₅ )는 샘플링 클록 발생기의 신호 에지가 제 1 위상에서 포지티브로 가면, 스위칭 트랜지스터(Q ₁ , Q ₃ , 및 Q ₅ )는 폐쇄하고(즉, 그들은 전류를 통과시킨다) 스위칭 트랜지스터(Q ₂ 및 Q ₄ )는 개방하는(즉, 그들은 전류를 차단한다) 방식으로 샘플링 클록 발생기(도시되지 않음)에 의해 제어된다. 이것은 각각의 스위칭 트랜지스터의 베이스 단자 상에 각각 오픈 써클 또는 채원진 써클에 의해 도 11에 도시된다. 샘플링 클록 발생기의 신호 에지의 제 1 위상에서 채워진 써클은 폐쇄된 트랜지스터를 나타내고, 오픈 써클은 개방된 트랜지스터를 나타낸다.

샘플링 클록 발생기의 신호 에지가 제 2 위상에서 네가티브로 가면, 입력 변성기단(IT)의 스위칭 트랜지스터(Q ₁ , Q ₃ , 및 Q ₅ )는 개방하고 스위칭 트랜지스터(Q ₂ 및 Q ₄ )는 폐쇄한다. 샘플링 클록 발생기의 신호 에지의 제 2 위상에서 오픈 써클은 폐쇄된 트랜지스터를 나타내고 채워진 써클은 개방된 트랜지스터를 나타낸다. 이 구성은 도 9 및 도 10에 각각 나타낸 도식과 등가이고, 여기서 스위칭 트래지스터(Q ₁ , Q ₂ , Q ₃ , Q ₄ , 및 Q ₅ )는 도 9 및 도 10에 나타낸 회로의 기능을 유지하는 스위치(S1, S2, S3, S4, 및 S5)을 각각 대신한다. 샘플링 클록 발생기(도시되지 않음)의 클록 주파수의 크기는 30㎑이고, 시스템 클록 발생기(도시되지 않음)의 크기는 1~2㎒이다.

Q ₁ , Q ₃ , 및 Q ₅ 는 폐쇄되고 Q ₂ 및 Q ₄ 는 개방되는 제 1 위상에서 캐패시터(C _a 및 C _b )는 입력 단자(IN)에 병렬로 접속되고, 각 캐패시터는 입력 단자(IN)에 존재하는 전압으로 충전된다. Q ₁ , Q ₃ , 및 Q ₅ 는 개방되고 Q ₂ 및 Q ₄ 는 폐쇄되는 제 2 위상에서 캐패시터(C _a 및 C _b )는 Q _A 의 입력에 직렬로 접속되고 Q _A 및 홀드 캐패시터(C _h )의 입력으로 그들의 결합된 전하를 전달한다. 이러한 배치 때문에 입력 변성기(IT)로 공급되는 입력 전압은 상기 설명된 바와 같이 그 출력에서 2배가 될 것이다.

또한, 피드백 변성기(OT)의 스위칭 트래지스터(Q ₆ , Q ₇ , Q ₈ , Q ₉ , 및 Q ₁₀ )도 샘플링 클록 발생기의 신호 에지가 제 1 위상에서 포지티브로 가면, 스위칭 트랜지스터(Q ₆ , Q ₈ , 및 Q ₁₀ )는 폐쇄하고 스위칭 트랜지스터(Q ₇ 및 Q ₉ )는 개방하는 방식으로 샘플링 클록 발생기(도시되지 않음)에 의해 제어된다. 또한, 이것은 각각의 스위칭 트랜지스터의 베이스 단자 상에 각각 오픈 써클 또는 채원진 써클에 의해 도시되고, 여기서 채워진 써클은 폐쇄된 트랜지스터를 나타내고, 오픈 써클은 개방된 트랜지스터를 나타낸다. 이것은 제 1 위상에서 캐패시터(C _c 및 C _d )는 증폭기(Q _A )의 입력에 병렬로 접속되고, 증폭기(Q _A )의 입력에 그들의 결합된 전하를 전달한다.

제 2 위상에서 샘플링 클록 발생기의 신호 에지가 네가티브로 가면, 스위칭 트랜지스터(Q ₆ , Q ₈ , 및 Q ₁₀ )는 개방하고 스위칭 트랜지스터(Q ₇ 및 Q ₉ )는 폐쇄한다. 이 경우에 각 트랜지스터의 베이스 단자 상의 오픈 써클은 폐쇄된 트랜지스터를 나타내고, 채워진 써클은 개방된 트랜지스터를 나타낸다. 이것은 캐패시터(C _c 및 C _d )가 제 2 위상에서 출력 단자(OUT)에 직렬로 접속되고 플립플롭(DFF)으로부터 에러 전압에 의해 충전된다는 것을 의미한다. 캐패시터(C _c 및 C _d )는 본질적으로 증폭기(Q _A )의 피드백 루프에 위치되고, 증폭기(Q _A )의 입력에 에러 전압을 제공하기 전에 플립플롭(DFF)의 출력으로부터의 피드백 전압을 2배로 한다.

리지듀얼 루프 필터(RLF)는 Q _A 로부터 신호의 적분을 출력하고, 비교기(CMP)는 적분이 미리 결정된 역치 미만일 때에는 로직 0값을, 적분이 미리 결정된 역치 초과일 때에는 로직 1값을 출력한다. 플립플롭(DFF)은 비교기(CMP)로부터의 바이너리 적분 신호를 클록 신호(CLK)에 의해 제어된 비트 스트림으로 변환하고, 피드백 신호로서 피드백 변성기(OT)의 입력과 출력 단자(OUT) 양측 모두에 공급한다.

전압 변성기단(IT) 및 피드백 변성기단(OT) 각각으로 증폭기(Q _A )의 입력에 존재하는 전압을 2배로 함으로써 입력 전압은 팩터 2에 의해 증가되고, 상대적인 잡음 전압 레벨(V _n )은 결과적으로 증폭기(Q _A )로의 공급 전류를 증가시킬 필요없이 감소된다.

본 발명에 의한 델타-시그마 A/D 컨버터는 동시에 두가지 목표를 성취한다. 첫째로, 단단 입력 증폭기 설계는 입력 증폭기의 전류 소모가 상당히 감소될 수 있다는 것을 의미하고, 둘째로, 신호대잡음비는 입력단에 도달하기 전에 신호 레벨을 상향 변성함으로써 향상된다. 각각 입력 및 에러 피드백 루프로부터 입력단을 격리시키는 샘플-클록 제어된 전압 변성기의 적용은 전력 소모의 현저한 증가없이 단단 입력 증폭기를 사용함으로써 일어나는 신호대잡음비 문제에 해결책을 제공한다. 이 설계는 모니터링되고 있는 사람에 의해 지속적으로 수행될 수 있는 EEG 모니터링 시스템과 같은 배터리로 전력 공급되는(battery-powered) 회로에서 바람직하고, 그 결과 1개 이상의 델타-시그마 A/D 컨버터가 EEG 모니터링 시스템의 전자 회로의 주요부를 포함하는 회로 칩 상에 구현될 수 있다.

도 12의 도식은 본 발명에 의한 델타-시그마 A/D 컨버터를 나타낸다. A/D 컨버터는 입력 변성기단, 제 1 적분기단, 제 2 적분기단, 제 3 적분기단, 비교기단, 필터단, 및 플립플롭단을 포함한다. 또한, 도 12에는 입력 변성기단의 입력 단자에 접속된 접속 와이어 및 EEG 전극을 포함하는 EEG 전극단을 나타낸다. EEG 전극은 컨버터 자체의 일부를 형성하지 않지만, 컨버터에 의해 디지털화되는 신호를 발생하고, 컨버터의 입력 임피던스, 샘플링 주파수 및 입력 전압 범위는 EEG 전극으로부터의 신호에 대해 조정된다.

입력 변성기단은 입력 단자(1) 및 출력 단자(2)를 갖는 입력 변성기(T)를 포함한다. 변성기(T)는 1:3의 팩터에 의해 EEG 전극으로부터 출력 전압을 변성여, 즉 입력 변성기(T)의 출력 단자(2) 상에 존재하는 전압은 입력 변성기(T)의 입력 단자(1) 상에 존재하는 전압의 3배이다. 입력 변성기(T)는 트리플 스위치드-캐패시터(triple switched-capacitor)로서 구성되고, 그 작동의 세부 사항은 도 14에 관하여 후술될 것이다. 입력 변성기(T)는 전압 변성을 수행하기 위해 제 1 클록 신호(φ ₁ ) 및 제 2 클록 신호(φ ₂ ) 각각에 의해 제어된다. 클록 신호(φ ₁ 및 φ ₂ )는 서로 배타적이다. 더욱이, 입력 변성기(T)는 출력 단자(2)에서 출력 공통 모드 전압이 0V인 방식으로 구성된다.

제 1 적분기단은 제 1 캐패시너(C ₁ ), 제 2 캐패시터(C ₂ ), 제 3 캐패시터(C ₃ ) 및 인버터 증폭기(I _A1 )를 포함한다. 제 2 적분기단은 제 1 캐패시너(C ₄ ), 제 2 캐패시터(C ₅ ), 제 3 캐패시터(C ₆ ) 및 인버터 증폭기(I _A2 )를 포함한다. 제 3 적분기단은 제 1 캐패시너(C ₇ ), 제 2 캐패시터(C ₈ ), 제 3 캐패시터(C ₉ ) 및 인버터 증폭기(I _A3 )를 포함한다. 3개의 적분기단의 목적은 플립플롭단 및 스위치로부터 피드백 신호와 함께 잡음 형상화 루프 필터를 형성하는 것이다. 루프 필터에서 계수는 C _T /C ₁ , C ₁ /C ₃ , C ₄ /C ₆ , C ₇ /C ₉ 의 캐패시터 비율에 의해 주어지고, 여기서 입력 변성기의 C _T =C _x +C _y +C _z 이다. 캐패시터(C ₂ , C ₅ 및 C ₈ )는 DC를 제거하고 컨버터에서 1/f 잡음을 감소시키는데 사용되는 증폭기 오프셋 전압의 저장을 위해 사용된다. 또한, 이 기술은 상관된 이중 샘플링(correlated double sampling)으로서 알려져 있다.

비교기단은 제 10 캐패시터(C ₁₀ ), 제 4 인버터 증폭기(I _A4 ) 및 제 5 인버터 증폭기(I _A5 )를 포함한다. 비교기단의 목적은 적분기단의 체인으로부터의 출력 신호를 데시메이션 필터(decimation filter) 및 플립플롭단에 의해 더 처리하는데 적합한 비트 스트림으로 컨디셔닝하고 디지탈화하는 것이다.

플립플롭단은 비교기단으로부터의 출력 신호 및 제 1 클록 신호(φ ₁ )로부터 출력 신호(Y ₁ 및

₁ )를 발생하는 제 1 에지-트리거드(edge-triggered) D-플립플롭(FF

₁ ), 제 1 에지-트리거드 D-플립플롭(FF

₁ )으로부터의 출력 신호 및 제 2 클록 신호(φ

₂ )로부터 출력 신호(Y

₂ 및

₂ )를 발생하는 제 2 에지-트리거드 D-플립플롭(FF

₂ ), 및 제 2 에지-트리거드 D-플립플롭(FF

₂ )으로부터의 출력 신호 및 제 1 클록 신호(φ

₁ )로부터 출력 신호(Y

₃ 및

₃ )를 발생하는 제 3 에지-트리거드 D-플립플롭(FF

₃ )를 포함한다. 제 1 플립플롭(FF

₁ )은 제 2 플립플롭(FF

₂ )의 입력으로 출력 신호(Y

₁ )를 공급한다. 제 2 플립플롭(FF

₂ )은 제 3 플립플롭(FF

₃ )의 입력으로 출력 신호(Y

₂ )를 공급하고, 제 3 플립플롭(FF

₃ )은 제 1 적분기단의 관련 스위치 제어 입력으로 출력 신호(Y

₃ 및

₃ )를 공급한다.

출력 신호(Y ₁ , Y ₂ , Y ₃ ,

₁ ,

₂ 및

₃ )는 제 1, 제 2 및 제 3 적분기단 각각에서 신호 흐름을 조정하는 컨디셔널 피드백 신호로서 사용된다. 클록 신호(φ

₁ 또는 φ

₂ )는 서로 배타적이고, 제 1, 제 2 및 제 3 에지-트리거드 D-플립플롭으로부터의 출력 신호(Y

₁ 및

₁ , Y

₂ 및

₂ , Y

₃ 및

₃ )도 서로 배타적이다. 플립플롭단으로터의 출력 신호가 제 1, 제 2 및 제 3 적분기단에서의 신호 흐름을 조정하는 방식이 다음에 설명될 것이다.

제 1 적분기단에서의 제 1 캐패시터(C ₁ )의 제 1 노드는 4개의 서로 배타적인 제어된 스위치에 접속된다. φ ₁ 및 Y ₃ 이 하이(high)일 때나 φ ₂ 및

₃ 이 하이일 때 제 1 캐패시터(C

₁ )의 제 1 노드는 그라운드에 접속되고, φ

₁ 및

₃ 이 하이일 때나 φ

₂ 및 Y

₃ 이 하이일 때 제 1 캐패시터(C

₁ )의 제 1 노드는 V

_h 에 접속된다. 그러므로, 제 1 캐패시터(C

₁ )의 제 1 노드는 제어 신호에 의존하여 그라운드 또는 V

_h 에 각각 접속될 수 있다.

제 1 캐패시터(C ₁ )의 제 2 노드는 제 1 입력 노드를 형성하는 전압 변성기(T)의 출력, 제 2 캐패시터(C ₂ )의 제 1 노드 및 제 3 캐패시터(C ₃ )의 제 1 노드에 접속된다. 더욱이, φ ₁ 이 하이일 때에는 제 1 입력 노드는 그라운드에 접속된다.

제 2 캐패시터(C ₂ )의 제 2 노드는 제 1 인버터 증폭기(I _A1 )의 입력에 접속된다. φ ₁ 이 하이일 때에는 제 1 인버터 증폭기(I _A1 )는 단락 회로가 된다. φ ₂ 가 하이일 때에는 제 3 캐패시터(C ₃ )의 제 2 노드는 제 2 입력 노드를 형성하는 제 1 인버터 증폭기(I _A1 )의 출력 및 제 2 적분기단의 입력에 접속된다. φ ₂ 가 하이가 아닐 때에는 제 1 적분기단과 제 2 적분기단 사이에 접속은 존재하지 않는다.

제 4 캐패시터(C ₄ )의 제 1 노드는 2개의 서로 배타적인 제어된 스위치에 접속된다. φ ₁ 및

₂ 가 하이일 때 제 4 캐패시터(C

₄ )의 제 1 노드는 그라운드에 접속되고, φ

₁ 및 Y

₂ 가 하이일 때 제 4 캐패시터(C

₄ )의 제 1 노드는 V

_h 에 접속된다. 또한, 제 4 캐패시터(C

₄ )의 제 1 노드는 제 1 적분기단으로부터 출력 신호를 수신하는 제 2 입력 노드에 접속된다.

제 4 캐패시터(C ₄ )의 제 2 노드는 제 5 캐패시터(C ₅ )의 제 1 노드 및 제 6 캐패시터(C ₆ )의 제 1 노드에 접속된다. 또한, φ ₂ 가 하이일 때에는 제 4 캐패시터(C ₄ )의 제 2 노드는 그라운드에 접속된다. 제 5 캐패시터(C ₅ )의 제 2 노드는 제 2 인버터 증폭기(I _A2 )의 입력에 접속되고, φ ₂ 가 하이일 때에는 제 2 인버터 증폭기(I _A2 )는 단락 회로가 된다. φ ₁ 이 하이일 때에는 제 6 캐패시터(C ₆ )의 제 2 노드는 제 3 입력 노드를 형성하는 제 2 인버터 증폭기(I _A2 )의 출력 및 제 3 적분기단의 입력에 접속된다.

제 7 캐패시터(C ₇ )의 제 1 노드는 2개의 서로 배타적인 제어된 스위치에 접속된다. φ ₂ 및

₁ 가 하이일 때 제 7 캐패시터(C

₇ )의 제 1 노드는 그라운드에 접속되고 φ

₂ 및 Y

₁ 가 하이일 때 제 7 캐패시터(C

₇ )의 제 1 노드는 V

_h 에 접속된다. 또한, 제 7 캐패시터(C

₇ )의 제 1 노드는 제 2 적분기단으로부터 출력 신호를 수신하는 제 3 입력 노드에 접속된다.

제 7 캐패시터(C ₇ )의 제 2 노드는 제 8 캐패시터(C ₈ )의 제 1 노드 및 제 9 캐패시터(C ₉ )의 제 1 노드에 접속된다. 또한, φ ₁ 가 하이일 때에는 제 7 캐패시터(C ₇ )의 제 2 노드는 그라운드에 접속된다. 제 8 캐패시터(C ₅ )의 제 2 노드는 제 3 인버터 증폭기(I _A3 )의 입력에 접속되고, φ ₁ 이 하이일 때에는 제 3 인버터 증폭기(I _A3 )는 단락 회로가 된다. φ ₂ 가 하이일 때에는 제 9 캐패시터(C ₉ )의 제 2 노드는 제 3 인버터 증폭기(I _A3 )의 출력 및 비교기단의 입력에 접속된다.

비교기단은 제 3 적분기단으로부터 출력 신호를 수신하고 데시메이션 필터에 의해 처리하는데 적합한 비트 스트림을 발생한다. 또한, 비트 스트림은 전극으로부터 입력 신호에 관련하여 개개의 적분기단의 동작을 제어하는 플립플롭단을 통하여 제 1, 제 2 및 제 3 적분기단 각각으로 피드백된다.

데시메이션 필터는 입력 비트 스트림부터의 복수의 개개의 디지털 신호(도 12에서 16개의 신호선으로 나타낸다)의 출력을 발생한다. 그러한 디지털 신호는 전자기 전송을 위해 인코딩하고 디지털 신호 처리기(도시되지 않음)에 의해 더 처리하는데 적합한, 입력 전극으로부터의 샘플링되고 디지털화된 신호를 나타내는 디지털 워드의 집합을 형성한다.

본 발명에 의한 A/D 컨버터는 특히 0.1㎐~대략 40㎐ 사이의 대역폭, 및 0.1볼트 RMS의 신호값을 갖는 EEG 전압 신호를 변환하기 위해 구성된다. 그러므로, 32㎑의 샘플링 주파수 및 128의 오버샘플링 비율(oversampling ratio)이 선택되면 A/D 컨버터의 유효 대역폭은 다음과 같이 되고:

이것은 현재의 목적에 더 적합하다. A/D 컨버터는 0.1㎐~40㎐의 유효 대역폭 상의 1㎶ _rms 미만의 잡음 플로어(noise floor)를 갖고, 0.9볼트의 공급 전압에서 작동하도록 설계된다. EEG 모니터링 시스템의 내부 부분에서 이 공급 전압은 전자 회로에 의해 사용하기 위한 에너지를 저장하는 캐패시터, 및 EEG 모니터링 시스템의 외부 부분에 위치된 대응 통신 코일에 의해 발생되는 가변 전자기장으로부터 유도 전류를 발생하는 통신 코일에 의해 제공된다.

도 13에 나타낸 타이밍도는 본 발명에 의한 델타-시그마 A/D 컨버터에서 6개의 카디날(cardinal) 신호를 도시한다. 도 13에서 위에서 아래로 보면, 제 1 그래프는 주기 1/f _s 를 갖는 제 1 샘플링 클록 신호(φ ₁ )를 나타내고, 여기서 f _s 가 샘플링 주파수이다. 도 13에서 위로부터 제 2 그래프는 또한 주기 1/f _s 를 갖지만 제 1 클록 신호(φ ₁ )에 대한 위상에서 반전된 제 2 클록 신호(φ ₂ )를 나타낸다. φ ₁ 및 φ ₂ 변화 상태를 동시에 갖지 않기 위해서 중복되지 않은 클록도가 사용된다. 이것은 φ ₁ 및 φ ₂ 가 절대 동시에 하이가 되지 않을 것이다는 것을 의미한다.

도 13에서 위로부터 제 3 그래프는 비교기단으로부터의 출력 신호(Y ₀ )이다. 이 신호는 데시메이션 필터에 공급되는 바와 같은 비트 스트림을 나타낸다. 제 4 그래프는 제 1 플립플롭(FF ₁ )로부터의 출력 신호(Y ₁ )를 나타낸다. 이 신호는 클록 펄스가 1/2만큼 지연된 신호(Y ₀ )와 동등하고, 앞서 설명된 방식으로 제 3 적분기단을 제어하기 위해 사용된다. 제 5 그래프는 제 1 플립플롭(FF ₁ )으로부터의 출력 신호(Y ₂ )를 나타낸다. 이 신호는 클록 펄스의 1/2만큼 지연된 신호(Y ₁ )와 동등하고, 앞서 설명된 방식으로 제 2 적분기단을 제어하기 위해 사용된다. 제 6 그래프는 제 1 플립플롭(FF ₁ )으로부터의 출력 신호(Y ₃ )를 나타낸다. 이 신호는 클록 펄스의 1/2만큼 지연된 신호(Y ₂ )와 동등하고, 앞서 설명된 방식으로 제 3 적분기단에 피드백하기 위해 사용된다.

본 발명에 의한 3차 델타-시그마 A/D 컨버터는 도 12에 나타낸 바와 같은 전극으로부터의 입력 신호를 샘플링하고, 잡음 형상화하고, 디지털화하도록 구성된다. 전극으로부터의 신호는 매우 약하기 때문에 신호가 디지털화되기 전에 어떤 형태의 증폭이 소망된다. 전극 및 A/D 컨버터에 필요한 전력을 최소한으로 유지하기 위해서 전압 변성기(T)가 A/D 컨버터에 이용할 수 있는 신호 레벨을 증가시키는데 사용된다. 나타낸 실시형태에서는 1:3의 변성비를 갖는 전압 변성기가 사용된다.

본 발명에 의한 A/D 컨버터에 사용하기 위해 구성된 전압 변성기(T)가 도 14에 나타내어진다. 전압 변성기(T)는 입력 단자(1), 제 1 캐패시터(C _x ), 제 2 캐패시터(C _y ), 제 3 캐패시터(C _z ), 전압 변성기(T)를 통하여 신호 흐름을 조정하는 제어된 스위치의 세트, 및 출력 단자(2)를 포함한다. 전압 변성기(T)에서의 스위치는 제 1 클록 신호(φ ₁ ) 및 제 2 클록 신호(φ ₂ ) 각각에 의해 제어된다. 클록 신호(φ ₁ 및 φ ₂ )는 앞서 설명된 바와 같이 샘플링 비율의 주파수와 함께 변하고 있다. 도 12에 나타낸 바와 동일한 방식으로 각각의 클록 신호가 하이일 때 각 스위치는 폐쇄되고, 각각의 클록 신호가 하이가 아닐 때 각 스위치는 개방된다.

제 1 클록 신호(φ ₁ )가 하이일 때 캐패시터(C _x , C _y 및 C _z ) 각각의 제 1 노드는 모두 입력 단자(1)에 접속되고, 캐패시터(C _x , C _y 및 C _z ) 각각의 제 2 노드는 모두 그라운드에 접속된다. 그러므로, 입력 단자(1) 상에 존재하는 전압은 캐패시터(C _x , C _y 및 C _z )를 동일한 전압으로 변화시킨다.

제 2 클록 신호(φ ₂ )가 하이일 때 제 1 캐패시터(C _x )의 제 1 노드는 그라운드에 접속되고, 제 1 캐패시터(C _x )의 제 2 노드는 제 2 캐패시터(C _y )의 제 1 노드에 접속되고, 제 2 캐패시터(C _y )의 제 2 노드는 제 3 캐패시터(C _z )의 제 1 노드에 접속되고, 제 3 캐패시터(C _z )의 제 2 노드는 출력 단자(2)에 접속된다. 그러므로, 이제 직렬로 접속된 캐패시터(C _x , C _y 및 C _z )의 전압 변화는 입력 전압의 3배와 동등한 단일 전압과 결합된다. 제 1 신호(φ ₁ )가 다시 하이일 때 프로세스는 반복된다. 이러한 방식으로, 입력 단자(1) 상에 존재하는 전압은 제 1 적분기단에 제공되기 전에 효과적으로 3배가 된다.

도 15는 도 12에 나타낸 종류의 포괄적인 인버터 증폭기(I)의 등가 도식을 나타낸다. 인버터는 디지털 회로에 자주 사용되고 입력으로 제공되는 로직값을 반전하거나 부정하는(negating) 장점을 갖는다. 인버터는 일반적으로 포화 노드에서 작동하는 상보적인 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET) 소자로 형성된다.

그러나, 인버터는 입력 오프셋을 갖는 단단 인버팅 증폭기로서 간주될 수 있다. 입력 오프셋은 공급 전압의 약 1/2이다. 인버터 증폭기의 출력은 실제 푸시풀(push-pull) 증폭기단이다. 그러한 증폭기단은 스위치드-캐패시터 시스템에 매우 효과적이다. 그 이유는 이차 함수가 포지티브 또는 네가티브 입력 중 어느 하나만을 위해 존재하는 전형적인 클래스-A 출력단의 경우가 아닌 NMOS/PMOS 푸시풀 증폭기단의 트랜스컨덕턴스(I _out /V _in )는 포지티브 및 네가티브 입력 신호 양측 모두를 위한 이차 함수를 따른다는 것이다. 낮은 필요 전력은 지속적으로 착용되기 위해 EEG 모니터링 시스템에서 가장 중요하다.

안정적인 바이어스 전압이 공급되면 적용에 있어서 다른 곳에서 논의되는 잡음 및 전력 고려 사항 때문에 인버터는 본 발명의 A/D 컨버터를 포함한 많은 회로 적용에 충분한 증폭을 줄 것이다. 내재된 증폭 이득(β)이 주어지면 인버터 증폭기의 출력 전압(V _o )은 다음과 같다:

여기서 V _in 은 입력 전압이다. 표준 기술을 사용하여 대략 150배의 증폭 이득값이 이러한 방식으로 용이하게 성취될 수 있다.

도 15에 나타낸 인버터 증폭기(I)는 제 1 NMOS 트랜지스터(Q ₁ ), PMOS 트랜지스터(Q ₂ ), 및 제 2 NMOS 트랜지스터(Q ₃ )를 포함한다. 공급 전압원(V _h )은 제 1 NMOS 트랜지스터(Q ₁ )에 접속되고, V _h 보다 큰 전압값을 갖는 바이어스 전압원(B ₁ )은 제 1 NMOS 트랜지스터(Q ₁ )의 게이트에 접속되고, 제 1 NMOS 트랜지스터(Q ₁ )의 소스는 PMOS 트랜지스터(Q ₂ )의 소스에 접속되고, 입력 단자(A)는 PMOS 트랜지스터(Q ₂ ) 및 제 2 NMOS 트랜지스터(Q ₃ )의 게이트 단자에 각각 접속되고, PMOS 트랜지스터(Q ₂ )의 드레인 및 제 2 NMOS 트랜지스터(Q ₃ )의 드레인은 출력 단자(Y)에 접속되고, 제 2 NMOS 트랜지스터(Q ₃ )의 소스는 그라운드에 접속된다.

인버터 증폭기(I)의 입력(A)에 포지티브 신호 전압이 가해질 때 출력 전압(Y)은 네가티브로 가고, 입력(A)에 네가티브 신호 전압이 가해질 때 출력 전압(Y))은 포지티브로 간다. 이러한 방식으로 인버터는 본 발명에 의한 A/D 컨버터에서 사용하기 위해 충분한 선형성 및 왜곡 지수(distortion figure)를 갖는 인버팅 증폭기로서 작동한다.

도 16은 이식가능한 부분(41) 및 외부 부분(42)을 포함하는 EEG 모니터링 시스템(40)을 나타낸다. EEG 모니터링에 필요한 사람의 귀의 뒤에 피하(subcutaneously) 위치결정되는데 적합한 이식가능한 부분(41)은 절연체(55)에 의해 분리된 복수의 활성 영역(56)을 갖는 피하 EEG 전극(43)을 포함하고, 상기 전극(43)은 전자 회로(60)에 접속된다. 이 실시형태에서 나타낸 EEG 전극(43)은 3개의 활성 영역(56)을 갖지만, 다른 실시형태는 2개의 활성 영역만 갖는 EEG 전극을 필요로 할 수 있다. 전자 회로(60)는 본 발명에 의한 A/D 턴버터(44), 데이터 패킷 제어기(45), 통신 제어기(46), 및 전압 조정기(47)를 포함한다. 전극(43)은 전극 와이어(54)를 통하여 A/D 컨버터(44)의 입력 단자에 접속되고, 통신 제어기(46)는 제 1 통신 코일(49)에 접속되고, 전압 조정기(47)는 세라믹 캐패시터(48)에 접속된다. EEG 모니터링 시스템(40)의 외부 부분(42)은 제 2 통신 코일(50)에 접속된 제어기(51), 제어기(51)에 전력을 공급하는 배터리(52), 및 음향 신호, 예를 들면 발작 예정(seizure coming up)의 이벤트에서 알람을 제공하는 확성기(53)를 포함한다.

사용시에 EEG 모니터링 시스템(40)의 외부 부분(42)은 EEG 신호의 모니터링이 소망되는 사용자의 귀 뒤에, 그리고 피하 이식가능한 부분(41)의 근방에 위치될 수 있고, 상기 이식가능한 부분(41)은 사용자의 귀의 약간 뒤에 피부 바로 아래에 이식되고 확실한 전기적 EEG 신호가 전극(43)에 의해 검출될 수 있는 방식으로 위치결정된다.

전극(43)은 활성 영역(56) 중 2개로부터 가변 전기 전압 전위로서 EEG 신호를 포착하고, 전극 와이어(54)를 통하여 A/D 턴버터(44)의 입력 단자에 가변 전기 전압을 공급한다. A/D 컨버터(44)는 전극(43)으로부터의 가변 전기 전압을 디지털 신호로 변환하여 데이터 패킷 제어기(45)에 상기 디지털 신호를 제공한다. 데이터 패킷 제어기(45)는 전극(43)으로부터의 전기 신호를 나타내는 디지털 신호를 미리 결정된 통신 프로토콜에 따른 데이터 패킷 스트림으로 배치하고, 결과의 데이터 패킷 스트림을 통신 제어기(46)에 공급한다.

통신 제어기(46)는 2개의 작동 상태 사이를 교호하도록 구성된다. 통신 제어기(46)의 제 1 상태는 전자 회로(60)가 제 1 통신 코일(49)에 의해 외부 부분(42)의 제 2 통신 코일(50)로부터 에너지를 수신함으로써 전자기적으로 동력을 공급하도록 할 수 있다. 제 1 통신 코일(49)에서 수신된 전자기 에너지는 통신 제어기(46)에 의해 전압 조정기(47)로 전달되고 세라믹 캐패시터(48)에서 전압 충전으로서 잠시 저장된다. 그 다음에, 세라믹 캐패시터(48)에 저장된 전기 에너지는 전기 회로(60)를 위한 전력원으로서 사용된다.

통신 제어기(46)의 제 2 상태는 데이터 패킷 제어기(45)로부터 전극(43)으로부터의 전기적인 EEG 신호를 나타내는 데이터 패킷을 취득하여 그들을 제 1 통신 코일(49)에서 외부 부분(42)의 제 2 통신 코일(50)에 의해 수신되고 검출되는데 적합한 전자기 에너지의 버스트(burst)로 변환한다. 제 2 통신 코일(50)은 수신된 전자기 에너지의 버스트를 제어기(51)에 의해 연속적으로 디코딩하고 분석하는데 적합한 전기 신호로 변환한다.

EEG 신호 분석의 결과에 의존하여 제어기(51)에 의해 예를 들면 EEG 신호의 분석으로부터 미리 결정된 의료 상태가 존재한다고 간주될 때 알람을 울리는 확성기(53)를 활성화하도록 결정할 수 있다. 그 다음에, 이 알람은 사용자에게 의료 상태에 대하여 경고할 수 있고, 그 또는 그녀가 예를 들면 의료 상태에 의존하여 즉각적인 조언이나 도움을 요청하기 위해 의료 인력에게 상담하거나 처방약을 복용함으로써 의료 상태를 완화하기 위한 적절한 단계를 취하도록 할 수 있다.

도 17 및 도 18은 도 16에 나타낸 EEG 모니터링 시스템(40)의 이식가능한 부분(41)을 나타낸다. 도 17은 이식 가능한 부분(41)의 상면도를 나타내고, 도 18은 이식가능한 부분(41)의 대응하는 측면도를 나타낸다. 이식가능한 부분(41)은 절연된 영역(55)을 갖는 EEG 전극(43), 전기 신호의 존재를 검출하기 위해 피하 조직에 접촉하는 활성 영역(56a, 56c), 및 전자 회로(60)와 세라믹 캐패시터(48)와 제 1 통신 코일(49)을 포함하는 실질적으로 원형인 캐리어 소자(57)를 포함한다. 이식가능한 부분(41)은 사용자의 귀 뒤의 피하 이식을 위해 구성되고, EEG 전극(43)은 약 60㎜의 물리적 길이 및 대략 1㎜의 물리적 폭을 갖는 길쭉한 부재로서 구현되고, 실질적으로 원형인 캐리어 소자(57)는 EEG 전극을 용이하게 이식될 수 있게 하기 위해서 대략 20㎜의 직경을 갖는다.

EEG 전극은 EEG 모니터링 시스템의 내부 부분의 전자 장치에 의해 검출하는데 적합한 신호를 제공하기 위해 사용자의 귀 뒤에 피하 이식되도록 배치된다. EEG 전극으로부터의 전형적인 출력 신호는 대략 1㎶~100㎷의 범위에서 크기를 갖는다. 근육 수축은 일반적으로 10㎷의 크기의 전압 레벨을 발생하지만 그러한 신호는 시스템에 의해 필터링된다. 전극의 고유 잡음 레벨은 0.1~100㎐의 대역폭에 걸쳐 측정된 약 1㎶ RMS이고, 출력 신호의 사용가능한 대역폭은 0.1~40㎐이다. 전극은 생체적합성(bio-compatible) PTFE 폴리머계를 갖고, 전극 접촉부는 생체적합성과 유사하게 90% 플라티늄 및 10% 이리듐을 갖는 플라티늄-이리듐-합금[Pt-Ir]으로 형성된다.

그러나, 이식 전에 이식가능한 부분(41)은 이식 후의 주변 조직의 환경으로부터 전자 회로를 보호하기 위해서 전극(43)에 대해서 생체접합성 수지(도시되지 않지)로 완벽하게 둘러싸인다. 이식물이 위치결정되는 귀의 뒤에 외부 부분(42)이 착용되면 외부 부분의 제 2 통신 코일(50)은 이식가능한 부분(41)의 제 1 통신 코일(49)로부터 1㎝ 미만일 것이므로 EEG 모니터링 시스템(40)의 외부 부분(42)과 이식가능한 부분(41) 사이의 통신을 가능하게 한다. 이 통신은 이식가능한 부분(41)에 전자기 에너지를 전달하는 외부 부분(42), 및 분석을 위해 전극(43)으로부터 외부 부분(42)으로 신호를 나타내는 데이터를 송신하는 이식가능한 부분(41)을 포함한다.