파이프라인 축차근사형 에이디씨

파이프라인 축차근사형 에이디씨{PIPE LINE SUCCESSIVE APPROXIMATION REGISTER ANALOG TO DIGITAL CONVERTER}

본 발명은 파이프라인 축차근사형 아날로그 디지털 변환기(ADC: Analog-to- Digital Converter, 이하 '에이디씨'라 칭함)의 설계기술에 관한 것으로, 특히 파이프라인 구조에서 발생하는 에러를 보정하고 전력소모량을 줄일 수 있도록 한 파이프라인 축차근사형 에이디씨에 관한 것이다.

에이디씨는 샘플링속도와 해상도에 따라 다양한 구조를 갖는다. 그 중에서 파이프라인 에이디씨는 수십~ 수백 MS/S의 샘플링 속도와 10-비트 이상의 해상도가 요구되는 에이디씨에 널리 사용된다. 파이프라인 에이디씨는 다단의 구조를 갖는 에이디씨의 일종이다.

도 1은 종래 기술에 의한 파이프라인 에이디씨의 블록도로서 이에 도시한 바와 같이, K 개의 스테이지(STG1-STGK)로 이루어지며 각 스테이지(STG1-STGK)는 아날로그 입력신호(Analog input)의 샘플링(sampling)을 위한 샘플/홀더(sample-and- holder)(11), 상기 아날로그 입력신호(Analog input)를 해당 스테이지의 M비트 디지털 코드로 변환하는 플래쉬 에이디씨(12), 상기 에이디씨(12)의 출력에 해당하는 대표 아날로그 값과 실제 신호의 차이를 얻기 위한 디지털 아날로그 변환기(DAC: Digital-to-Analog Converter, 이하 '디에이씨'라 칭함)(13), 감산기(14) 및 상기 아날로그 입력신호(Analog input)와 해당 디지털 코드의 차이(잔류전압)를 증폭하고 2 ^M 의 이득을 갖는 잔류전압 증폭기(Residue Amplifier)(15)를 포함한다. 상기 M은 각 스테이지의 해상도를 의미하며, 여기서는 2번째 스테이지가 M비트임을 나타낸다.

파이프라인 에이디씨는 내부의 각 단계에서 아날로그 디지털 변환을 하고 잔류전압을 증폭하여 다음단에 인가한다. 상기 잔류전압은 샘플된 입력신호와 디에이씨(13)에서 생성된 신호를 연산하는 것에 의해 획득된다. 이렇게 획득된 잔류전압은 고정된 이득을 갖는 잔류전압 증폭기(15)를 통해 2 ^M 만큼 증폭된 후 다음 스테이지의 입력으로 인가된다.

도 2a는 각 스테이지에 입력된 아날로그 입력신호(Analog input)의 처리과정을 설명한 것이다. 즉, 도 2a는 아날로그 입력신호(Analog input)가 디에이씨 출력과 연산되고 증폭된 이후 다음 스테이지에 인가되는 것을 나타낸 것이다. 도 2b는 상기 파이프라인 에이디씨가 2 비트로 구현된 경우의 잔류전압 생성과정을 나타낸 것이다. 상기 잔류전압이 생성되는 과정에서 에이디씨(12)와 디에이씨(13) 및 잔류전압 증폭기(15)에서 에러가 발생되는데, 도 2c는 그 에러의 예를 나타낸 것이다. 이와 같은 에러에 의해 왜곡된 잔류전압은 파이프라인 에이디씨의 최종 출력(OUT)에 에러코드를 유발시킨다. 이를 해결 하기 위해 에이디씨(12)는 각 코드 마다 영역이 일정하지 않은 구간을 생성한다. 예를 들어, 상기 에이디씨(12)는 완전한 2-비트가 아닌 1.5-비트의 아날로그 디지털 변환신호를 생성한다. 즉, 상기 에이디씨(12)는 디지털 보정기법을 사용하기 위하여 도 2d와 같이 각 코드마다 영역이 일정하지 않은 구간을 생성한다.

각 스테이지(STG1-STGK)의 파이프라인 에이디씨에서 생성된 디지털 코드는 에러 보정부(20)에 인가된다. 이에 대하여, 에러 보정부(20)는 각 스테이지로부터 입력된 디지털 코드에 대한 더하기 연산을 수행하여 그 수행 결과를 N 비트의 최종 코드로 출력한다. 따라서, 상기 에러 보정부(20)는 가산기(adder)만을 이용하여 구현할 수 있다.

도 2e는 디지털 보정기법을 사용하는 4비트 파이프라인 에이디씨의 동작원리를 나타낸 것이다.

도 3a는 종래 기술에 의한 2-비트 축차근사형 에이디씨(VCM-based SAR ADC)의 블록도로서 이에 도시한 바와 같이, 축차근사형 에이디씨(30)는 캐패시터형 디에이씨(31), 비교기(32) 및 축차근사형 로직부(33)를 포함한다.

캐패시터형 디에이씨(31)는 입력을 샘플링하고 각각의 캐패시터(Cu1-Cu4)의 하판(bottom plate)에 공급되는 전압을 제어하는 방식으로 상판(upper plate)의 전압을 변화시킨다. 이를 위해 상기 캐패시터형 디에이씨(31)는 단위 캐패시터(unit capacitor)(Cu1- Cu4), 부스트랩드 스위치(Bootstrapped switch)(SW1-SW3) 및 디지털코드에 따라 상기 단위 캐패시터(Cu1-Cu4)의 하판에 공급되는 전압을 스위칭하여 그에 따른 디코딩 동작이 이루어지도록 하는 스위칭부(31A)(31B)를 구비한다. 스위칭부(31A)는 캐패시터(Cu1,Cu2)의 하판에 공급되는 전압(V _IP ,V _REFP ,V _REFM ,V _CM )을 스위칭하고, 스위칭부(31B)는 캐패시터(Cu3,Cu4)의 하판에 공급되는 전압(V _IM , V _REFM ,V _REFP , V _CM )을 스위칭한다.

비교기(32)는 상기와 같은 디코딩 동작에 의해 변화되는 캐패시터(Cu1,Cu2),(Cu3, Cu4)의 상판노드전압(V _DACP ),(V _DACM )을 비교하여 그에 따른 디지털 코드(comp_ out)를 생성한다.

축차근사형 로직부(33)는 상기와 같이 생성된 디지털 코드(comp_out)를 근거로 상기 디에이씨(31)의 스위칭부(31A)(31B)의 스위칭 동작을 제어한다.

이와 같이 동작하는 축차근사형 아날로그 디지털 변환기(30)의 각 부를 [수학식]을 참조하여 설명하면 다음과 같다.

먼저, 캐패시터형 디에이씨(31)에서 부스트랩드 스위치(SW1-SW)를 턴온시켜 모든 캐패시터(Cu1-Cu4)의 상판에는 V _CM 이 공급되고, 하판에는 각각의 입력인 V _IP 와 V _IM 이 공급되어 상기 단위 캐패시터(Cu1-Cu4)가 충전된다. 이때, 각각의 충전 전하량은 다음의 [수학식 1]과 같다. 여기서, 상기 상판에 공급되는 V _CM 은 양측의 상판노드전압(V _DACP ),(V _DACM )의 평균전압이다.

캐패시터형 디에이씨(31)에서의 샘플링 동작이 끝나면 부스트랩드 스위치(SW1-SW3)를 턴오프시켜 입력이 차단되고 단위 캐패시터(Cu1-Cu4)의 상판은 플로팅 상태로 되며, 하판에 VCM이 인가 되는데, 이에 따른 각각의 충전전하량(Q _IP ),(Q _IM )은 다음의 [수학식 2]와 같다.

이때, 플로팅 상태에 놓인 캐패시터(Cu1-Cu4)의 상판 전압이 비교기(32)의 입력으로 인가된다. 각 캐패시터(Cu1-Cu4)의 상판 노드는 플로팅 상태이므로 전하량 보존의 법칙에 의해 상판의 각 노드 전압을 구할 수 있다. 상기 [수학식 1]과 [수학식 2]를 연립하면 각 상판노드전압(V _DACP ),(V _DACM )은 다음의 [수식3]으로 표현된다.

상기 상판노드전압(V _DACP )은 비교기(32)의 반전입력단자에 공급되고, 또 다른 상판전압(V _DACM )은 비교기(32)의 비반전입력단자에 공급된다. 비교기(32)는 다음의 [수학식 4]와 같이 상기 양측 입력단자에 공급되는 전압을 비교하여 그 차값이 O보다 크면 논리 '1'을 출력하고 작으면 논리 '0'을 출력한다. 이렇게 출력되는 값은 D<l>으로 저장된다.

상기와 같은 과정을 통해 D<l>의 값이 저장되면 축차근사형 로직부(33)에서 상기 D<l>의 값에 따라 스위칭부(31A)(31B)를 제어하고, 이에 의해 캐패시터형 디에이씨(31)의 캐패시터(Cu1-Cu4)의 하판 전압이 조정되어 결과적으로 상판전압이 조정된다. 상기 D<1>은 V _REFP 와 V _REFM 에 의해 결정되며 [수학식]을 보다 간단히 표현하기 위해 V _REFP 를 +1, V _REFM 을 0으로 표현한다. D<1>의 논리 값이 반영되면 상판노드전압(V _DACP ),(V _DACM )은 다음의 [수학식 5]와 같이 표현되며, 비교기(32)는 다음의 [수학식 6]의 전압 차이가 O보다 큰지의 여부를 확인하여 그 결과값을 D<O>으로 저장한다.

이와 같이, 종래 기술에 의한 파이프라인 아날로그 디지털 변환기 내부의 아날로그 디지털 변환기로서 플래쉬 에이디씨를 사용하는데, 이 플래쉬 에이디씨는 디지털 보정기법을 사용하기 위해 각 코드 마다 영역이 일정하지 않은 구간을 생성한다.

또한, 종래 기술에 의한 파이프라인 에이디씨 내부의 플래쉬 에이디씨는 저항을 이용하여 기준전압을 생성하기 때문에 많은 전력을 소모하는 단점이 있다. 뿐만 아니라, 종래 기술에 의한 플래쉬 에이디씨는 비교적 넓은 면적을 차지하는 단점이 있다.

본 발명이 해결하고자 하는 과제는 파이프라인 에이디씨 내부의 아날로그 디지털 변환기로서 전력 소모량이 많은 플래쉬 에이디씨 대신 축차 근사형 에이디씨를 사용하여 아날로그 디지털 변환을 수행할 수 있도록 하는데 있다.

상기 기술적 과제를 이루기 위한 본 발명의 실시예에 따른 파이프라인 축차근사형 에이디씨는, 아날로그 입력신호를 해당 스테이지에서 요구된 해상도의 디지털코드로 변환하되, 단위캐패시터로부터 분할된 캐패시터를 이용하여 LSB 캐패시터의 전압을 보정하고, 상기 디지털코드의 LSB 논리를 보정하는 축차근사형 코스 에이디씨; 상기 코스 에이디씨로부터 공급되는 잔류전압을 증폭하는 동적 증폭기; 상기 동적 증폭기로부터 공급되는 잔류전압을 샘플링하고 상기 아날로그 입력신호를 해당 스테이지에서 요구된 해상도의 디지털코드로 변환하되, 잔류전압 증폭기에서 전압이득에러가 발생하는 경우 입력전압범위를 조정하여 전압이득에러를 상쇄시키는 축차근사형 파인 에이디씨; 및 가산기 만으로 구성되어 상기 디지털코드 변환을 위한 잔류전압을 보정하는 디지털 에러보정부;를 포함하는 것을 특징으로 한다.

본 발명은 파이프라인 에이디씨 내부의 아날로그 디지털 변환기로서 전력 소모량이 많은 플래쉬 에이디씨 대신 축차 근사형 에이디씨를 사용하여 아날로그 디지털 변환을 수행할 수 있도록 함으로써, 파이프라인 에이디씨의 면적이 줄어드는 효과가 있다.

또한, 동적 전류만을 사용하게 되어 전력소모량이 줄어드는 효과가 있다.

도 1은 종래 기술에 의한 파이프라인 에이디씨의 블록도이다.
도 2a는 도 1에서 파이프라인 에이디씨에 입력된 아날로그 전압의 처리과정 설명도이다.
도 2b는 도 1에서의 잔류전압 생성과정을 나타낸 설명도이다.
도 2c는 도 1에서의 잔류전압 증폭기의 에러발생 예시도이다.
도 2d는 2-비트 에이디씨의 잔류전압특성 곡선을 나타낸 것이다.
도 2e는 디지털 보정기법을 사용하는 4비트 파이프라인 에이디씨의 동작원리도이다.
도 3a는 종래 기술에 의한 2-비트 축차근사형 에이디씨의 블록도이다.
도 3b는 종래 기술에 의한 2-비트 축차근사형 에이디씨의 잔류전압특성곡선이다.
도 4a는 본 발명의 실시예에 따른 파이프라인 축차근사형 에이디씨의 블록도이다.
도 4b는 도 4a 각부의 타이밍도이다.
도 5는 본 발명의 실시예에 따른 축차근사형 코스 에이디씨의 상세 블록도이다.
도 6은 본 발명의 실시예에 따른 축차근사형 파인 에이디씨의 상세 블록도이다.
도 7a는 본 발명의 실시예에 따른 2-비트 축차근사형 에이디씨의 블록도이다.
도 7b 및 도 7c는 본 발명의 실시예에 따른 잔류전압 특성곡선이다.
도 8a는 본 발명의 실시예에 따른 3-비트 축차근사형 파인 에이디씨의 블록도이다.
도 8b는 본 발명의 실시예에 따른 잔류전압특성곡선이다.
도 9는 본 발명의 실시예에 따른 3-비트 축차근사형 에이디씨의 블록도이다.
도 10a는 본 발명의 실시예에 따른 동적 증폭기의 상세 회로도이다.
도 10b는 도 10a의 동적 증폭기에 대한 타이밍도를 나타낸 것이다.
도 11a는 동적 증폭기의 입력전압에 따른 전압이득의 특성곡선이다.
도 11b는 동적 증폭기의 전압이득 조정전압에 따른 전압이득의 특성곡선이다.
도 12a는 본 발명의 실시예에 따른 피드포워드 시스템을 이용하는 동적 증폭기의 블록도이다.
도 12b는 본 발명의 실시예에 따른 비선형성 보정회로도이다.
도 12c는 본 발명의 실시예에 따른 비선형성 보정회로의 출력전압과 입력전압에 대한 시뮬레이션 결과를 나타낸 그래프이다.
도 13은 본 발명의 실시예에 따른 동적 증폭기의 전압이득 특성곡선이다.
도 14는 본 발명의 실시예에 따른 파이프라인 축차근사형 에이디씨의 동작 흐름도이다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.

도 4a는 본 발명의 실시예에 따른 파이프라인 축차근사형 에이디씨의 블록도로서 이에 도시한 바와 같이, 축차근사형 코스(Coarse) 에이디씨(41), 동적 증폭기(Dynamic Amp)(42), 축차근사형 파인(Fine) 에이디씨(43) 및 디지털 에러보정부(44)를 포함한다.

파이프라인 축차근사형 에이디씨(40)는 아날로그 디지털 변환동작을 두 부분으로 나누어 수행한다. 즉, 코스 에이디씨(41)는 MSB부터 아래로 5비트에 대한 에이디씨를 담당하고, 파인 에이디씨(43)는 LSB부터 위로 6비트에 대한 에이디씨를 담당한다. 이와 같은 경우, 코스 에이디씨(41)의 잔류전압을 파인 에이디씨(43)에 전달하기 전에 2 ⁵ 만큼 증폭해야 하는데, 정확한 증폭을 하여야 에이디씨 변환 왜곡이 발생하지 않는다. 이를 위해 본 발명의 실시예에서는 피드백 시스템을 사용하지 않는 동적 증폭기(42)를 사용하여 부정확한 증폭을 하게 되지만, 파인 에이디씨(43)에서 입력범위를 조정하여 왜곡이 발생되지 않는다.

도 4b는 파이프라인 축차근사형 에이디씨(40)의 타이밍도로서 이를 참조하여 파이프라인 축차근사형 에이디씨(40)의 동작을 설명하면 다음과 같다.

코스 에이디씨(41)는 클럭신호(EX_CLK)의 상승에지 이전에 아날로그 입력 전압을 받아 내부의 캐패시터형 디에이씨에서 샘플링한다. 상기 클럭신호(EX_CLK)의 상승에지가 발생되면 코스 에이디씨(41)는 후술하는 [수학식 17] 및 [수학식 18]과 같은 방식으로 동작하여 5-비트가 아닌 4.5-비트의 디지털 코드를 출력하고, 자신의 LSB 데이터가 반영된 잔류전압을 동적 증폭기(42)에 인가한다.

이때, 동적 증폭기(42)는 상기 LSB 데이터가 반영된 잔류전압을 공급받은 후 클럭신호(EX_CLK)의 하강에지에서 잔류전압 증폭을 시작하고 증폭이 완료되면 플래그 신호(FCLK)를 발생한다.

동적 증폭기(42)가 잔류전압 증폭을 시작함과 동시에 파인 에이디씨(43)는 동적 증폭기(42)의 출력을 공급받아 증폭된 전압을 샘플링한다. 이때, 동적 증폭기(42)는 비선형 보정회로를 사용하여 모든 입력범위에 대한 선형성을 증가시킨다. 설령, 동적 증폭기(42)에서 정확한 전압이득이 발생하지 않더라도 다음 스테이지의 파인 에이디씨(43)에서 잔류전압을 보정한다. 동적증폭기(42)에서 출력한 플래그신호(FCLK)는 코스 에이디씨(41)와 파인 에이디씨(43)로 인가된다.

이때, 코스 에이디씨(41)는 플래그신호(FCLK)가 입력되면 클럭신호(EX_CLK)의 상승에지가 발생될 때까지 다음 아날로그 입력신호를 샘플한다. 이와 동시에 파인 에이디씨(43)는 동적 증폭기(42)로부터 샘플링된 전압을 후술하는 [수학식 26],[수학식 27]과 같은 방식으로 6-비트 디지털 코드로 변환한다.

디지털 에러 보정부(44)는 코스 에이디씨(41)와 파인 에이디씨(43)로부터 공급받은 디지털 코드를 도 2e와 같이 한 비트를 중첩하여 더하기 연산을 수행한 후 10-비트의 최종 데이터를 출력한다. 이때, 상기 클럭신호(EX_CLK)를 기준으로 코스 에이디씨(41)와 파인 에이디씨(43)는 한 주기의 위상차이가 발생하기 때문에 코스 에이디씨(41)의 디지털 코드를 한 주기만큼 쉬프트시킨 후 더하기 연산을 수행한다.

도 5는 축차근사형 코스 에이디씨(41)의 상세 블록도로서 이에 도시한 바와 같이, 캐패시터형 디에이씨(51), 비교기(52) 및 축차근사형 로직부(53)를 구비한다.

도 5와 같은 코스 에이디씨(41)는 4.5-비트 축차근사형 에이디씨로서 VCM 기반의 캐패시터형 디에이씨(51)에서 병렬 연결된 2 ^n-1 의 단위 캐패시터를 구비한다. 5-비트 축차근사형 에이디씨의 경우 캐패시터의 총합은 16Cu이며 MSB 캐패시터는 8Cu를 갖는다. 본 발명의 실시예에 따른 4.5-비트 축차근사형 코스 에이디씨(41)는 후술하는 [수학식 17] 및 [수학식 18]과 같은 방식으로 동작하며 후술하는 도 7a와 같이 LSB 캐패시터 Cu를 분할하여 사용한다. 즉, 0.5Cu가 가장 낮은 단위 캐패시터이기 때문에 이를 단위 캐패시터인 Cu로 증가시키면 모든 캐패시터의 값이 두 배씩 증가하게 된다. 따라서 본 발명의 실시예에 따른 디에이씨 구조는 도 5와 같이 캐패시터의 총합은 32Cu로써 2 ⁿ 의 단위 캐패시터로 구성되며 MSB 캐패시터는 16Cu를 갖는다.

도 6은 축차근사형 파인 에이디씨(43)의 상세 블록도로서 이에 도시한 바와 같이, 캐패시터형 디에이씨(61), 비교기(62) 및 축차근사형 로직부(63)를 구비한다.

도 6과 같은 파인 에이디씨(43)는 6-비트 축차근사형 에이디씨로서 VCM-기반 캐패시터형 디에이씨(61)에서 병렬 연결된 2 ^n-1 의 단위 캐패시터를 구비하므로 32Cu로 구성되면 MSB 캐패시터는 16Cu이다. 본 발명의 실시예에 따른 파인 에이디씨(43)는 입력전압범위를 조정하기 위해 캐패시터 (96+λ)Cu를 추가로 사용한다.

종래의 파이프라인 에이디씨의 경우, 코스 에이디씨에서 4.5-비트 변환을 하면 증폭기에서는 2 ^n-1 만큼 잔류전압을 증폭하기에 16배의 증폭률을 가져야한다. 이에 비하여, 본 발명의 실시예에 따른 동적 증폭기(42)는 4배 정도의 증폭률을 갖기 때문에 후술하는 [수학식 30]에 의거하여

캐패시터형 디에이씨(51),(61)는 각 스테이지의 샘플/홀드 회로와 디에이씨의 기능을 모두 수행하므로 각 스테이지의 샘플/홀드 회로를 생략할 수 있다. 따라서, 각 스테이지의 샘플/홀드 회로 생략에 의해 전력 소모량과 면적을 줄일 수 있다.

파이프라인 축차근사형 에이디씨(40)에서 첫 번째 스테이지의 축차근사형 코스 에이디씨(41)는 디지털 보정기법을 사용하기 위해 완전한 0부터 n-1까지 있는 코드가 아닌 0부터 n-2까지 있는 코드를 생성한다.

도 3a와 같은 일반적인 2-비트 축차근사형 에이디씨의 경우, 상기 [수학식 1] 내지 [수학식 6]과 같은 과정을 통해 D<1:0> 의 아날로그 디지털 변환값이 모두 산출되므로 아날로그 디지털 변환과정이 종료된다.

그러나, 본 발명에 따른 첫번째 스테이지의 축차근사형 코스 에이디씨(41)에서는 D<1:0>의 아날로그 디지털 변환값이 모두 산출된 후 계속해서 잔류전압을 생성해야하기 때문에 D<O>의 논리 값을 적용한 잔류전압으로 상,하위 캐패시터열의 상판 전압을 형성한다.

이에 따라, 비교기(52)의 반전입력단자에 연결된 상판노드전압(V _DACP )과 상기 비교기(52)의 비전입력단자에 연결된 상판노드의 전압(V _DACM )은 다음의 [수학식 7]과 같고, 상기 비교기(52)에서 구해지는 상기 두 상판노드전압(V _DACP ),(V _DACM )의 차전압인 잔류전압은 다음의 [수학식 8]과 같다.

상기 잔류전압은 잔류전압 증폭기(15)를 통해 일정 배수로 증폭된 후 두번째 스테이지의 축차근사형 파인 에이디씨(43)의 입력으로 인가된다.

상기 [수학식 8]을 이용하여 잔류전압 특성곡선을 구할 수 있다. 예를 들어, D<1:0>의 값에 따라 총 4개의 영역으로 나누어 상기 잔류전압 특성곡선을 구할 수 있다. D<1:0>이 논리 '00'의 값을 가질 때 잔류전압은 다음의 [수학식 9]와 같으며, 이때의 입력 범위는 -1 ~ -1/2 이다.

이와 같은 방식으로 D<1:0>의 논리 '01'과 '10','11'에 대한 각각의 잔류전압은 다음의 [수학식 10],[수학식 11] 및 [수학식 12]와 같다.

상기 [수학식 9] 내지 [수학식 12]로부터 도 3b와 같은 잔류전압 특성곡선을 얻을 수 있다.

일반적인 축차 근사형 에이디씨의 잔류전압은 가산기(Adder)로만 구성된 디지털 에러보정부(44)에 의해 보정될 수 없다.

본 발명의 실시예에서는 가산기로만 구성된 디지털 에러보정부(44)에 의해 상기 잔류전압을 보정할 수 있도록 하기 위하여 첫 번째 스테이지의 2-비트 축차근사형 코스 에이디씨(41)를 도 7a와 같이 구현하였다. 즉, 도 7a는 본 발명의 실시예에 따른 2-비트 축차근사형 에이디씨의 블록도로서 이에 도시한 바와 같이, 캐패시터형 디에이씨(71), 비교기(72), 최대코드 검출기(73) 및 축차근사형 로직부(74)를 구비한다.

하나의 단위 캐패시터 C _U 대신 병렬연결된 캐패시터 0.5C _U 를 캐패시터형 디에이씨(71)의 LSB 캐패시터로 사용한다. 병렬연결된 두 개의 캐패시터 0.5C _U 중에서 일측의 캐패시터는 D<O>의 값을 반영하고 타측의 캐패시터에는 고정적인 신호(V _REFM )를 인가한다. 그리고, V _DCAP 를 만드는 캐패시터 0.5Cu의 하판은 V _REFP 로 조정하고, V _DACM 을 만드는 캐패시터 0.5Cu의 하판은 V _REFM 으로 조정한다.

상기 도 7a와 같은 2-비트 축차근사형 코스 에이디씨(41)는 디에이씨의 입력전압을 샘플링한다. 이를 위해 캐패시터형 디에이씨(71)의 모든 캐패시터 하판에 V _CM 을 인가한 후 비교기(72)에서 두 상판노드전압(V _DACP ),(V _DACM )을 비교하기 전에 캐패시터 0.5Cu의 하판에 각각 V _REFP , V _REFM 을 인가한다.

캐패시터 0.5Cu에 의해 변경된 각 상판노드전압(V _DACP ),(V _DACM )이 비교기(72)에 인가되며, 이때 각 상판노드전압(V _DACP ),(V _DACM )은 다음의 [수학식 13]과 같다. 여기서 V _REFP 는 1, V _REFM 은 0이라고 가정하고 [수학식 13]을 정리하면 다음의 [수학식 14]와 같다.

상기 [수학식 14]의 값이 O보다 크면 D<1>은 논리'1'이 저장되고,'0'보다 작으면 논리 '0'이 저장된다. D<l>을 디에이씨에 적용하면 상기 상판노드전압(V _DACP ),(V _DACM )은 다음의 [수학식 15], [수학식 16]과 같다.

상기 [수학식 15], [수학식 16]에 의해 D<O>의 값이 정해지며 이를 디에이씨에 적용하면 다음의 [수학식 17]，[수학식 18]과 같다.

[수학식 18]을 근거로 하여 D<1:0>의 각 논리 값에 대한 잔류전압을 구하면 다음의 [수학식 19] 내지 [수학식 22]와 같으며 이에 따른 잔류전압 특성곡선은 도 7b와 같이 나타난다.

D<1:0>이 논리 '11' 의 값을 가질 때，최대 코드 검출기(73)에서 LSB를 논리 '0'으로 바꾸어주면 상기 [수학식 22]는 없어지고 [수학식 21]은 다음의 [수학식 23]과 같이 변경될 수 있다.

상기 [수학식 23]에 따른 잔류전압 특성곡선은 도 7c와 같다. 결국, 도 7a와 같은 2-비트 축차근사형 코스 에이디씨(41)에서의 잔류 전압을 가산기로만 구성된 디지털 에러보정부(44)를 이용하여 보정할 수 있다. 따라서, 상기 디지털 에러보정부(44)를 보다 간단한 구조로 구현할 수 있다.

본 발명에서는 아날로그 디지털 변환을 시작하기 전에 고정적인 오프셋을 잔류전압에 추가하여 잔류전압의 특성곡선을 전체적으로 오른쪽 방향으로 +1/4 만큼 이동시키는 기법을 사용한다. 이에 따라, 도 7b에서 '00'코드 범위가 1/4만큼 증가된 것을 확인할 수 있다.

D<0>의 값을 디에이씨(13)에 반환하기 전에 최대코드 검출기(73)를 이용하여 D<1:0>이 논리 '11'인지 확인하여 아닌 것으로 판명된 경우에는 기본 동작을 수행한다. 그러나, 상기 확인 결과 D<1:0>이 논리 '11'인 것으로 판명된 경우에는 D<0>을 논리 '0'으로 변환한 후 기본동작을 수행한다.

부언하면, 다음 스테이지에 잔류전압을 전달하기 위해서 D<0>의 값을 디에이씨(13)에 반환하는데, 이때, 최대코드 검출기(73)가 없으면 도 7b와 같은 잔류전압이 형성되지만 본 발명의 실시예에서는 최대코드 검출기(73)를 사용하여 도 7c와 같이 잔류전압을 형성한다. 즉, D<1>의 값이 디에이씨(13)에 반환되고 비교기(72)에서 V _DACP , V _DACM 을 비교하면 그에 따른 D<0>값이 결정된다. 이렇게 결정된 D<0>은 비교기(72)의 입력으로 제공되는 것이 아니라 다음 스테이지의 입력으로 인가할 잔류전압을 형성하기 위해 반환된다. 다시 말해서, D<0>을 디에이씨(13)에 반환하여 잔류전압을 생성하기 전에 최대코드 검출기(73)를 사용하여 D<1:0>이 '11' 코드인 경우 '10'코드로 변환 후 D<0>을 디에이씨(13)에 반환하여 잔류전압을 생성한다. 이와 같은 과정을 통해 도 7c와 같은 잔류전압을 생성하여 다음 스테이지의 입력으로 인가한다.

이와 같이, 축차근사형 코스 에이디씨(41)에서 캐패시터형 디에이씨(71)의 LSB 캐패시터 전압을 상기와 같이 수정하기 위해 상기 최대코드 검출기(73)를 추가함으로써 디지털 보정기법을 수정하지 않고 가산기(Adder)로만 구성된 디지털 에러보정부(44)를 이용하여 상기 잔류전압을 보정할 수 있다.

파이프라인 에이디씨의 샘플링속도는 잔류전압 증폭기에 의해 제한된다. 이에 따라. 최근 고속 잔류전압 증폭기에 대한 연구가 활발하게 진행되고 있다. 하지만, 고속 잔류전압 증폭기는 저속 잔류전압 증폭기보다 오픈 루프 게인(open loop gain)이 작기 때문에 피드백 시스템(feedback system)을 이용하더라도 전압이득 에러가 발생한다. 파이프라인 에이디씨는 디지털 에러보정부(44)를 이용하여 이전 스테이지의 축차근사형 코스 에이디씨(41)의 에러와 이후 스테이지의 축차근사형 파인 에이디씨(43)의 에러를 보정할 수 있지만, O.5 LSB 이상의 에러가 발생되는 경우에는 코드에러가 발생된다. 따라서, 잔류전압 증폭기의 전압이득 에러는 O.5 LSB 이하로 설계되어야 하기 때문에 샘플링 속도를 증가시키는데 한계가 있다.

이를 감안하여 본 발명의 실시예에서는 축차근사형 파인 에이디씨(43)의 입력전압범위를 조정할 수 있도록 하여, 잔류전압 증폭기에서 발생되는 전압이득에러를 보정하고 파이프라인 에이디씨의 샘플링속도가 향상되도록 하였다.

도 8a는 입력전압범위의 조정이 가능한 실시예의 3-비트 축차근사형 파인 에이디씨의 블록도로서 이에 도시한 바와 같이, 캐패시터형 디에이씨(81), 비교기(82) 및 축차근사형 로직부(83)를 구비한다.

캐패시터형 디에이씨(81)는 입력전압 범위를 조정하기 위해 캐피시터 C _U ,2C _U 이외에 추가로 캐패시터 βC _U 를 구비한다.

상기 캐패시터 βC _U 가 입력전압을 샘플링하고 모든 캐패시터 C _U , 2C _U ,βC _U 의 하판에 공급되는 전압이 V _CM 으로 변경된 후 추가의 스위칭 동작은 이루어지지 않는다.

일반적인 축차근사형 에이디씨는 LSB인 D<0>의 값을 디에이씨에 반환하지 않지만, 본발명에서는 입력전압범위 조정기법을 사용하기 위해 D<0>의 값을 상기 디에이씨에 반환한다.

캐패시터형 디에이씨(81)에서, 부스트랩드 스위치(SW1-SW3)가 턴온되어 모든 캐패시터 C _U ,2C _U ,βC _U 의 상판에 V _CM 이 공급되고 하판에는 입력전압 V _IP , V _IM 이 공급되어 샘플링된다.

상기와 같은 과정에 의해 모든 캐패시터 C _U ,2C _U ,βC _U 에 입력전압이 샘플링되면, 상기 부스트랩드 스위치(SW1-SW3)를 턴 오프하고 모든 캐패시터 C _U , 2C _U ,βC _U 의 상판은 플로팅 상태로 되며, 하판은 V _CM 이 연결되어 상판노드전압(V _DACP )과 상판노드전압(V _DACM )이 생성된다.

상기와 같이 입력전압을 샘플링할 때와 모든 캐패시터 C _U , 2C _U ,βC _U 의 하판에 V _CM 을 인가하였을 때의 전하량은 서로 같기 때문에 전하량 보전 법칙을 이용하면 상기 [수학식 3],[수학식 4]와 같이 V _DACP ,V _DACM 의 전압을 유도할 수 있다. 이렇게 형성된 두 전압 V _DACP ,V _DACM 은 비교기(82)의 양측 입력단자에 인가되므로 상기 비교기(82)는 이를 근거로 MSB인 D<2>를 결정하게 된다.

축차근사형 로직부(83)는 상기와 같이 결정된 D<2>에 따라 다음 단에 연결된 디지털 아날로그 변환기를 조정한다. 또한, D<2>는 캐패시터형 디에이씨(81)의 캐패시터 2C _U 에 인가되어 상판노드전압(V _DACP )(V _DACM )을 조정한다. 이 때의 전압은 다음의 [수학식 24]와 같으며 상기 두 상판노드전압(V _DACP )(V _DACM )의 차이 값은 다음의 [수학식 25]와 같다. 여기서, V _REFP 는 1, V _REFM 은 0으로 간주하였다.

비교기(82)는 상기 [수학식 25]의 값을 비교하여 D<1>을 생성한다. 이렇게 생성된 D<1>은 다시 상기 디에이씨에 인가되고, D<O>가 생성된 후 디에이씨에 반환된다. 모든 변환이 완료되면 상판노드전압(V _DACP )(V _DACM )은 다음의 [수학식 26]과 같으며 이의 차동값은 다음의 [수학식 27]과 같다.

상기 [수학식 26]을 이용하여 D<2:0>이 논리 '000'부터 '111'까지의 잔류전압 특성곡선을 그리면 도 8b와 같다. 도 8b는 β의 값이 증가함에 따라 논리'000'과 '111'의 범위는 증가되고 그 사이에 있는 범위는 반대로 줄어드는 것을 나타내고 있다. 이는 입력전압범위가 작아야 한다는 것을 의미한다. β의 값이 0이 아닐 때 입력전압범위는 도 8b의 잔류전압 특성곡선으로 알 수 있으며 그 범위는 β가 0일 때 나타나는 잔류전압 특성곡선과 같은 곡선의 모양 부분이 입력전압범위가 된다. 즉, β가 4일 때 입력전압범위는 -0.5 ~ +0.5이며, 이는 실제 전압범위의 절반이다. 이를 토대로 입력전압 범위의 시작점과 끝점의 잔류전압은 항상 0인 것을 알 수 있다.

따라서, 반환을 하지않는 D<O>의 값을 디에이씨에 반환하여 각 캐패시터의 상판 노드의 전압을 변경한 후 추가의 비교를 수행할 필요가 있다. 도 8a와 같은 3-비트 축차근사형 파인 에이디씨의 경우 입력으로 V _IP 는 +1, V _IM 은 0을 인가하였을 경우, D<2:0>은 논리 '111'이 출력되어야 하며, 추가의 비교를 통해 출력되는 값이 준안정성(meta-stability) 상태이면 된다.

이에 대한 본 발명의 실시예를 나타낸 것이 도 9이다. 도 9를 상기 도 8a와 비교할 때 차이점은 준안정성을 검출하는 유한상태 머신(FSM: Finite State Machine)(84)이 추가된 것이다.

축차근사형 파인 에이디씨(43)를 사용하기에 앞서, 실제로 사용되는 +1을 입력전압으로 인가하고 유한상태 머신(84)을 통해 입력전압범위 보정을 수행한다. 이때, 상기 유한상태 머신(84)은 D<2:0>이 논리 '111'인 것을 찾고, D_LSB는 준안정 상태인 0과 1의 경계점인 것을 찾아서 그에 따른 입력전압범위를 보정한다. 여기서, 상기 D_LSB는 D<0>를 캐패시터형 디에이씨(81)에 반영하고 변경된 V _DACP , V _DACM 을 비교기(82)로 비교하여 결정된 데이터를 의미한다.

상기 축차근사형 파인 에이디씨(43)는 잔류전압 증폭기를 통하여 입력을 공급받는데, 만약, 상기 잔류전압 증폭기에서 α의 배수만큼 전압이득 에러가 발생하면 상기 입력은 -α ~ +α가 된다. 상기 [수학식 27]에서 V _IP - V _IM 은 +α, D<2:0>은 논리' 111'이 될 때, 상기 유한상태 머신(84)에 의한 보정에 의해 차동잔류전압은 0이 되는데, 이를 나타낸 것이 다음의 [수학식 28]이다.

상기 [수학식 28]을 β에 관해 정리를 하면 다음의 [수학식 29]와 같다，

결국, 상기 [수학식 29]는 상기 잔류전압 증폭기에서 전압이득에러가 발생하였을 때 이에 대응하여 β의 값을 설정하기 위한 수학식이다.

상기 [수학식 29]를 n-비트 파인 아날로그 디지털 변환기로 적용하기 위한 [수학식]으로 변환하면 다음의 [수학식 30]과 같다.

상기 잔류전압 증폭기에서 전압이득에러인 α가 발생되는 경우 상기 [수학식 29]에 따라, 3-비트 축차근사형 파인 에이디씨(43)에서 캐패시터형 디에이씨(81)의 β값을 조정함으로써, 에러의 영향을 줄일 수 있다. 이에 따라, 잔류전압 증폭기의 개방 루프 이득(open loop gain)이 작게 설계되어 설령 상기 잔류전압 증폭기에서 전압이득에러가 발생하더라도 3-비트 축차근사형 파인 에이디씨(43)의 입력범위를 조정하여 그 전압이득에러를 상쇄시킬 수 있기 때문에 고속 잔류전압 증폭기를 설계하는데 도움을 줄 수 있다.

그런데, 상기와 같이 개방 루프 이득을 낮추어 잔류전압 증폭기의 대역폭을 늘린다 하더라도 잔류전압 증폭기는 정적전류를 사용하기 때문에 여전히 전력소모가 많은 단점이 있다. 이에 대응하여, 최근 들어 동적전류를 사용하는 동적 증폭기에 대한 연구개발이 활발하게 진행되고 있다. 더불어, 추가의 샘플 캐패시터를 이용하는 것은 증폭기의 전압이득을 보다 낮게 설계할 수 있도록 한다. 예를 들어, α가 0.5가 되도록 β의 값을 설정하는 것은 증폭기에서 요구하는 전압이득을 0.5배로 낮추는 것을 의미한다. 상기 첫 번째 스테이지의 코스 아날로그 디지털 변환기(41)는 출력비트수가 5-비트이기 때문에 잔류전압 증폭기에서 전압이득을 2 ⁵ 배로 하여야 한다. 하지만, 한 코드를 중첩시키는 디지털 보정기법을 사용하기 때문에 전압이득을 2 ^n-1 인 2 ⁴ 배로 한다.

본 발명의 실시예에서는 동적 증폭기(42)의 대역폭을 증가시키기 위해 전압이득을 2 ² 배로 설계하여 α를 0.25로 하였다. 두 번째 스테이지의 축차근사형 파인 에이디씨(43)의 출력비트수가 6-비트이기 때문에 도 6에서와 같이 β를 96C _U 로 설계한다. 그리고, 입력전압범위를 조정하기 위하여 λCu를 추가하였다.

도 10a는 본 발명의 실시예에 따른 동적 증폭기(42)의 회로도로서 이에 도시한 바와 같이, 출력전압(V _OUTM ),(V _OUTP )을 차동 증폭하는 차동 증폭기 구조를 갖는다. 도 10b는 상기 도 10a의 동적 증폭기에 대한 타이밍도를 나타낸 것이다.

도 10a의 동적증폭기(42)는 클럭신호(CLK)가 '로우'일 때, 스위치(SW11),(SW12)가 턴온되고, 엔모스 트랜지스터(MN0)는 턴-오프되며, 피모스 트랜지스터(MP0),(MP1)가 턴온되어 출력전압(V _OUTP ),(V _OUTM )이 전원전압(VDD)으로 프리차지(pre-charge)된다.

그러나, 클럭신호(CLK)가 '하이'일 때, 엔모스 트랜지스터(MN0)는 턴-온되고, 피모스 트랜지스터(MP0),(MP1)는 턴-오프되어 스위치(SW11),(SW12)가 계속 턴-온 상태로 유지된다.

따라서, 증폭 위상(amplification phase) 구간에서 동적증폭기(42)는 V _IP 와 V _IM 의 전압에 따라 출력전압(V _OUTP ),(V _OUTM )이 접지전압(VSS)으로 디스차지(dis-charge) 된다. 상기 디스차지가 진행되는 동안 공통모드전압 검출기(101)는 출력전압(V _OUTP ),(V _OUTM )의 평균전압이 VDD/2가 될 때 플래그(flag)를 발생하여 상기 스위치(SW11),(SW12)가 턴-오프된다. 이때, 생성되는 출력전압과 전압이득은 논문(J. Lin, M. Miyahara and A. Matsuzawa, "A 15.5dB, Wide Signal Swing, Dynamic Amplifier Using a Common-Mode Voltage Detection Technique," IEEE ISCAS, pp.21-24, May 2011.)에서 증명된 바와 같다.

도 10a와 같은 동적 증폭기(42)는 정적 잔류전압 증폭기에 비하여 전력소모가 작은 반면에 피드백 시스템(feedback system)을 이용하지 못하여 오픈 루프 시스템(open loop system)으로 사용되는 단점이 있다. 오픈 루프 시스템은 요구된 전압이득을 정확하게 생성하지 못하는 단점이 있지만, 상기와 같은 입력전압범위 조정기법을 사용하면 그 단점을 보완할 수 있다.

하지만, 상기와 같이 입력전압범위 조정기법을 사용하더라도 전압이득의 비선형성을 개선할 수 없다.

이에 대응하기 위한 본 발명의 실시예에 따른 동적 증폭기(42)의 전압이득 비선형성 개선기술을 설명하면 다음과 같다.

도 11a는 동적 증폭기(42)의 입력전압에 따른 전압이득의 특성곡선을 나타낸 것으로, 차동 입력이 커질수록 동적 증폭기(42)의 전압이득이 낮아지는 것을 확인할 수 있다. 도 11b는 동적 증폭기의 전압이득 조정전압(V _C )에 따른 전압이득을 나타낸 것으로, Vc가 낮아질수록 전압이득이 증가하는 것을 알 수 있다.

도 12a는 본 발명의 실시예에 따른 피드포워드 시스템을 이용하는 동적 증폭기의 블록도로서 이에 도시한 바와 같이, 동적 증폭부(121) 및 비선형성 보정회로(122)를 구비한다.

본 발명의 실시예에 따른 파이프라인 축차근사형 에이디씨(40)는 파인 에이디씨(41)의 입력전압범위 조정기술을 사용하기 때문에 동적 증폭기(42)에서 정확한 전압이득을 가질 필요는 없지만 동적 증폭기(42)에서 발생되는 비선형성을 개선할 수 없다. 이를 감안하여 본 발명의 실시예에서는 도 12b와 같은 비선형 보정회로(122)를 이용하여 도 13에서와 같이 동적 증폭기(42)의 선형성이 개선되도록 하였다.

결국, 본 발명의 실시예에 파이프라인 축차근사형 에이디씨(40)는 가산기로만 구성된 디지털 에러 보정부(44)를 사용할 수 있는 코스 에이디씨(41)와 비선형성 보정회로를 포함하는 동적 증폭기(42) 및 동적 증폭기(42)의 증폭률 에러를 보정할 수 있는 파인 에이디씨(43)를 구비한다. 디지털 에러 보정부(44)와 상기 비선형성 보정회로는 축차근사형 에이디씨(40)가 실시간으로 동작함에 따라 동작을 하지만, 파인 에이디씨(43)의 입력전압범위 조정은 축차근사형 에이디씨(40)의 동작이 이루어지기 전에 수행되어야 한다. 따라서, 본 발명의 실시예에 파이프라인 축차근사형 에이디씨(40)는 정상 동작 이전에 파인 에이디씨(43)의 입력전압범위 조정을 위해 클럭신호(EX_CLK)의 32주기 동안 도 9의 유한상태머신(84)에 의해 동작된다. 이때, 도 4a에서 V _IP 대신 전원전압(VDD)을 인가하고 V _IM 대신 접지전압(VSS)을 인가하고 32주기 동안 유한상태머신(84)을 통해 파인 에이디씨(43)의 입력전압범위를 조정하여 λCu의 값을 결정한다. 이후, 상기 파이프라인 축차근사형 에이디씨(40)는 아날로그 입력신호를 공급받아 정상동작을 시작한다.

동적 증폭부(121)는 입력전압(V _IP ,V _IM )을 증폭하여 그에 따른 출력전압(V _OUTP ,V _OUTM )을 발생한다. 이때, 비선형성 보정회로(122)는 상기 동적 증폭부(121)에 입력되는 입력전압(V _IP ,V _IM )을 공급받아 전압이득 조정전압(V _C )을 결정하고, 상기 동적 증폭부(121)는 상기 전압이득 조정전압(V _C )을 근거로 하여 출력전압(V _OUTP ,V _OUTM )이 증가할수록 동적 증폭부(121)의 전압이득을 증가시키는 방향으로 동작한다.

도 12b는 상기 비선형성 보정회로(122)의 구현예를 나타낸 상세 회로도이다. 도 12c는 상기 비선형성 보정회로(122)의 출력전압과 입력전압에 대한 시뮬레이션 결과를 나타낸 그래프이다. 상기 도 11b에서와 같이 동적 증폭기는 전압이득 조정전압(V _C )이 낮아질수록 전압이득이 증가하는 특성을 갖는다. 따라서, 동적 증폭기의 출력전압이 증가할수록 전압이득 조정전압(V _C )을 낮추어 줌으로써, 전압이득을 보정할 수 있다.

도 13은 상기 비선형성 보정회로(122)의 유무에 따른 동적 증폭기의 전압이득 특성곡선을 나타낸 것으로, 상기와 같이 동작하는 비선형성 보정회로(122)에 의해 동적 증폭기의 선형성이 증가된 것을 확인할 수 있다.

한편, 도 14는 상기와 같이 동작하는 파이프라인 축차근사형 에이디씨(40)의 ADC 처리과정을 나타낸 신호 흐름도이다.

파이프라인 축차근사형 에이디씨에서 정상적인 ADC 동작이 시작되기 이전에 잔류증폭기의 증폭율 에러보정을 시작한다(S1).

이때, V _IP 대신 전원전압(VDD)을 인가하고 V _IM 대신 접지전압(VSS)을 인가하고 코스 에이디씨 및 파인 에이디씨를 통해 아날로그 디지털 변환을 시작한다(S2,S3).

이후, 기 설정된 32주기가 경과되면 파이프라인 SAR ADC 동작이 정상적으로 이루어진다(S4,S5).

그러나, 상기 기 설정된 32주기가 경과되기 전 까지 유한상태머신을 통해 파인 에이디씨의 입력전압범위를 조정하여 λCu의 값을 결정하는 방식으로 잔류증폭기의 증폭율 에러보정을 수행한다(S6-S8).

이상에서 본 발명의 바람직한 실시예에 대하여 상세히 설명하였지만, 본 발명의 권리범위가 이에 한정되는 것이 아니라 다음의 청구범위에서 정의하는 본 발명의 기본 개념을 바탕으로 보다 다양한 실시예로 구현될 수 있으며, 이러한 실시예들 또한 본 발명의 권리범위에 속하는 것이다.

41 : 축차근사형 코스 에이디씨 42 : 동적 증폭기
43 : 축차근사형 파인 에이디씨 44 : 디지털 에러보정부