시간 디지털 변환기{TIME DIGITAL CONVERTER}
본 발명은 시간 디지털 변환기에 관한 것으로, 보다 구체적으로는 게이티드 링오실레이터(gated ring oscillator) 시간 디지털 변환기에 관한 것이다. 본 발명은 교육과학기술부 한국연구재단의 과제(과제번호 2011-0011037, TSV구조의 열 발산 문제 해결에 최적화된 30% 이상의 전력 감소를 하는 전력 관리 모듈 개발)의 일환으로 수행한 연구로부터 도출된 것이다.
게이티드 링오실레이터(gated ring oscillator) 시간 디지털 변환기는 시작 신호와 종료 신호 간의 시간 차에 의해 생성된 인에이블(enable) 신호의 펄스 폭을 샘플링하여 디지털 코드로 변환하는 회로이다. 게이티드 링오실레이터 시간 디지털 변환기는 양자 잡음(quantization noise)을 1차 성형(first-order shaping)하여 우수한 잡음 성능과 선형성(linearity)을 나타낸다. 즉, 게이티드 링오실레이터 시간 디지털 변환기는 측정 간에 상태(state)를 홀드(hold)하여 에러(error)를 다음 측정 구간으로 넘기는 방식으로 동작하기 때문에, 측정 구간의 전체 양자 에러(quantization error) 값이 다음의 양자 에러와 이전의 양자 에러의 차로 나타나는 1차 잡음 성형(first noise shaping) 특성을 가지며, 이에 따라 양자 잡음을 줄일 수 있다. 그러나, 종래의 게이티드 링오실레이터 시간 디지털 변환기는 해상도가 게이티드 링오실레이터를 이루는 인버터(지연 셀)의 지연 시간에 상응하는 값으로 제한되는 단점을 갖는다.
본 발명은 높은 해상도를 갖는 시간 디지털 변환기를 제공하는 것을 목적으로 한다. 본 발명이 해결하고자 하는 과제는 이상에서 언급된 과제로 제한되지 않는다. 언급되지 않은 다른 기술적 과제들은 이하의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 측면에 따른 시간 디지털 변환기는, 순환 구조로 연결되고 인에이블(enable) 신호에 따라 동작하는 복수의 제1 지연 셀을 포함하는 제1 게이티드 링오실레이터(gated ring oscillator); 순환 구조로 연결되고 상기 인에이블 신호에 따라 동작하는 복수의 제2 지연 셀을 포함하는 제2 게이티드 링오실레이터; 상기 제1 게이티드 링오실레이터에서 순환하는 제1 순환 신호에 대해 소정의 위상 차를 갖도록, 상기 제2 게이티드 링오실레이터에서 순환하는 제2 순환 신호의 위상을 조절하는 위상 조절부; 및 상기 복수의 제1 지연 셀 및 상기 복수의 제2 지연 셀의 출력 신호들을 샘플링하여 상기 인에이블 신호의 지속 시간에 대응하는 디지털 값을 출력하는 디지털 변환부를 포함한다. 본 발명의 일 실시 예에서, 상기 위상 조절부는, 상기 제2 순환 신호를 하나의 제2 지연 셀의 지연 시간의 1/2 만큼 지연시킨다. 본 발명의 일 실시 예에서, 상기 위상 조절부는, 상기 제2 게이티드 링오실레이터의 제2 지연 셀 들 중 서로 다른 두 개의 제2 지연 셀의 출력 신호들의 위상을 보간하여 상기 제2 순환 신호의 위상을 조절하는 위상 보간부를 포함한다. 본 발명의 일 실시 예에서, 상기 시간 디지털 변환기는, 상기 제2 지연 셀의 출력 신호들에 대응하는 상기 제1 지연 셀의 출력 신호들을 상기 위상 조절부의 지연 시간만큼 지연시키는 더미 지연부를 더 포함한다. 본 발명의 일 실시 예에서, 상기 시간 디지털 변환기는, 상기 위상 조절부에 의해 위상 조절된 변위 신호와, 상기 더미 지연부에 의해 지연된 지연 신호 간의 위상을 비교하여 위상 비교 신호를 출력하는 위상 비교부; 및 상기 위상 비교 신호에 따라 상기 제1 게이티드 링오실레이터 및 상기 제2 게이티드 링오실레이터 중의 적어도 하나의 지연 시간을 제어하는 지연 제어부를 더 포함한다. 본 발명의 일 실시 예에서, 상기 디지털 변환부는, 상기 인에이블 신호의 지속 시간 동안 상기 복수의 제1 지연 셀 및 상기 복수의 제2 지연 셀의 출력 신호들의 에지(edge)를 카운트한 값을 더하여 상기 디지털 값을 출력한다. 본 발명의 일 실시 예에서, 상기 제1 지연 셀 및 상기 제2 지연 셀은, 인버터(inverter)를 포함한다. 본 발명의 일 실시 예에서, 상기 시간 디지털 변환기는, 제1 입력 신호 및 제2 입력 신호의 에지를 이용하여 상기 인에이블 신호를 생성하는 인에이블신호 생성부를 더 포함한다. 본 발명의 일 실시 예에서, 상기 복수의 제1 지연 셀 및 상기 복수의 제2 지연 셀 중의 적어도 하나는, 코어 트랜지스터; 상기 코어 트랜지스터의 게이트에 연결되어 상기 인에이블 신호에 따라 상기 코어 트랜지스터를 스위칭하는 스위치 트랜지스터; 및 상기 인에이블 신호에 따라 다른 지연 셀의 출력 신호를 상기 코어 트랜지스터의 게이트로 전송하는 전송 게이트를 포함한다. 본 발명의 다른 일 측면에 따르면, 순환 구조로 연결되고 인에이블(enable) 신호에 따라 동작하는 복수의 제1 지연 셀을 포함하는 제1 게이티드 링오실레이터(gated ring oscillator); 순환 구조로 연결되고 상기 인에이블 신호에 따라 동작하며 상기 제1 게이티드 링오실레이터의 제1 순환 신호에 대해 소정의 위상 차를 갖는 제2 순환 신호를 순환시키는 복수의 제2 지연 셀을 포함하는 제2 게이티드 링오실레이터; 및 상기 복수의 제1 지연 셀 및 상기 복수의 제2 지연 셀의 출력 신호들을 샘플링하여 상기 인에이블 신호의 지속 시간에 대응하는 디지털 값을 출력하는 디지털 변환부를 포함하는 시간 디지털 변환기가 제공된다.
본 발명의 실시 예에 의하면, 시간 디지털 변환기의 해상도를 높일 수 있다. 본 발명의 효과는 상술한 효과들로 제한되지 않는다. 언급되지 않은 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확히 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 시간 디지털 변환기의 구성도이다.
도 2는 본 발명의 일 실시 예에 따른 시간 디지털 변환기를 구성하는 제1 게이티드 링오실레이터를 보여주는 구성도이다.
도 3은 본 발명의 일 실시 예에 따른 시간 디지털 변환기를 구성하는 위상 조절부를 예시적으로 보여주는 구성도이다.
도 4는 본 발명의 일 실시 예에 따른 시간 디지털 변환기의 동작을 설명하기 위한 신호 타이밍도이다.
도 5는 본 발명의 일 실시 예에 따른 시간 디지털 변환기를 구성하는 게이티드 링오실레이터의 복수의 지연 셀 중 하나의 지연 셀을 보여주는 구성도이다.
본 발명의 다른 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술하는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되지 않으며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 만일 정의되지 않더라도, 여기서 사용되는 모든 용어들(기술 혹은 과학 용어들을 포함)은 이 발명이 속한 종래 기술에서 보편적 기술에 의해 일반적으로 수용되는 것과 동일한 의미를 갖는다. 공지된 구성에 대한 일반적인 설명은 본 발명의 요지를 흐리지 않기 위해 생략될 수 있다. 본 발명의 도면에서 동일하거나 상응하는 구성에 대하여는 가급적 동일한 도면부호가 사용된다. 본 발명의 일 실시 예에 따른 시간 디지털 변환기는 순환 구조로 연결되고 인에이블(enable) 신호에 따라 동작하는 복수의 제1 지연 셀을 포함하는 제1 게이티드 링오실레이터(gated ring oscillator); 순환 구조로 연결되고 인에이블 신호에 따라 동작하는 복수의 제2 지연 셀을 포함하는 제2 게이티드 링오실레이터; 제1 게이티드 링오실레이터에서 순환하는 제1 순환 신호에 대해 소정의 위상 차를 갖도록, 제2 게이티드 링오실레이터에서 순환하는 제2 순환 신호의 위상을 조절하는 위상 조절부; 및 복수의 제1 지연 셀 및 복수의 제2 지연 셀의 출력 신호들을 샘플링하여 인에이블 신호의 지속 시간에 대응하는 디지털 값을 출력하는 디지털 변환부를 포함한다. 본 발명의 실시 예에 의하면, 게이티드 링오실레이터 시간 디지털 변환기의 해상도를 향상시킬 수 있다. 도 1은 본 발명의 일 실시 예에 따른 시간 디지털 변환기의 구성도이다. 도 1을 참조하면, 본 발명의 일 실시 예에 따른 시간 디지털 변환기(100)는 인에이블신호 생성부(110), 제1 게이티드 링오실레이터(120), 제2 게이티드 링오실레이터(130), 위상 조절부(140), 더미 지연부(150), 위상 비교부(160), 지연 제어부(170), 및 디지털 변환부(180)를 포함한다. 인에이블신호 생성부(110)는 시작 신호('Start')와 종료 신호('Stop')의 에지를 이용하여 인에이블(enable) 신호를 생성한다. 시작 신호는 제1 입력 신호에 상응하고, 종료 신호는 제2 입력 신호에 상응한다. 인에이블신호 생성부(110)는 예를 들어, 시작 신호의 상승 에지(riging edge)로부터 상승 에지를 생성하고, 종료 신호의 상승 에지로부터 하강 에지를 생성하여, 인에이블 신호를 생성할 수 있다. 인에이블 신호는 제1 게이티드 링오실레이터(120)와 제2 게이티드 링오실레이터(130)로 입력된다. 제1 게이티드 링오실레이터(gated ring oscillator)(120)는 순환 구조로 연결되고 인에이블(enable) 신호에 따라 동작하는 복수의 제1 지연 셀을 포함한다. 도 2는 본 발명의 일 실시 예에 따른 시간 디지털 변환기를 구성하는 제1 게이티드 링오실레이터를 보여주는 구성도이다. 도 2를 참조하면, 제1 게이티드 링오실레이터(120)는 순환 구조로 연결된 복수의 제1 지연 셀(122)을 포함한다. 일 실시 예에서, 제1 지연 셀(122)은 인버터(inverter)로 이루어질 수 있다. 제1 지연 셀(122)은 인에이블신호 생성부(110)에서 생성된 인에이블 신호에 의해 동작한다. 논리 하이(logical high)에 해당하는 인에이블 신호가 입력될 때, 제1 게이티드 링오실레이터(120)를 통해 제1 순환 신호가 순환한다. 제1 지연 셀(122)들의 출력 신호들은 디지털 변환부(180)로 입력된다. 다시 도 1을 참조하면, 제2 게이티드 링오실레이터(130)는 순환 구조로 연결되는 복수의 제2 지연 셀을 포함한다. 복수의 제2 지연 셀은 인에이블 신호에 따라 동작한다. 제2 게이티드 링오실레이터(130)는 도 2에 도시된 제1 게이티드 링오실레이터(120)와 동일한 구조로 제공될 수 있다. 논리 하이에 해당하는 인에이블 신호가 입력될 때, 제2 게이티드 링오실레이터(130)를 통해 제2 순환 신호가 순환한다. 위상 조절부(140)는 제1 게이티드 링오실레이터(120)에서 순환하는 제1 순환 신호에 대해 소정의 위상 차를 갖도록, 제2 게이티드 링오실레이터(130)에서 순환하는 제2 순환 신호의 위상을 조절한다. 일 실시 예에서, 위상 조절부(140)는 제2 게이티드 링오실레이터(130)로부터의 제2 순환 신호를 하나의 제2 지연 셀의 지연 시간의 1/2 만큼 지연시킬 수 있다. 일 실시 예에서, 위상 조절부(140)는 제2 게이티드 링오실레이터(130)의 제2 지연 셀들 중 서로 다른 두 개의 제2 지연 셀의 출력 신호들의 위상을 보간하여 제2 순환 신호의 위상을 조절하는 위상 보간부(phase interpolator)를 포함할 수 있다. 더미 지연부(150)는 제2 지연 셀의 출력 신호들에 대응하는 제1 지연 셀의 출력 신호들을 위상 조절부(140)의 지연 시간만큼 지연시킨다. 도 3은 본 발명의 일 실시 예에 따른 시간 디지털 변환기를 구성하는 위상 조절부를 예시적으로 보여주는 구성도이다. 도 3을 참조하면, 위상 조절부(140)는 제1 입력 신호(I1)를 반전하여 출력하도록 병렬 연결된 2개의 제1 인버터(141), 제1 인버터(141)의 출력을 반전하여 출력하는 제2 인버터(142), 제2 입력 신호(I2)를 반전하여 출력하도록 병렬 연결된 2개의 제3 인버터(143), 제3 인버터(143)의 출력을 반전하여 출력하는 제4 인버터(144), 제1 입력 신호(I1)를 반전하여 출력하는 제5 인버터(145), 제2 입력 신호(I2)를 반전하여 출력하는 제6 인버터(146), 제5 인버터(145)와 제6 인버터(146)의 출력을 반전하여 출력하는 제7 인버터(147)를 포함한다. 도 3에서, 제1 입력 신호(I1)와 제2 입력 신호(I2)는 제2 게이티드 링오실레이터(130)의 두 개의 인접하는 홀수 번째 제2 지연 셀 혹은 짝수 번째의 제2 지연 셀의 출력 신호들일 수 있다. 이러한 경우에 있어, 제1 입력 신호(I1)와 제2 입력 신호(I2)는 제2 게이티드 링오실레이터(130)의 2개의 제2 지연 셀의 지연 시간에 해당하는 위상 차를 가지며, 제2 인버터(142)의 출력 신호(O1)와 제4 인버터(144)의 출력 신호(O2) 역시 제2 게이티드 링오실레이터(130)의 2개의 제2 지연 셀에 해당하는 위상 차를 갖는다. 제7 인버터(147)에서 출력된 제3 출력 신호(O12)는 제1 출력 신호(O1)의 위상과 제2 출력 신호(O2)의 위상의 중간에 해당하는 위상을 가지므로, 제1 출력 신호(O1)와 제3 출력 신호(O12)는 제2 게이티드 링오실레이터(130)의 하나의 제2 지연 셀의 지연 시간에 해당하는 위상 차를 갖는다. 제1 출력 신호(O1)와 제3 출력 신호(O12)를 입력으로, 한 번 더 위상 조절부(140)를 이용하여 위상을 보간함으로써, 제1 출력 신호(O1)와 제3 출력 신호(O12)의 중간 위상을 갖는 출력 신호를 얻을 수 있으며, 이에 따라 제2 게이티드 링오실레이터(130)의 하나의 제2 지연 셀의 지연 시간의 1/2 만큼 지연시킨 변위 신호를 생성할 수 있다. 위상 조절부(140)에 의해 위상 조절된 변위 신호(PI out ,0 )와 더미 지연부(150)에 의해 지연된 지연 신호(PI out ,1 )는 위상 비교부(160)로 입력된다. 위상 비교부(160)는 위상 조절부(140)에 의해 위상 조절된 변위 신호(PI out ,0 )와, 더미 지연부(150)에 의해 지연된 지연 신호(PI out ,1 ) 간의 위상을 비교하여 위상 비교 신호(PD1 OUT , PD2 OUT )를 출력한다. 위상 비교부(160)는 서로 다른 위상 검출 범위를 갖는 제1 위상 비교기(162)와 제2 위상 비교기(164)를 포함할 수 있다. 위상 비교 신호(PD1 OUT , PD2 OUT )는 지연 제어부(170)로 입력된다. 지연 제어부(170)는 위상 비교 신호(PD1 OUT , PD2 OUT )에 따라 제1 게이티드 링오실레이터(120) 또는 제2 게이티드 링오실레이터(130)의 지연 시간을 제어한다. 즉, 지연 제어부(170)는 변위 신호(PI out ,0 )의 위상이 지연 신호(PI out ,1 )보다 느릴 경우, 제1 제어 코드(Code 1 [0:2])를 제1 게이티드 링오실레이터(120)로 출력하여 제1 게이티드 링오실레이터(120)의 지연 시간을 증가시키고, 변위 신호(PI out ,0 )의 위상이 지연 신호(PI out ,1 )보다 빠를 경우, 제2 제어 코드(Code 0 [0:2])를 제2 게이티드 링오실레이터(130)로 출력하여 제2 게이티드 링오실레이터(130)의 지연 시간을 증가시킬 수 있다. 일 실시 예로, 지연 제어부(170)는 코드 생성기(172), 리드/래그 결정부(174), 디멀티플렉서(176), 모드 선택부(178), 및 리셋 생성기(179)를 포함할 수 있다. 코드 생성기(172)는 위상 비교부(160)로부터 입력되는 위상 비교 신호(PD1 OUT , PD2 OUT )에 따라 선택 코드(Code[0:2])를 생성하여 디멀티플렉서(demultiplexer)(176)로 입력한다. 리드/래그 결정부(174)는 위상 비교 신호(PD1 OUT , PD2 OUT )에 따라 변위 신호(PI out ,0 )와 지연 신호(PI out ,1 )의 위상 차가 설정된 값을 가질 때, 리드(lead) 신호 또는 래그(lag) 신호를 디멀티플렉서(176)의 샘플링 신호로 입력한다. 디멀티플렉서(176)는 샘플링 신호 입력시, 선택 코드(Code[0:2])에 따라 제1 제어 코드(Code 0 [0:2]) 또는 제2 제어 코드(Code 1 [0:2])를 제1 게이티드 링오실레이터(120) 또는 제2 게이티드 링오실레이터(130)로 입력하며, 이에 따라 제1 게이티드 링오실레이터(120) 또는 제2 게이티드 링오실레이터(130)의 지연 시간이 조절된다. 모드 선택부(178)는 캘리브레이션 모드(calibration mode)와 동작 모드(operation mode)를 선택한다. 즉, 모드 선택부(178)는 초기에, 즉 동작 모드 이전에, 제1 게이티드 링오실레이터(120)와 제2 게이티드 링오실레이터(130)의 주파수와 위상을 동기시키기 위해 캘리브레이션 모드를 수행하고, 캘리브레이션 모드가 완료되면, 인에이블 신호를 디지털 값으로 변환하는 동작 모드를 수행한다. 리셋 생성기(179)는 모드 선택부(178)의 모드 결정 신호에 따라 리셋(reset) 신호를 생성한다. 즉, 리셋 생성기(179)는 캘리브레이션 모드의 완료시, 그리고 동작 모드에서 인에이블 신호의 한 주기마다 측정 완료시 모드 선택부(178)로부터 출력되는 모드 결정 신호에 따라 리셋 신호를 생성한다. 인에이블신호 생성부(110)는 리셋 생성기(179)로부터 출력되는 리셋 신호에 따라 인에이블 신호를 생성하여 제1 게이티드 링오실레이터(120)와 제2 게이티드 링오실레이터(130)로 공급한다. 한편, 캘리브레이션 모드에서, 인에이블신호 생성부(110)는 인에이블신호 대신 캘리브레이션 신호('cal')를 제1 게이티드 링오실레이터(120)와 제2 게이티드 링오실레이터(130)로 입력하며, 캘리브레이션 신호('cal')가 논리 하이인 동안 캘리브레이션 모드가 수행된다. 디지털 변환부(180)는 제1 게이티드 링오실레이터(120)의 복수의 제1 지연 셀 및 제2 게이티드 링오실레이터(130)의 복수의 제2 지연 셀의 출력 신호들을 샘플링하여 인에이블 신호의 지속 시간에 대응하는 디지털 값을 출력한다. 일 실시 예에서, 디지털 변환부(180)는 인에이블 신호의 지속 시간 동안 복수의 제1 지연 셀 및 복수의 제2 지연 셀의 출력 신호들의 에지(edge)를 카운트한 값을 더하여 디지털 값을 출력할 수 있다. 일 실시 예로, 디지털 변환부(180)는 스테이트 레지스터(state register)(182), 측정 셀(measurement cell)(184), 및 가산기(adder)(186)를 포함할 수 있다. 스테이트 레지스터(state register)(182)는 제1 게이티드 링오실레이터(120)의 출력 신호(GRO 1 [0:22])와 제2 게이티드 링오실레이터(130)의 출력 신호(GRO 0 [0:22])를 입력받아, 샘플링 클록(clk) 입력시마다 상태를 저장한다. 측정 셀(184)은 제1 게이티드 링오실레이터(120)와 제2 게이티드 링오실레이터(130)의 출력 신호 값들을 카운트한다. 가산기(186)는 측정 셀(184)로부터 입력받은 제1 게이티드 링오실레이터(120)와 제2 게이티드 링오실레이터(130)의 출력 신호 값들의 카운트 결과를 모두 더한 값을 출력한다. 가산기(186)의 출력 값은 인에이블 신호의 펄스 폭에 해당하는 시간을 나타낸다. 도 4는 본 발명의 일 실시 예에 따른 시간 디지털 변환기의 동작을 설명하기 위한 신호 타이밍도이다. 도 1 및 도 4를 참조하여, 본 발명의 실시 예에 따른 시간 디지털 변환기(100)의 동작에 대해 설명한다. 먼저, 캘리브레이션 신호('Cal')가 인가되면, 게이티드 링오실레이터(120,130)가 진동(oscillation)을 시작하고, 캘리브레이션 모드(calibration mode) 동작이 수행된다. 예를 들어, 제2 게이티드 링오실레이터(130)에서 순환하는 제2 순환 신호의 인접한 두 개의 상승 에지(rising edge)(일 예로, GRO 0 [20] 및 GRO 0 [22])는 위상 조절부(140)로 입력된다. 이때, 두 개의 상승 에지는 지연 셀들 중 두 개의 인접하는 홀수 번째 혹은 짝수 번째의 지연 셀들의 출력 신호일 수 있다. 위상 조절부(140)는 두 상승 에지의 1/4 지점에서 상승 에지를 갖는 변위 신호(PI out ,0 )를 형성한다. 제1 게이티드 링오실레이터(120)에서 순환하는 제1 순환 신호의 인접하는 두 상승 에지(일 예로, GRO 1 [20] 및 GRO 1 [22])는 더미 지연부(150)를 통과하여 위상 보간 없이 지연 신호(PI out ,1 )를 생성하여 출력한다. 변위 신호(PI out ,0 )와 지연 신호(PI out ,1 )는 이상적으로 지연 셀(delay cell), 즉 인버터(inverter)의 1/2 지연 시간 만큼의 위상 차를 갖는다. 변위 신호(PI out ,0 )와 지연 신호(PI out ,1 )는 위상 비교부(160)로 입력된다. 캘리브레이션 모드에서, 변위 신호(PI out ,0 )와 지연 신호(PI out ,1 ) 간의 위상 차이가 미리 설정된 제1 위상 차이값(△t)(예를 들어, 50 ps) 보다 작은 경우, 제1 위상 비교기(162)는 '10' 비트 값을 출력하고, 변위 신호(PI out ,0 )와 지연 신호(PI out ,1 ) 간의 위상 차이가 제1 위상 차이값보다 커지는 순간 '11' 비트 값을 출력한다. 도 4에서, 제1 위상 차이값(△t)은 과장되게 도시되어 있다는 것을 유의하여야 한다. 캘리브레이션 초기에, 두 게이티드 링오실레이터(120,130)는 미스매치(mismatch)로 인하여 조금 다른 주기를 갖기 때문에, 계속 발진(oscillation)하면서 위상 차이는 점점 벌어지게 된다. 두 게이티드 링오실레이터(120,130)의 위상 차이가 제1 위상 차이값(△t)보다 커져서 '11' 값이 출력되면, 리드/래그 결정부(174)는 어떤 게이티드 링오실레이터(120,130)가 더 위상이 빠른지를 판단한다. 이에 따라, 코드 생성기(172)에서 출력되는 선택 코드에 의하여 제어 코드가 게이티드 링오실레이터가 출력되고, 보다 빠른 위상을 갖는 게이티드 링오실레이터에 대한 지연 시간이 증가된다. 이어서 게이티드 링오실레이터는 모두 리셋된다. 이와 같은 과정을 반복하다가 위상 비교 신호(PD1 OUT )로서 '00' 비트 값이 출력되는 순간, 즉, 보다 위상이 빨랐던 게이티드 링오실레이터가 느려지는 순간, 해당 게이티드 링오실레이터를 리셋시키고, 캘리브레이션 모드를 종료한다. 다음으로, 동작 모드(operation mode)에서, 인에이블신호 생성부(110)에 시작 신호('Start')와 종료 신호('Stop')가 인가되면, 시작 신호('Start')와 종료 신호('Stop')의 두 상승 에지를 이용해 인에이블(enable) 신호가 만들어진다. 동작 모드에서, 제2 위상 비교기(164)는 제1 위상 비교기(162)보다 정밀하게 변위 신호(PI out ,0 )와 지연 신호(PI out ,1 ) 간의 위상 차이를 검출하여 위상 비교 신호(PD2 OUT )를 출력한다. 즉, 두 개의 캘리브레이션된 게이티드 링오실레이터(120,130)는 인에이블 신호가 인가되는 동안 발진하게 되며, 이때 제2 위상 비교기(164)는 변위 신호(PI out ,0 )와 지연 신호(PI out ,1 )를 락(lock) 시킴으로써, 두 게이티드 링오실레이터(120,130)가 하나의 지연 셀의 지연 시간의 절반 만큼의 위상 차이를 갖도록 지연 코드를 지속적으로 튜닝한다. 변위 신호(PI out ,0 )와 지연 신호(PI out ,1 ) 간의 위상 차이는 하나의 지연 셀의 지연 시간의 1/2 이하의 값을 갖는다. 이에 따라, 시간 디지털 변환기의 해상도는 하나의 게이티드 링오실레이터를 이용하는 경우에 비하여 2배 수준으로 증가한다. 도 5는 본 발명의 일 실시 예에 따른 시간 디지털 변환기를 구성하는 게이티드 링오실레이터의 복수의 지연 셀 중 하나의 지연 셀을 보여주는 구성도이다. 도 5에 도시된 예는 23개의 지연 셀들 중 첫 번째 지연 셀의 구성도를 나타낸다. 도 5를 참조하면, 지연 셀은 코어 트랜지스터(C1~C5), 스위치 트랜지스터(S1~S5), 및 전송 게이트(T1~T5)를 포함한다. 스위치 트랜지스터(S1~S5)는 코어 트랜지스터(C1~C5)의 게이트에 연결되어 인에이블 신호에 따라 코어 트랜지스터(C1~C5)를 스위칭한다. 전송 게이트(T1~T5)는 인에이블 신호에 따라 다른 지연 셀의 출력 신호를 코어 트랜지스터(C1~C5)의 게이트로 전송한다. 도 5의 실시 예에서, 제1 코어 트랜지스터(C1), 및 제3 코어 트랜지스터(C3)는 pMOS 트랜지스터로 제공되고, 제2 코어 트랜지스터(C2), 제4 코어 트랜지스터(C4), 및 제5 코어 트랜지스터(C5)는 nMOS 트랜지스터로 제공된다. 제1 코어 트랜지스터(C1)와 제2 코어 트랜지스터(C2)는 드레인 간에 접속되고, 각각 공급 전압과 접지 전압이 소스에 인가된다. 제3 코어 트랜지스터(C3)와 제4 코어 트랜지스터(C4) 역시 드레인 간에 접속되고, 각각 공급 전압과 접지 전압이 소스에 인가된다. 제5 코어 트랜지스터(C5)는 제1 내지 제4 코어 트랜지스터(C1~C4)의 드레인에 접속되고, 접지 전압이 소스에 인가된다. 제1 내지 제5 전송 게이트(T1~T5)는 nMOS 트랜지스터와 pMOS 트랜지스터의 병렬 연결 구조로 제공될 수 있으며, nMOS 트랜지스터의 게이트에 인에이블 신호가 인가되고, pMOS 트랜지스터의 게이트에 인에이블 신호의 반전 신호(enb)가 인가된다. 예시적으로, 제1 내지 제5 전송 게이트(T1~T5)는 인에이블 신호(en, enb)에 따라 각각 열 다섯 번째 지연 셀, 스물 세 번째 지연 셀, 열 세 번째 지연 셀, 열 아홉 번째 지연 셀, 열 일곱 번째 지연 셀의 출력 신호(Vo15, Vo23, Vo13, Vo19, Vo17)를 제1 내지 제5 코어 트랜지스터(C1~C5)의 게이트에 입력한다. 제1 스위치 트랜지스터(S1), 및 제3 스위치 트랜지스터(S3)는 pMOS 트랜지스터로 제공되고, 제2 스위치 트랜지스터(S2), 제4 스위치 트랜지스터(S4), 및 제5 스위치 트랜지스터(S5)는 nMOS 트랜지스터로 제공된다. 제1 내지 제5 스위치 트랜지스터(S1~S5)의 드레인은 제1 내지 제5 코어 트랜지스터(C1~C5)의 게이트에 접속된다. 제1 및 제3 스위치 트랜지스터(S1, S3)의 게이트에는 인에이블 신호(en)가 인가되고, 소스에는 공급 전압이 인가된다. 제2, 제4 및 제5 스위치 트랜지스터(S2, S4, S5)의 게이트에는 인에이블 신호의 반전 신호(enb)가 인가된다. 미설명된 도면부호 'MC'는 지연 셀로 입력되는 제어 코드(SEL[0],[1],..,[6])에 따라 지연 시간이 가변되는 모스캡을 나타낸다. 도 5의 실시 예에 의하면, 게이티드 링오실레이터를 구성하는 지연 셀은 스위치 트랜지스터(S1~S5)의 드레인이 코어 트랜지스터(C1~C5)의 소스에 연결되어 헤드/풋 스위치(head/foot switch)로 활용되는 대신, 스위치 트랜지스터(S1~S5)의 드레인이 코어 트랜지스터(C1~C5)의 게이트에 접속되도록 하여, pMOS 코어 트랜지스터의 소스, nMos 코어 트랜지스터의 소스, pMOS 및 nMos 코어 트랜지스터의 드레인 간의 전하 공유(charge sharing) 현상을 방지할 수 있고, 동시에 큰 면적을 갖는 인에이블 버퍼를 필요로 하지 않는 잇점이 제공된다.이상의 실시 예들은 본 발명의 이해를 돕기 위하여 제시된 것으로, 본 발명의 범위를 제한하지 않으며, 이로부터 다양한 변형 가능한 실시 예들도 본 발명의 범위에 속하는 것임을 이해하여야 한다. 본 발명의 기술적 보호범위는 특허청구범위의 기술적 사상에 의해 정해져야 할 것이며, 본 발명의 기술적 보호범위는 특허청구범위의 문언적 기재 그 자체로 한정되는 것이 아니라 실질적으로는 기술적 가치가 균등한 범주의 발명에 대하여까지 미치는 것임을 이해하여야 한다.
100: 시간 디지털 변환기
110: 인에이블신호 생성부
120: 제1 게이티드 링오실레이터
130: 제2 게이티드 링오실레이터
140: 위상 조절부
150: 더미 지연부
160: 위상 비교부
162: 제1 위상 비교기
164: 제2 위상 비교기
170: 지연 제어부
172: 코드 생성기
174: 리드/래그 생성부
176: 디멀티플렉서
178: 모드 선택기
179: 리셋 생성기
180: 디지털 변환부
182: 스테이트 레지스터
184: 측정 셀
186: 가산기 |
