아날로그/디지털 변환기 및 고체 촬상 장치

아날로그/디지털 변환기 및 고체 촬상 장치{ANALOG-DIGITAL CONVERTER AND SOLID-STATE IMAGE CAPTURE DEVICE}

본 발명은 아날로그/디지털 변환기 및 고체 촬상 장치에 관한 것이다.

종래, 동작 방식이 상이한 복수 종류의 아날로그/디지털 변환기가 알려져 있다. 그러한 동작 방식으로서는, 소위 카운터 램프 방식이나 축차(逐次) 비교 방식이 알려져 있다. 카운터 램프 방식에 있어서는, 전압값이 일정한 기울기로 변화하는 램프 전압과 아날로그 신호를 비교기에서 비교하여, 이 두 전압이 일치하기까지의 카운트 수로부터 아날로그 신호의 디지털값이 얻어진다. 축차 비교 방식에 있어서는, 복수의 용량 소자의 조합에 의하여 생성되는 참조 전압과 아날로그 신호를 비교기에서 비교하면서 참조 전압을 아날로그 신호에 점근(漸近)시켜, 그때의 비교기 출력이 아날로그 신호의 디지털값으로서 얻어진다.

또한, 아날로그 신호를 상위 비트와 하위 비트로 나누어 2단계로 디지털 변환하는 아날로그/디지털 변환기가 알려져 있다(예를 들어, 특허문헌 1 참조).

특허문헌 1과 같이 복수의 동작 방식을 조합하는 경우, 아날로그/디지털 변환기의 고속화를 도모하기 위해서는 축차 비교 방식이 적합하다. 그러나, 축차 비교 방식에서 사용되는 용량 소자의 용량값에는 제조 오차에 의해 편차가 발생하기 쉽다. 이로 인해 바이어스 전압의 전압값이 부정확해지면, 정확한 디지털 데이터가 얻어지지 않는다.

본 발명은 상술한 사정을 감안하여 이루어진 것이며, 복수 단계로 아날로그/디지털 변환 처리를 행하는 아날로그/디지털 변환기에 있어서, 축차 비교 방식을 채용하면서 정확한 디지털 데이터를 얻을 수 있는 아날로그/디지털 변환기 및 고체 촬상 장치를 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위하여, 본 발명은 이하의 수단을 제공한다.

본 발명의 일 형태는, 클록 신호를 소정의 방향으로 카운트하여, 카운트 신호를 출력하는 카운터와, 상기 카운트 신호에 기초하여 램프 파형 신호를 발생시키는 램프 파형 신호 발생부와, 복수의 신호 변환부와, 상기 신호 변환부를 제어하는 제어부를 구비하고, 상기 신호 변환부 각각은, 입력되어 온 신호의 전압을 샘플링하여 유지하는 샘플 홀드 회로와, 2배마다 용량값이 상이한 소정의 수의 용량 소자를 갖고, 이 용량 소자의 접속을 변경함으로써 레벨이 상이한 바이어스 전압을 출력하는 축차 비교 용량 소자군과, 상기 램프 파형 신호의 전압 및 상기 바이어스 전압 중 한쪽이 선택된 선택 전압과, 상기 샘플 홀드 회로에서 유지된 전압 및 소정의 참조 전압 중 한쪽을 가산한 가산 전압을 출력하는 전압 가산부와, 상기 샘플 홀드 회로에서 유지된 전압 및 상기 소정의 참조 전압 중 다른 한쪽인 비가산 대상 전압과 상기 가산 전압을 비교하는 비교부를 구비하며, 상기 제어부가, 상기 바이어스 전압을 상기 선택 전압으로 하여 상기 전압 가산부에서 가산된 상기 가산 전압과 상기 비가산 대상 전압을 상기 용량 소자의 상기 소정의 수의 접속 조합에 있어서 상기 비교부에 의하여 비교한 결과에 기초하여 생성된 제1 디지털 데이터와, 상기 램프 파형 신호의 전압을 상기 선택 전압으로 하여 상기 전압 가산부에서 가산된 상기 가산 전압과 상기 비가산 대상 전압을 상기 비교부에서 비교한 결과에 기초하여 생성된 제2 디지털 데이터에 기초하여, 상기 샘플 홀드 회로에 유지된 전압을 디지털 변환함과 함께, 상기 축차 비교 용량 소자군의 상기 용량 소자의 접속 조합과, 상기 램프 파형 신호 발생부가 발생시키는 신호에 기초하여 상기 축차 비교 용량 소자군의 캘리브레이션용 데이터를 취득하는 것을 특징으로 하는 아날로그/디지털 변환기를 제공한다.

본 형태에 의하면, 샘플 홀드 회로가 유지하는 전압은, 축차 비교 용량 소자군이 생성하는 복수의 바이어스 전압과 비교부에 의하여 비교됨으로써 일부가 축차 비교 방식에 의하여 디지털 변환되고, 또한, 램프 파형 신호 발생부가 발생시키는 램프 파형 신호와 비교부에 의하여 비교됨으로써 다른 부분이 카운터 램프 방식에 의하여 디지털 변환된다. 이들 2개의 디지털 데이터로부터 샘플 홀드 회로에 입력된 신호의 전압 디지털 신호가 얻어진다.

이 경우에, 램프 파형 신호 발생부가 발생시키는 전압값이 기지인 전압과 축차 비교 용량 소자군의 용량 소자가 발생시키는 바이어스 전압을 비교부에 의하여 비교함으로써, 각 용량 소자의 용량값의 편차의 정보를 포함하는 캘리브레이션용 데이터가 얻어진다. 이 캘리브레이션용 데이터를 사용하여 축차 비교 방식에 의하여 변환된 디지털 데이터를 보상함으로써, 정확한 디지털 데이터를 얻을 수 있다.

또한, 본 형태는, 상기 기재된 아날로그/디지털 변환기와, 복수의 화소가 매트릭스형으로 배치된 화소부를 구비하고, 상기 복수의 신호 변환부가, 상기 화소부의 화소열에 대응하여 설치되어 있는 것을 특징으로 하는 고체 촬상 장치를 제공한다.

본 발명에 따르면, 복수 단계로 아날로그/디지털 변환 처리를 행하는 아날로그/디지털 변환기에 있어서, 축차 비교 방식을 채용하면서 정확한 디지털 데이터를 얻을 수 있다는 효과를 발휘한다.

도 1은 본 발명의 일 실시 형태에 따른 아날로그/디지털 변환기 및 이를 구비하는 고체 촬상 장치의 구성을 도시하는 평면도이다.
도 2는 도 1의 신호 변환 회로의 구성을 도시하는 평면도이다.
도 3은 도 2의 DAC 회로의 구성을 도시하는 평면도이다.
도 4는 도 1의 아날로그/디지털 변환기의 동작의 일례를 설명하는 도면이다.
도 5는 도 2의 신호 변환 회로에 의한 상위 비트의 디지털 변환 동작의 일례를 나타내는 도면이다.
도 6은 도 2의 신호 변환 회로에 의한 상위 비트의 디지털 변환 동작의 또 하나의 예를 나타내는 도면이다.
도 7은 도 3의 DAC 회로의 변형예의 구성을 도시하는 평면도이다.
도 8은 도 7의 DAC 회로를 구비하는 변형예에 따른 고체 촬상 장치의 캘리브레이션 동작을 도시하는 흐름도이다.
도 9는 도 8의 흐름도의 용량 소자(26) 교정 루틴을 도시하는 흐름도이다.
도 10은 도 8의 흐름도 용량 소자(25) 교정 루틴을 도시하는 흐름도이다.
도 11은 도 1의 고체 촬상 장치의 변형예의 구성을 도시하는 평면도이다.
도 12는 도 1의 고체 촬상 장치의 동작의 변형예를 나타내는 타이밍 차트이다.

이하에, 본 발명의 일 실시 형태에 따른 아날로그/디지털(AD) 변환기(1) 및 이를 구비하는 고체 촬상 장치(100)에 대하여 도면을 참조하여 설명한다.

본 실시 형태에 따른 고체 촬상 장치(100)는, 도 1에 도시된 바와 같이, 복수의 화소(2)가 행렬 방향으로 배열되어 이루어지는 화소 어레이(화소부)(3)와, 화소(2)로부터 신호 전압을 판독하는 수직 시프트 레지스터(4) 및 수평 시프트 레지스터(5)와, 이 시프트 레지스터(4, 5)에 의하여 판독된 신호 전압을 디지털 변환하는 AD 변환기(1)와, 상기 AD 변환기(1) 주변에 설치된 주변 회로를 구비하고 있다.

이들 구성 중, 화소 어레이(3) 및 2개의 시프트 레지스터(4, 5)는 1개의 반도체 기판(100a)에 형성되고, 다른 구성은 또 하나의 반도체 기판(100b)에 형성되어 있다. 이들 반도체 기판(100a, 100b)은, 그 판압(板壓) 방향으로 적층된다. 이와 같이 함으로써, 1개의 반도체 기판에 모든 회로를 형성했을 경우와 비교하여 반도체 기판(100a, 100b)의 면적을 축소하여, 고체 촬상 장치(1)가 탑재되는 장치의 소형화를 도모할 수 있다.

도면 부호(6)은, 한쪽 반도체 기판(100a) 상의 수평 시프트 레지스터(5)로부터, 다른 한쪽 반도체 기판(100b) 상의 AD 변환기(1)가 구비하는 샘플 홀드 회로(12)(후술됨)에 신호를 전달하는 배선을 나타내고 있다. 배선(6)은, 화소 어레이(3)의 각 열과 대응하여 열의 수와 동일한 수가 설치되어 있어도 된다. 또는 배선(6)은, 복수의 열과 대응하여 설치되어, 복수의 열 화소(2)의 신호가 동일한 배선(6)으로 전달되어도 된다.

고체 촬상 장치(100)는, 이하와 같은 동작에 의하여 화소(2)의 신호 전압을 디지털 신호로서 외부에 출력한다.

우선 수직 시프트 레지스터(4)가, 화소 어레이(3) 중 제1 행의 화소(2)를 선택한다. 수평 시프트 레지스터(5)는, 수직 시프트 레지스터(4)에 의하여 선택된 제1 행의 화소(2)로부터 신호 전압을 수취하여, AD 변환기(1)에 출력한다. AD 변환기(1)에 의하여 신호 전압으로부터 변환된 1행 분량의 화소(2)의 디지털 신호는 메모리 회로(7)에 기억된 후, 패러렐 시리얼 변환 회로(8)에 의하여 패러렐 신호로부터 시리얼 신호로 변환되어, LVDS와 같은 시리얼 디지털 출력 회로(9)로부터 도시하지 않은 외부의 회로에 출력된다. 이것에 의하여, 제1 행의 화소(2)의 신호 전압을 디지털 신호로서 외부에 출력한다.

고체 촬상 장치(100)는, 수직 시프트 레지스터(4)에 의하여 선택하는 화소 어레이(3)의 행을 1줄씩 어긋나게 하면서, 1행 분량씩 화소(2)의 신호 전압을 디지털 신호로서 외부에 출력한다.

도면 중, 도면 부호(10)은 전원 회로, 도면 부호(11)은 각 회로를 구동하기 위한 펄스를 발생시키는 펄스 발생 회로를 나타내고 있다.

이어서, 본 실시 형태에 따른 AD 변환기(1)의 구성 및 작용에 대하여 상세하게 설명한다.

AD 변환기(1)는, 화소(2)로부터의 신호 전압의 상위 비트를 축차 비교 방식에 의하여 디지털 변환하는 구성과, 하위 비트를 카운터 램프 방식을 사용하여 디지털 변환하는 구성을 구비하고 있다. 구체적으로는, AD 변환기(1)는, 화소 어레이(3)의 각 열에 대응하여 설치된 복수의 샘플 홀드 회로(신호 변환부)(12) 및 신호 변환 회로(신호 변환부)(13)와, 이 신호 변환 회로(13)에 램프 전압(램프 파형 신호)을 공급하는 램프 파형 발생 회로(램프 파형 신호 발생부)(14)와, 클록 신호를 카운트하는 카운터 회로(카운터)(15)를 구비하고 있다.

또한, 도 1에는, 샘플 홀드 회로(12) 및 신호 변환 회로(13)가, 화소 어레이(3)의 각 열에 대하여 1개씩 설치된 구성이 도시되어 있지만, 그 대신, 샘플 홀드 회로(12) 및 신호 변환 회로(13)가 화소 어레이(3)의 복수 열에 대하여 1개씩 설치되어 있어도 된다.

도 2는, 각 신호 변환 회로(13)의 구성을 도시하는 평면도이다. 신호 변환 회로(13)는, 도 2에 도시된 바와 같이, DAC 회로(축차 비교 용량 소자군, 전압 가산부)(16)와, 비교기(비교부)(17)와, 제어 회로(제어부)(18)를 구비하고 있다. 각 신호 변환 회로(13)의 입력 단부는 스위치 SWin을 통하여 대응하는 샘플 홀드 회로(12)에 접속되어 있다.

비교기(17)는, DAC 회로(16)로부터의 출력 전압 Vdac가 반전 단자에 입력되고, 참조 전압 V ₀ 이 비반전 단자에 입력된다. 참조 전압 V ₀ 은, 예를 들어 0V이다. 비교기(17)는, 이들 2개의 전압 Vdac, V ₀ 의 크기를 비교한다. 비교 결과, 비교기(17)의 출력은, 전압 Vdac가 참조 전압 V ₀ 보다도 작은 경우에는 「high」로 되고, 전압 Vdac가 참조 전압 V ₀ 보다도 큰 경우에는 「low」로 된다. 비교기(17)로부터 출력된 신호 레벨은 래치 회로(19)에 의하여 래치된다. 래치 회로(19)는, 래치한 신호 레벨을 제어 회로(18) 및 각 신호 변환 회로(13)의 후단부에 설치된 메모리 회로(7)에 출력한다.

카운터 회로(15)는, 제어 회로(18)로부터의 지시에 기초하여, 도시하지 않은 클록 회로가 발생시킨 클록 신호의 카운트 동작을 개시한다.

램프 파형 발생 회로(14)는, 카운터 회로(15)의 카운트 동작의 개시에 동기하여, 시간축 방향으로 일정한 기울기로 전압값이 작아지는 램프 전압 Vramp를 발생시켜 DAC 회로(16)에 출력한다.

도 3은, DAC 회로(16)의 구성을 도시하는 평면도이다. 도 3에는, 5비트의 디지털 데이터를 생성하는 구성이 예시되어 있다. 이 구성에 있어서, DAC 회로(16)는, 7개의 용량 소자(20 내지 26)와, 각 용량 소자(20 내지 26)에 대응하여 설치된 스위치 SW0 내지 SW6을 구비하고 있다. 용량 소자(20 내지 26)의 용량값은 각각, 가장 작은 용량 소자(20, 21)의 용량값을 C라고 하였을 때, C, C, 2C, 4C, 8C, 16C 및 32C(C는 양의 상수)이다.

용량 소자(20 내지 26)의 상측 전극은, 스위치 SWin 및 비교기(17)의 반전 입력 단자에 병렬로 접속되어 있다. 가장 작은 용량값 C를 갖는 한쪽 용량 소자(20)의 하측 전극은, 스위치 SW0의 전환에 의하여, 램프 파형 발생 회로(14)로부터 램프 전압 Vramp가 입력되는 램프 입력 단자 또는 접지 전압 GND에 접속된다. 다른 용량 소자(21 내지 27)의 하측 전극은, 스위치 SW1 내지 SW6의 전환에 의하여, 기준 전압 Vref 또는 접지 전압 GND에 접속된다. 스위치 SW0 내지 SW6의 전환은, 제어 회로(18)에 의하여 제어된다.

이어서, 이와 같이 구성된 AD 변환기(1)의 작용에 대하여, 도 4에 나타나는 예를 사용하여 설명한다.

수평 시프트 레지스터(5)가 판독한 1행 분량의 화소(2)의 신호 전압 Vin은, 대응하는 열의 샘플 홀드 회로(12)에 입력되어 상기 샘플 홀드 회로(12)에 유지된다. 이어서, 스위치 SWin이 폐쇄됨으로써, 각 샘플 홀드 회로(12)는 후단부의 대응하는 열의 신호 변환 회로(13)에 신호 전압 Vin을 출력한다. 이때, 제어 회로(18)에 의하여 스위치 SW0 내지 SW6은 접지 전압 GND측으로 전환할 수 있다. 이것에 의하여, DAC 회로(16)의 출력 전압 Vdac는 신호 전압 Vin과 동등해진다. 이 후, 스위치 SWin이 개방됨으로써, DAC 회로(16)의 출력 전압 Vdac는 Vin으로 유지된다.

이어서, 제어 회로(18)는, 래치 회로(19)로부터 수취한 신호에 기초하여 SW1 내지 SW6을 전환하고, 비교기(17)에 의하여 전압 Vdac와 참조 전압 V ₀ 을 비교함으로써, 신호 전압 Vin의 상위 5비트 분량을 디지털 변환한다.

구체적으로는, 우선 가장 큰 용량값 32C를 갖는 용량 소자(26)의 스위치 SW6을 기준 전압 Vref측으로 전환한다. 이것에 의하여, DAC 회로(16)의 출력 전압 Vdac는 Vin-Vref/2로 된다. 비교기(17)는, 출력 전압 Vdac와 참조 전압 V ₀ 을 비교한다. 도 4에 있어서는, Vdac>V ₀ , 즉, Vin<Vref/2+V ₀ 이므로, 비교기(17)의 출력 신호는 「low」로 되고, 최상위 비트의 디지털값으로서 「0」이 얻어진다. 래치 회로(19)는 이 신호 레벨을 래치하여, 제어 회로(18)와 메모리 회로(7)에 출력한다.

이어서, 제어 회로(18)는, 래치 회로(19)로부터의 「low」의 입력을 받아, 스위치 SW6을 기준 전압 Vref측에 접속한 채로 하고, 스위치 SW5를 기준 전압 Vref측으로 전환한다. 이것에 의하여, DAC 회로(16)의 출력 전압 Vdac는 Vin-(Vref/2+Vref/4)로 된다. 비교기(17)는, 출력 전압 Vdac와 참조 전압 V ₀ 을 비교한다. 도 4에 있어서는, Vdac<V ₀ , 즉, Vin<Vref/2+Vref/4+V ₀ 이므로, 비교기의 출력 신호는 「high」로 되고, 상위 2비트째의 디지털값으로서 「1」이 얻어진다. 래치 회로(19)는 신호 레벨을 래치하여, 제어 회로(18)와 메모리 회로(7)에 출력한다.

이어서, 제어 회로(18)는, 래치 회로(19)로부터의 「high」의 입력을 받아, 스위치 SW5를 접지 전압 GND측으로 전환하고, 스위치 SW4를 기준 전압 Vref측으로 전환한다. 이것에 의하여, DAC 회로(16)의 출력 전압 Vdac는 Vin-(Vref/2+Vref/8)로 된다. 비교기(17)는, 출력 전압 Vdac와 참조 전압 V ₀ 을 비교한다. 도 4에 있어서는, Vdac>V ₀ , 즉, Vin<Vref/4+Vref/8+V ₀ 이므로, 비교기(17)의 출력 신호는 「low」로 되고, 상위 3비트째의 디지털값으로서 「0」이 얻어진다.

이와 같이, 제어 회로(18)는, 직전의 비교기(17)에 의한 비교 결과에 따라 기준 전압 Vref측으로 전환하는 스위치 SW1 내지 6의 조합을 변경함으로써, 용량 소자에 의하여 생성되는 바이어스 전압을, Vref/2, Vref/2+Vref/4, Vref/2+Vref/8, …과 같이 신호 전압 Vin에 점근하도록 변화시킨다. 그리고, 신호 전압 Vin과 각 바이어스 전압의 비교 결과인 「0」 또는 「1」을 그 비트의 디지털값으로 함으로써 상위 5비트째까지의 디지털값을 얻는다.

여기서, 제어 회로(18)는, 도 5 및 도 6에 나타난 바와 같이, 비교기(17)의 출력이 「0」이었을 때의 DAC 회로(16)의 디지털 코드(도면 중, 흑색 볼드 라인 참조)를 기억하고, 상위 5비트 분의 비교기(17)에 의한 비교가 종료된 후, 마지막에 기억한 디지털 코드에 대응하는 출력 전압 Vdac를 한 번 더 생성시킨다. 이것에 의하여, 축차 비교 방식에 의한 디지털 변환 동작은, 출력 전압 Vdac가 참조 전압 V ₀ 보다도 큰 상태에서 종료되게 된다. 또한, 도 5 및 도 6에는, 4비트를 디지털 변환하는 경우가 예시되어 있다.

이어서, 제어 회로(18)는, 신호 전압 Vin의 하위 비트를 카운터 램프 방식에 의하여 디지털 변환한다. 구체적으로는, 제어 회로(18)는, 가장 작은 용량값 C를 갖는 용량 소자(20)의 스위치 SW0을 램프 입력 단자측으로 전환한다. 이와 함께, 제어 회로(18)는, 카운터 회로(15)에 클록 신호의 카운트 개시를 지시한다. 램프 파형 발생 회로(14)는, 카운터 회로(15)의 카운트 동작 개시를 받아, 초기값을 기준 전압 Vref으로 하고, 일정한 기울기로 작아지는 램프 전압 Vramp를 출력한다. 비교기(17)는, 반전 입력 단자에 입력되는 전압 Vdac를 참조 전압 V ₀ 과 비교하여, Vdac>Vref인 동안에는 「low」를 출력한다.

카운터 회로(15)는, 래치 회로(19)로부터 「low」가 입력되고 있는 동안, 클록 신호의 수를 계속하여 카운트하고, 래치 회로(19)로부터의 입력이 「high」로 변화했을 때 카운트를 정지한다. 카운터 회로(15)가 카운트한 클록 신호의 카운트 수를, 신호 전압 Vin의 하위 비트의 디지털 데이터로서 얻을 수 있다. 카운터 회로(15)는, 카운트 수를 메모리 회로(7)에 출력한다.

이상의 2단계로 생성된 상위 비트의 디지털 데이터와 하위 비트의 디지털 데이터를 결합함으로써, 신호 전압 Vin의 디지털 신호가 얻어진다.

이와 같이, 본 실시 형태에 따르면, 고속 동작에 적합한 축차 변환 방식을 채용하면서, 하위의 디지털 변환에 회로 구성이 간소한 카운터 램프 방식을 채용함으로써, 전체에 차지하는 면적 및 소비 전력의 비율이 비교적 큰 용량 소자(20 내지 26)의 수를 삭감하여, 회로의 소형화 및 저소비 전력화를 도모할 수 있다.

또한, 축차 비교 방식에 의한 상위 비트의 디지털 변환에 있어서 DAC 회로(16)가 출력하는 마지막 전압 Vdac가 참조 전압 V ₀ 보다 커지도록 함으로써, 이후 행해지는 카운터 램프 방식에 의한 디지털 변환에 있어서 경시적으로 감소하는 램프 전압 Vramp는 참조 전압 V ₀ 과 확실하게 교차하게 된다. 이것에 의하여, 하위 비트의 디지털 변환 동작을 확실하게 실행할 수 있다.

이어서, 본 실시 형태에 따른 AD 변환기(1)의 캘리브레이션 동작에 대하여 설명한다. 캘리브레이션 동작은, AD 변환기(1)가 신호 전압 Vin의 디지털 변환을 실행할 때마다 실행되어도 되고, 고체 촬상 장치(100)의 전원이 투입되었을 때나 온도 등의 환경이 변화했을 때 등의 타이밍에 실행되어도 된다.

우선, 램프 파형 발생 회로(14)로부터 전압값이 기지인 교정 전압 Vcal이, 램프 입력 단자측으로 전환된 스위치 SW0을 통하여 용량 소자(20)의 하측 극판에 인가된다. 이때, 다른 용량 소자(21 내지 26)의 하측 극판은, 스위치 SW1 내지 6에 의하여 접지 전압 GND에 접속된다. 이것에 의하여, 비교기(17)의 반전 입력 단자에는 전압 Vdac=-Vcal이 입력된다. 교정 전압 Vcal은, 전술한 축차 비교 방식에 의한 신호 전압 Vin의 상위 비트의 디지털 변환과 마찬가지로 하여 디지털 변환된다. 마찬가지로, 전압값이 상이한 복수의 교정 전압 Vcal이 디지털 변환된다.

디지털 변환하여 얻어진 교정 전압 Vcal의 디지털 신호는 용량 소자(20 내지 26)의 캘리브레이션용 데이터로서 사용된다. 즉, 용량 소자(20 내지 26)의 용량값에 제조 오차에 의한 변동이 존재하는 경우, 교정 전압 Vcal을 실제로 디지털 변환하여 얻어진 디지털 신호는, 교정 전압 Vcal로부터 이론적으로 산출되는 디지털 신호와 상이하다. 따라서 이들 2개의 디지털 신호를 대응시킨 테이블을, 예를 들어 고체 촬상 장치(100)의 외부에 설치된 도시하지 않은 기억 장치에 기억시켜 둔다. 이것에 의하여, AD 변환기(1)에 의하여 얻어진 상위 비트의 디지털 신호를 테이블에 기초하여 올바른 디지털 신호로 보상할 수 있다

이와 같이 본 실시 형태에 의하면, 신호 전압 Vin의 하위 비트의 디지털 변환에 사용되는 램프 파형 발생 회로(14)를, 교정 전압 Vcal의 생성에도 사용함으로써, 종래 별도 구비되어 있었던 교정 전압을 생성하기 위한 구성이 불필요해진다. 이것에 의하여, 더 이상의 소형화를 도모할 수 있다.

또한, 본 실시 형태에 있어서는, 하위 비트의 디지털 변환에 있어서, 전압값이 경시적으로 작아지는 램프 전압 Vramp를 사용하는 것으로 했지만, 그 대신, 전압값이 경시적으로 커지는 램프 전압을 사용하는 것으로 해도 된다. 이 경우에는, 상위 비트의 디지털 변환에 있어서, DAC 회로(16)가 마지막에 출력하는 전압 Vdac가 참조 전압 V ₀ 보다도 작아지도록 하면 된다. 즉, 제어 회로(18)는, 비교기(17)의 출력이 「high」였을 때의 DAC 회로(16)의 디지털 코드를 기억하고, 상위 5비트 분의 비교기(17)에 의한 비교가 종료된 후, 마지막에 기억한 디지털 코드에 대응하는 전압 Vdac를 한번 더 생성시키면 된다.

또한, 도 7에 도시한 바와 같은 회로 형태에 의하여, 캘리브레이션을 행해도 된다. 이 실시 형태에서는, 도 8의 흐름도에 도시한 바와 같이, 캘리브레이션 동작이 개시되면, 스위치 SWinput를 「2」측, 스위치 SWcal을 「2」측으로 전환하고(스텝 S1), 가장 큰 용량값 32C를 갖는 용량 소자(26)부터 순서대로 교정을 행한다(스텝 S2 내지 S7).

도 9는, 도 8의 용량 소자(26) 교정 루틴 S2를 도시하고 있다. 도 9에 도시한 바와 같이, 우선 스위치 SW6을 접지 전압 GND에 접속하고, 스위치 SW0 내지 SW5를 기준 전압 Vref에 접속한다(스텝 S21). 이때의 비교기(17)의 반전 단자에 입력되는 전압 V261을, 램프 파형 발생 회로(14)로부터 전압값이 기지인 교정 전압 Vcal을 스위치 SWcal로부터 입력함으로써 구한다(스텝 S22).

이어서, 스위치 SW6을 기준 전압 Vref에 접속하고, 스위치 SW0 내지 SW5를 접지 전압 GND에 접속한다(스텝 S23). 이때의 비교기(17)의 반전 단자에 입력되는 전압 V262를, 램프 파형 발생 회로(14)로부터 전압값이 기지인 교정 전압 Vcal을 스위치 SWcal로부터 입력함으로써 구한다(스텝 S24).

이어서, 스텝 S22, S24에 있어서 취득된 전압 V261, V262로부터 용량 소자(26)의 교정 데이터를 연산한다(스텝 S25). 구체적으로는, 용량 소자(20 내지 26)의 용량값의 합을 Ctot라고 하고, 용량 소자(26)의 용량값을 Ctot/2+ΔC26, 용량 소자(20 내지 25)의 용량값의 합을 Ctot/2-ΔC26이라고 하면, 전압 V261, V262는 이하의 식에 의하여 각각 표현된다.

V261=VrefX(Ctot/2-ΔC26)/Ctot

V262=VrefX(Ctot/2+ΔC26)/Ctot

이것에 의하여, 전압 V261과 전압 V262의 차는 이하로 된다.

V262-V261=VrefX(2XΔC26/Ctot)

따라서, 용량 소자(26)의 제조 오차에 의한 변환 오차는, (V262-V261)/2로 구해지며, 이를 용량 소자(26)에 의한 변환 시의 교정 데이터로서 사용한다.

계속해서, 도 8의 용량 소자(25) 교정 루틴 S3에 의하여 용량 소자(25)의 교정을 행한다. 도 10에 도시한 바와 같이, 우선, 스위치 SW6 및 스위치 SW5를 접지 전압 GND에 접속하고, 스위치 SW0 내지 4를 기준 전압 Vref에 접속한다(스텝 S31). 이때의 비교기(17)의 반전 단자에 입력되는 전압 V251을, 램프 파형 발생 회로(14)로부터 전압값이 기지인 교정 전압 Vcal을 스위치 SWcal로부터 입력함으로써 구한다(스텝 S32).

이어서, 스위치 SW5를 기준 전압 Vref에 접속하고, 스위치 SW0 내지 4를 접지 전압 GND에 접속한다(스텝 S33). 이때의 비교기(17)의 반전 단자에 입력되는 전압 V252를, 램프 파형 발생 회로(14)로부터 전압값이 기지인 교정 전압 Vcal을 스위치 SWcal로부터 입력함으로써 구한다(스텝 S34).

이어서, 스텝 S32, S34에 있어서 취득된 전압 V251, V252로부터 용량 소자(25)의 교정 데이터를 연산한다(스텝 S35). 구체적으로는, 용량 소자(25)의 용량값을 Ctot/4-ΔC26/2+ΔC25, 용량 소자(20 내지 24)의 용량값의 합을 Ctot/4-ΔC26/2-ΔC25라고 하면, 전압 V251, V252는 이하의 식에 의하여 각각 표현된다.

V251=VrefX(3XCtot/4-ΔC26/2-ΔC25)/Ctot

V252=VrefX(3XCtot/4-ΔC26/2+ΔC25)/Ctot

이것에 의하여, 전압 V251과 전압 V252의 차는 이하로 된다.

V252-V251=VrefX(2XΔC25/Ctot)

따라서, 용량 소자(25)의 제조 오차에 의한 변환 오차는, (V252-V251)/2로 구해지며, 이를 용량 소자(25)에 의한 변환 시의 교정 데이터로서 사용한다.

마찬가지로 하여 용량 소자(24 내지 21)에 대해서도 용량 소자(25, 26)와 마찬가지의 용량 소자로 처리를 행하여 교정 데이터를 얻은 후, 스위치 SWinput를 「1」측, 스위치 SWcal을 「1」측으로 전환하고, 캘리브레이션을 종료한다(스텝 S8).

또한, 본 실시 형태에 있어서는, 고체 촬상 장치(100)를 구성하는 회로가, 2개의 반도체 기판(100a, 100b)으로 나뉘어 형성되어 있는 것으로 했지만, 그 대신, 도 11에 도시된 바와 같이, 1개의 반도체 기판(100c)에 형성되어 있는 것으로 해도 된다.

도 11에 도시되는 예에서는, 수평 시프트 레지스터(5)가 생략되고, 각 열의 화소(2)로부터의 신호 전압 Vin이 직접 샘플 홀드 회로(12)에 입력되도록 되어 있다.

또한, 본 실시 형태에 있어서는, 화소(2)의 신호 전압 Vin을 디지털 변환하는 동작에 대해서만 설명했지만, 신호 전압 Vin의 디지털 변환에 앞서 화소(2)의 노이즈 전압을 디지털 변환하는 것으로 해도 된다.

화소(2)가 갖는 신호 전압 Vin을 제로로 리셋할 때 이 리셋 동작에 따라 노이즈 전압이 발생하고, 상기 노이즈 전압이 리셋된 후의 화소(2)에 보존된다. 따라서, 이어서 화소(2)가 수광하여 생성된 신호 전압 Vin은 노이즈 전압에 중첩되고, 이들의 합이 수평 시프트 레지스터(5)에 의하여 판독되게 된다. 따라서 화소(2)를 리셋한 후 노이즈 전압을 판독하고, 그 후 화소(2)가 수광하여 생성된 신호 전압 Vin을 노이즈 전압과 함께 판독하여, 이 차분으로부터 신호 전압 Vin을 산출할 수 있다.

여기서, 고체 촬상 장치(100)는, 도 12에 도시된 바와 같이 동작하는 것으로 해도 된다. 즉, 화소 어레이(3)에 배열된 m열의 화소(2) 중, 1 내지 2/m열째의 화소(2)에 대하여, 수평 시프트 레지스터(5)로부터 샘플 홀드 회로(12)에의 전압의 출력 동작, 디지털 변환 동작 및 디지털 신호의 출력 동작을 행한다. 그리고, 나머지 m/2+1 내지 m열째의 화소(2)에 대해서는, 1 내지 2/m열째의 화소(2)보다도 1스텝씩 지연되어 동작을 행한다.

도면 중, R은 화소(2)의 전압을 제로로 리셋하는 기간, N은 리셋 후의 화소(2)의 노이즈 전압을 수평 시프트 레지스터(5)에 판독하는 기간, T는 화소(2)가 구비하는 포토 다이오드가 축적한 신호 전하를 신호 전압 Vin으로 변환하는 기간, S는 화소(2)의 신호 전압 Vin과 노이즈 전압을 수평 시프트 레지스터(5)에 판독하는 기간을 나타내고 있다.

이와 같이 화소(2)를 열에 따라 절반으로 나누어 시간차를 두고 처리함으로써, 중단 없이 처리를 행할 수 있다.

1: 아날로그/디지털 변환기
2: 화소
3: 화소 어레이(화소부)
4: 수직 시프트 레지스터
5: 수평 시프트 레지스터
6: 배선
7: 메모리 회로
8: 패러렐 시리얼 변환 회로
9: 시리얼 디지털 출력 회로
10: 전원 회로
11: 펄스 발생 회로
12: 샘플 홀드 회로(신호 변환부)
13: 신호 변환 회로(신호 변환부)
14: 램프 파형 발생 회로(램프 파형 신호 발생부)
15: 카운터 회로(카운터)
16: DAC 회로(축차 비교 용량 소자군, 전압 가산부)
17: 비교기(비교부)
18: 제어 회로(제어부)
19: 래치 회로
20 내지 26: 용량 소자
100: 고체 촬상 장치
100a, 100b, 100c: 반도체 기판
SWin, SW0 내지 SW6: 스위치
Vin: 신호 전압
Vref: 기준 전압
V ₀ : 참조 전압
Vramp: 램프 전압(램프 파형 신호)