固体撮像素子

本発明は固体撮像素子に関し、たとえばCMOS(Complementary Metal-Oxide Semiconductor)イメージセンサに好適に利用できるものである。

従来の固体撮像素子としては、2組の信号処理回路を設け、一方の信号処理回路のコンデンサをリセットして入力電圧を取り込むとともに、他方の信号処理回路のコンデンサの電圧を増幅して出力するものがある(たとえば特許文献1参照)。

また、従来の他の固体撮像装置としては、2組のデジタル化回路を設け、一方のデジタル化回路にサンプル/ホールド動作を行なわせるとともに、他方のデジタル化回路にアナログ/デジタル変換(A/D変換)を行なわせるものがある(たとえば特許文献2参照)。

特開2003−143490号公報

特開2007−243930号公報

しかし、従来の固体撮像装置では、A/D変換動作が遅いという問題があった。 その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、第1のサンプル/ホールド回路で暗信号をサンプル/ホールドし、第2〜第Mのサンプル/ホールド回路で明信号を順次サンプル/ホールドする。

前記一実施の形態によれば、A/D変換動作を迅速に行なうことができる。

本願の実施の形態1によるCMOSイメージセンサの構成を示すブロック図である。

図1に示したA/Dコンバータの構成を示す回路ブロック図である。

図1に示した画素回路と図2に示したA/Dコンバータの要部を示す回路図である。

図3に示したサンプル/ホールド部の構成を示す回路図である。

図1〜図4に示したCMOSイメージセンサの動作を示すタイムチャートである。

実施の形態1の比較例の要部を示す回路図である。

図6で説明したCMOSイメージセンサの動作を示すタイムチャートである。

本願の実施の形態2によるCMOSイメージセンサに含まれるサンプル/ホールド部の構成を示す回路図である。

本願の実施の形態3によるCMOSイメージセンサに含まれるサンプル/ホールド部の構成を示す回路図である。

[実施の形態1] 図1は、本願の実施の形態1によるCMOSイメージセンサ(固体撮像素子)1の構成を示すブロック図である。図1において、このCMOSイメージセンサ1は、半導体基板1aの表面に形成された画素アレイ2、制御回路3、行走査回路4、デジタル化回路5,6、列走査回路7、デジタル信号処理回路8、および出力端子群TOを備える。

画素アレイ2は、複数行複数列に配列された複数の画素回路Pと、それぞれ複数行に対応して設けられた複数の制御信号線群CLと、それぞれ複数列に対応して設けられた複数の信号線SLとを含む。画素回路Pは、行走査回路4から対応の制御信号線群CLを介して与えられる制御信号群によって制御され、基準電圧を持つ暗信号(リセット信号)と、入射光強度に応じたレベルの電圧を持つ明信号(輝度信号)とを対応の信号線SLに出力する。

なお、カラー画像を撮影する場合は、各画素回路Pは赤色、緑色、または青色に感応するように形成され、複数の画素回路Pはベイヤ(Bayer)パターンに配置される。このベイヤパターンでは、緑色用の画素回路Pと赤色用の画素回路Pが交互に並ぶ行と、緑色用の画素回路Pと青色用の画素回路Pが交互に並ぶ行とが交互に配列される。

制御回路3は、外部制御信号に従って、CMOSイメージセンサ1全体を制御する。行走査回路4は、複数の制御信号線群CLの一方端に接続され、複数行を1行ずつ順次選択し、選択した行の各画素回路Pに制御信号群を与え、各画素回路Pから暗信号と明信号を出力させる。行走査回路4は、クロック信号に同期して動作し、各行を1サイクル期間だけ選択する。各画素回路Pは、1サイクル期間内に暗信号と明信号を出力する。

デジタル化回路5は、画素アレイ2の一方側(図1では下側)に設けられ、複数列のうちの奇数番の列に対応して設けられた複数のA/Dコンバータ10を含む。各A/Dコンバータ10は、行走査回路4によって選択された対応の列の画素回路Pから対応の列の信号線SLを介して与えられる暗信号と明信号の各々をデジタル信号に変換する。

デジタル化回路6は、画素アレイ2の他方側(図1では上側)に設けられ、複数列のうちの偶数番の列に対応して設けられた複数のA/Dコンバータ10を含む。各A/Dコンバータ10は、行走査回路4によって選択された対応の列の画素回路Pから対応の列の信号線SLを介して与えられる暗信号と明信号の各々をデジタル信号に変換する。

列走査回路7は、行走査回路4によって選択された行に属する複数の画素回路Pから出力された暗信号および明信号のA/D変換が完了したことに応じて、複数列を1列ずつ順次選択する。選択された列のA/Dコンバータ10は、暗信号を示すデジタル信号および明信号を示すデジタル信号をデータバスを介してデジタル信号処理回路8に送る。

デジタル信号処理回路8は、1画面分の暗信号を示すデジタル信号および明信号を示すデジタル信号を一旦記憶し、所定の処理を施して1画面分の画像信号を生成し、その画像信号を出力端子群TOを介して外部に出力する。

図2は、A/Dコンバータ10の構成を示す回路ブロック図である。図2において、各A/Dコンバータ10は、カラムアンプ11、サンプル/ホールド部12、比較器13、およびラッチ回路14を含む。また、全A/Dコンバータ10に共通に、バイアス発生回路15、ランプ波発生回路16、およびカウンタ17が設けられている。

バイアス発生回路15は、一定のバイアス電圧を生成してカラムアンプ11、サンプル/ホールド部12、および比較器13に与える。ランプ波発生回路16は、一定の傾きで電圧が下降するランプ波信号VRを生成して比較器13に与える。カウンタ17は、Kビット(ただし、Kは2以上の整数である)のカウント信号D1〜DKを生成してラッチ回路14に与える。ランプ波信号VRの電圧が下降する時間に比例して、カウント信号D1〜DKのカウント値が増大する。

カラムアンプ11は、行走査回路4によって選択された対応の列の画素回路Pから信号線SLを介して供給される暗信号および明信号の各々を設定された増幅率で増幅する。カラムアンプ11の増幅率は変更可能になっている。

サンプル/ホールド部12は、カラムアンプ11の出力信号をサンプリングおよびホールドする。サンプル/ホールド部12は、第1〜第3のサンプル/ホールド回路を含む。第1のサンプル/ホールド回路は、各サイクル期間において、カラムアンプ11で増幅された暗信号をサンプリングおよびホールドする。

第2のサンプル/ホールド回路は、奇数番のサイクル期間においてカラムアンプ11で増幅された明信号をサンプリングし、サンプリングした明信号をホールドする。第3のサンプル/ホールド回路は、偶数番のサイクル期間においてカラムアンプ11で増幅された明信号をサンプリングし、サンプリングした明信号をホールドする。

換言すると、第2および第3のサンプル/ホールド回路は、1サイクル期間ずつ交互に選択され、選択されたサイクル期間においてカラムアンプ11で増幅された明信号をサンプル/ホールドする。

比較器13は、各サイクル期間において、サンプル/ホールド部12の出力信号の電圧とランプ波信号VRの電圧との高低を比較し、比較結果を示す信号を出力する。ランプ波信号VRの電圧がサンプル/ホールド部12の出力信号の電圧よりも低下すると、比較器13の出力信号は「H」レベルから「L」レベルに立ち下げられる。サンプル/ホールド部12の出力信号の電圧とランプ波信号VRの電圧との比較は、暗信号と明信号の各々について行なわれる。

ラッチ回路14は、比較器13の出力信号が「H」レベルから「L」レベルに立ち下げられたことに応じて、カウンタ17で生成されたカウント信号D1〜DKをラッチし、ラッチしたカウント信号D1〜DKをA/D変換結果として出力する。これにより、各サイクル期間において、暗信号の電圧を示すデジタル信号D1〜DKと明信号の電圧を示すデジタル信号D1〜DKとが生成される。暗信号の電圧と明信号の電圧との差の電圧は、画素回路Pに入射光強度に応じて変化する。

図3は、画素回路PとA/Dコンバータ10の要部とを示す回路図である。図3において、画素回路Pは、NチャネルMOSトランジスタ20,22,23,25、定電流源21、およびフォトダイオード24を含む。トランジスタ20および定電流源21は、電源電圧VDDのラインと接地電圧VSSのラインとの間に直列接続される。トランジスタ22は、トランジスタ20のドレインおよびゲート間に接続され、そのゲートはリセット信号RE1を受ける。

トランジスタ23のドレインはトランジスタ20のゲートに接続され、トランジスタ23のゲートは読出信号TXを受ける。フォトダイオード24のアノードは接地電圧VSSのラインに接続され、そのカソードはトランジスタ23のソースに接続される。トランジスタ25のドレインはトランジスタ20のソース(ノードN20)に接続され、トランジスタ25のソースは対応の信号線SLを介してカラムアンプ11に接続され、そのゲートは行選択信号SELを受ける。

信号SEL,RE1,TXは行走査回路4によって生成される。選択信号SELが選択レベルの「H」レベルにされると、トランジスタ25が導通し、画素回路PのノードN20と信号線SLが接続される。リセット信号RE1が活性化レベルの「H」レベルにされると、トランジスタ22が導通し、トランジスタ20のゲートが電源電圧VDDにリセットされてノードN20に暗信号が出力される。読出信号TXが活性化レベルの「H」レベルにされると、トランジスタ23が導通し、フォトダイオード24への入射光強度に応じたレベルの電流がトランジスタ20のゲートから流出し、トランジスタ20のゲート電圧が下降してトランジスタ20に流れる電流が減少し、ノードN20の電圧が低下する。このときノードN20に現れる信号が明信号である。

カラムアンプ11は、演算増幅器30、可変容量コンデンサ31,32、およびスイッチ33を含む。可変容量コンデンサ31は、対応の信号線SLと演算増幅器30の非反転入力端子(+端子)との間に接続される。可変容量コンデンサ32は、演算増幅器32の非反転入力端子と出力端子との間に接続される。スイッチ33は、可変容量コンデンサ32に並列接続され、リセット信号RE2が活性化レベルの「H」レベルにされた場合に導通する。演算増幅器30の反転入力端子(−端子)は、接地電圧VSSを受ける。

リセット信号RE2が活性化レベルの「H」レベルにされると、スイッチ33が導通し、演算増幅器30の非反転入力端子および出力端子が接地電圧VSSに略等しいコモンモード電圧にリセットされる。スイッチ33が非導通である場合は、カラムアンプ11が活性化される。カラムアンプ11の増幅率は、可変容量コンデンサ32の容量値と可変容量コンデンサ31の容量値との比によって決まり、変更可能になっている。カラムアンプ11は、設定された増幅率で画素回路Pからの暗信号および明信号の各々を増幅する。

サンプル/ホールド部12は、スイッチS1a〜S3a,S1b〜S3b、コンデンサC1〜C3、および演算増幅器34を含む。サンプル/ホールド部12の入力端子12aは、カラムアンプ11の出力信号を受ける。スイッチS1a,S1bは、入力端子12aと演算増幅器34の反転入力端子(−端子)すなわちノードN31との間に直列接続される。コンデンサC1は、スイッチS1a,S1b間のノードと接地電圧VSSのラインとの間に接続される。スイッチS1a,S1bおよびコンデンサC1は、第1のサンプル/ホールド回路を構成する。

各サイクル期間において暗信号をサンプリングする場合は、スイッチS1aが導通状態にされるとともにスイッチS1bが非導通状態にされ、コンデンサC1が入力端子12aの電圧に充電される。各サイクル期間において暗信号をホールドする場合は、スイッチS1aが非導通状態にされるとともにスイッチS1bが導通状態にされ、コンデンサC1の端子間電圧がノードN31に出力される。スイッチS1a,S1bが同時に導通することはない。

スイッチS2a,S2bは、入力端子12aとノードN31との間に直列接続される。コンデンサC2は、スイッチS2a,S2b間のノードと接地電圧VSSのラインとの間に接続される。スイッチS2a,S2bおよびコンデンサC2は、第2のサンプル/ホールド回路を構成する。

奇数番のサイクル期間において明信号をサンプリングする場合は、スイッチS2aが導通状態にされるとともにスイッチS2bが非導通状態にされ、コンデンサC2が入力端子12aの電圧に充電される。その明信号をホールドする場合は、スイッチS2aが非導通状態にされるとともにスイッチS2bが導通状態にされ、コンデンサC2の端子間電圧がノードN31に出力される。スイッチS2a,S2bが同時に導通することはない。

スイッチS3a,S3bは、入力端子12aとノードN31との間に直列接続される。コンデンサC3は、スイッチS3a,S3b間のノードと接地電圧VSSのラインとの間に接続される。スイッチS3a,S3bおよびコンデンサC3は、第3のサンプル/ホールド回路を構成する。

偶数番のサイクル期間において明信号をサンプリングする場合は、スイッチS3aが導通状態にされるとともにスイッチS3bが非導通状態にされ、コンデンサC3が入力端子13aの電圧に充電される。その明信号をホールドする場合は、スイッチS3aが非導通状態にされるとともにスイッチS3bが導通状態にされ、コンデンサC2の端子間電圧がノードN31に出力される。スイッチS3a,S3bが同時に導通することはない。スイッチS1a〜S3aのうちの2つのスイッチが同時に導通することはない。また、スイッチS1b〜S3bのうちの2つのスイッチが同時に導通することはない。

演算増幅器34の出力端子と非反転入力端子(+端子)とは互いに接続される。演算増幅器34は、ノードN31の電圧と同じレベルの電圧をサンプル/ホールド部12の出力電圧として出力する。

比較器13は、サンプル/ホールド部12の出力電圧とランプ波信号VRの電圧とを比較し、比較結果を示す信号φ13を出力する。サンプル/ホールド部12の出力電圧がランプ波信号VRの電圧よりも低い場合は、信号φ13は「H」レベルにされる。サンプル/ホールド部12の出力電圧がランプ波信号VRの電圧よりも高い場合は、信号φ13は「L」レベルにされる。

図4は、サンプル/ホールド部12の構成を示す回路図である。図4に示すように、スイッチS1a〜S3a,S1b〜S3bの各々は、並列接続されたPチャネルMOSトランジスタおよびNチャネルMOSトランジスタからなるトランスファーゲートで構成されている。スイッチS1a〜S3a,S1b〜S3bに含まれるPチャネルMOSトランジスタのゲートは、それぞれ制御信号/φS1〜/φS3,/φH1〜/φH3を受ける。スイッチS1a〜S3a,S1b〜S3bに含まれるNチャネルMOSトランジスタのゲートは、それぞれ制御信号φS1〜φS3,φH1〜φH3を受ける。制御信号/φS1〜/φS3,/φH1〜/φH3は、それぞれ制御信号φS1〜φS3,φH1〜φH3の反転信号である。

制御信号φS1〜φS3,φH1〜φH3が「H」レベルにされると、それぞれスイッチS1a〜S3a,S1b〜S3bが導通する。制御信号φS1〜φS3,φH1〜φH3が「L」レベルにされると、それぞれスイッチS1a〜S3a,S1b〜S3bが非導通状態になる。

コンデンサC1〜C3の各々は、NチャネルMOSトランジスタを含む。コンデンサC1に含まれるNチャネルMOSトランジスタのソースおよびドレインはともに接地電圧VSSを受け、そのゲートはスイッチS1a,S1b間のノードに接続される。コンデンサC2に含まれるNチャネルMOSトランジスタのソースおよびドレインはともに接地電圧VSSを受け、そのゲートはスイッチS2a,S2b間のノードに接続される。コンデンサC3に含まれるNチャネルMOSトランジスタのソースおよびドレインはともに接地電圧VSSを受け、そのゲートはスイッチS3a,S3b間のノードに接続される。

図5(a)〜(h)は、このCMOSイメージセンサ1の動作を示すタイムチャートである。図5(a)〜(h)において、このCMOSイメージセンサ1では、クロック信号に同期して、複数行が所定時間(1サイクル期間)ずつ選択される。図5(a)〜(h)では、サイクル1〜サイクル4で4つの行が選択された状態が示されている。各サイクル期間においてスイッチS1a,S1bが所定時間ずつ導通し、画素回路Pから出力された暗信号のサンプリング、ホールド、およびA/D変換が行なわれる。

また、奇数番のサイクル期間においてスイッチS2aが導通して奇数行の画素回路Pの明信号がサンプリングされ、そのサイクル期間および次の偶数番のサイクル期間においてスイッチS2bが導通してその明信号がホールドされ、その明信号のA/D変換が行なわれる。

また、偶数番のサイクル期間においてスイッチS3aが導通して偶数行の画素回路Pの明信号がサンプリングされ、そのサイクル期間および次の奇数番のサイクル期間においてスイッチS3bが導通してその明信号がホールドされ、その明信号のA/D変換が行なわれる。

詳しく説明すると、サイクル1(時刻t0〜t1)では、行走査回路4によって、ある奇数番の行が選択され、その行の各画素回路Pから暗信号と明信号が読み出される。すなわち、選択された行の各画素回路Pにおいて、図3の選択信号SELおよびリセット信号RE1,RE2がともに「H」レベルに立ち上げられ、スイッチS1aが導通状態にされる。選択信号SELが「H」レベルにされると、トランジスタ25が導通してノードN20が信号線SLを介してカラムアンプ11に接続される。

リセット信号RE1が「H」レベルにされると、図3の画素回路Pのトランジスタ22が導通し、トランジスタ20のゲートが電源電圧VDDにリセットされ、ノードN20に暗信号が出力される。リセット信号RE2が「H」レベルにされると、カラムアンプ11のスイッチ33が導通し、カラムアンプ11の出力電圧がコモンモード電圧にリセットされる。

次にリセット信号RE1が「L」レベルにされてトランジスタ22が非導通状態にされる。次いでリセット信号RE2が「L」レベルにされてスイッチ33が非導通状態にされ、カラムアンプ11が活性化される。これにより、ノードN20に現れた暗信号がカラムアンプ11で増幅され、スイッチS1aを介してコンデンサC1に与えられる。コンデンサC1は、暗信号の電圧に充電される。

次いでスイッチS1aが非導通状態にされると、読出信号TXが「H」レベルにされるとともに、スイッチS2aが導通状態にされる。読出信号TXが「H」レベルにされると、トランジスタ23が導通し、入射光強度に応じたレベルの電流がフォトダイオード24に流れ、トランジスタ20のゲート電圧が下降し、ノードN20の電圧が下降する。このときにノードN20に現れる信号が明信号である。この明信号はカラムアンプ11で増幅され、スイッチS2aを介してコンデンサC2に与えられる。コンデンサC2は、明信号の電圧に充電される。

次に、スイッチS1bが導通状態にされ、リセット信号RE3が「H」レベルにされ、暗信号のA/D変換がスタンバイされる。スイッチS1bが導通状態にされると、コンデンサC1の端子間電圧がノードN31に与えられ、演算増幅器34でバッファリングされて比較器13に与えられる。リセット信号RE3が「L」レベルに立ち下げられると、暗信号のA/D変換が開始される。暗信号のA/D変換は短時間で終了する。

暗信号のA/D変換が終了すると、スイッチS1b,S2aが非導通状態にされる。スイッチS1b,S2aが非導通状態にされると、サンプル/ホールド部12のノードN31はフローティング状態にされる。

次に、スイッチS2bが導通状態にされ、コンデンサC2の端子間電圧がノードN31に与えられ、演算増幅器34でバッファリングされて比較器13に与えられ、明信号のA/D変換が開始される。明信号のA/D変換は、入射光強度に応じた長さの時間を要し、サイクル1からサイクル2に亘って行なわれる。

サイクル2(時刻t1〜t2)では、行走査回路4によって、次の偶数番の行が選択され、その行の各画素回路Pから暗信号と明信号が読み出される。すなわち、選択された行の各画素回路Pにおいて、図3の選択信号SELおよびリセット信号RE1,RE2がともに「H」レベルに立ち上げられ、スイッチS1aが導通状態にされる。選択信号SELが「H」レベルにされると、トランジスタ25が導通してノードN20が信号線SLを介してカラムアンプ11に接続される。

リセット信号RE1が「H」レベルにされると、図3の画素回路Pのトランジスタ22が導通し、トランジスタ20のゲートが電源電圧VDDにリセットされ、ノードN20に暗信号が出力される。リセット信号RE2が「H」レベルにされると、カラムアンプ11のスイッチ33が導通し、カラムアンプ11の出力電圧がコモンモード電圧にリセットされる。

次にリセット信号RE1が「L」レベルにされてトランジスタ22が非導通状態にされる。次いでリセット信号RE2が「L」レベルにされてスイッチ33が非導通状態にされ、カラムアンプ11が活性化される。これにより、ノードN20に現れた暗信号がカラムアンプ11で増幅され、スイッチS1aを介してコンデンサC1に与えられる。コンデンサC1は、暗信号の電圧に充電される。

次いでスイッチS1aが非導通状態にされると、読出信号TXが「H」レベルにされるとともに、スイッチS3aが導通状態にされる。読出信号TXが「H」レベルにされると、トランジスタ23が導通し、入射光強度に応じたレベルの電流がフォトダイオード24に流れ、トランジスタ20のゲート電圧が下降し、ノードN20の電圧が下降する。このときにノードN20に現れる信号が明信号である。この明信号はカラムアンプ11で増幅され、スイッチS3aを介してコンデンサC3に与えられる。コンデンサC3は、明信号の電圧に充電される。

次に、スイッチS2aが非導通状態にされ、前の行の明信号のA/D変換が終了する。次いでスイッチS1bが導通状態にされ、リセット信号RE3が「H」レベルにされ、暗信号のA/D変換がスタンバイされる。スイッチS1bが導通状態にされると、コンデンサC1の端子間電圧がノードN31に与えられ、演算増幅器34でバッファリングされて比較器13に与えられる。リセット信号RE3が「L」レベルに立ち下げられると、暗信号のA/D変換が開始される。暗信号のA/D変換は短時間で終了する。

暗信号のA/D変換が終了すると、スイッチS1b,S3aが非導通状態にされる。スイッチS1b,S3aが非導通状態にされると、サンプル/ホールド部12のノードN31はフローティング状態にされる。

次に、スイッチS3bが導通状態にされ、コンデンサC3の端子間電圧がノードN31に与えられ、演算増幅器34でバッファリングされて比較器13に与えられ、明信号のA/D変換が開始される。明信号のA/D変換は、入射光強度に応じた長さの時間を要し、サイクル2からサイクル3に亘って行なわれる。以下同様である。

図6は、実施の形態1の比較例を示す回路図であって、図3と対比される図である。図6を参照して、比較例が実施の形態1と異なる点は、サンプル/ホールド部12がサンプル/ホールド部35で置換されている点である。サンプル/ホールド部35は、サンプル/ホールド部12からスイッチS3a,S3bおよびコンデンサC3を除去したものである。

図7(a)〜(g)は、比較例となるCMOSイメージセンサの動作を示すタイムチャートであって、図5(a)〜(h)と対比される図である。このCMOSイメージセンサでは、クロック信号に同期して、複数行が所定時間(1サイクル期間)ずつ選択される。図7(a)〜(g)では、サイクル1〜サイクル3で3つの行が選択された状態が示されている。各サイクル期間においてスイッチS1a,S1bが所定時間ずつ導通し、各行の画素回路Pの暗信号のサンプリング、ホールド、およびA/D変換が行なわれる。

また、画素回路Pの暗信号のサンプリング期間(スイッチS1aの導通期間)が終了してから暗信号のホールド期間(スイッチS1bの導通期間)が終了するまでスイッチS2aが導通して画素回路Pの明信号がサンプリングされる。

また、画素回路Pの暗信号のホールド期間(スイッチS1bの導通期間)が終了してから暗信号のサンプリング期間(スイッチS1aの導通期間)が終了するまでスイッチS2bが導通して画素回路Pの明信号がホールドされ、A/D変換が行なわれる。

詳しく説明すると、サイクル1(時刻t0〜t1)では、行走査回路4によって、ある奇数番の行が選択され、その行の各画素回路Pから暗信号と明信号が読み出される。すなわち、選択された行の各画素回路Pにおいて、図6の選択信号SELおよびリセット信号RE1,RE2がともに「H」レベルに立ち上げられ、スイッチS1aが導通状態にされる。選択信号SELが「H」レベルにされると、トランジスタ25が導通してノードN20が信号線SLを介してカラムアンプ11に接続される。

リセット信号RE1が「H」レベルにされると、図6の画素回路Pのトランジスタ22が導通し、トランジスタ20のゲートが電源電圧VDDにリセットされ、ノードN20に暗信号が出力される。リセット信号RE2が「H」レベルにされると、カラムアンプ11のスイッチ33が導通し、カラムアンプ11の出力電圧がコモンモード電圧にリセットされる。

次にリセット信号RE1が「L」レベルにされてトランジスタ22が非導通状態にされる。次いでリセット信号RE2が「L」レベルにされてスイッチ33が非導通状態にされ、カラムアンプ11が活性化される。これにより、ノードN20に現れた暗信号がカラムアンプ11で増幅され、スイッチS1aを介してコンデンサC1に与えられる。コンデンサC1は、暗信号の電圧に充電される。

次いでスイッチS1aが非導通状態にされると、読出信号TXが「H」レベルにされるとともに、スイッチS2aが導通状態にされる。読出信号TXが「H」レベルにされると、トランジスタ23が導通し、入射光強度に応じたレベルの電流がフォトダイオード24に流れ、トランジスタ20のゲート電圧が下降し、ノードN20の電圧が下降する。このときにノードN20に現れる信号が明信号である。この明信号はカラムアンプ11で増幅され、スイッチS2aを介してコンデンサC2に与えられる。コンデンサC2は、明信号の電圧に充電される。

次に、スイッチS1bが導通状態にされ、リセット信号RE3が「H」レベルにされ、暗信号のA/D変換がスタンバイされる。スイッチS1bが導通状態にされると、コンデンサC1の端子間電圧がノードN31に与えられ、演算増幅器34でバッファリングされて比較器13に与えられる。リセット信号RE3が「L」レベルに立ち下げられると、暗信号のA/D変換が開始される。暗信号のA/D変換は短時間で終了する。

暗信号のA/D変換が終了すると、スイッチS1b,S2aが非導通状態にされる。スイッチS1b,S2aが非導通状態にされると、サンプル/ホールド部12のノードN31はフローティング状態にされる。

次に、スイッチS2bが導通状態にされ、コンデンサC2の端子間電圧がノードN31に与えられ、演算増幅器34でバッファリングされて比較器13に与えられ、明信号のA/D変換が開始される。明信号のA/D変換は、入射光強度に応じた長さの時間を要し、サイクル1からサイクル2に亘って行なわれる。

サイクル2(時刻t1〜t2)では、行走査回路4によって、次の偶数番の行が選択され、その行の各画素回路Pから暗信号と明信号が読み出される。すなわち、選択された行の各画素回路Pにおいて、図6の選択信号SELおよびリセット信号RE1,RE2がともに「H」レベルに立ち上げられ、スイッチS1aが導通状態にされる。選択信号SELが「H」レベルにされると、トランジスタ25が導通してノードN20が信号線SLを介してカラムアンプ11に接続される。

リセット信号RE1が「H」レベルにされると、図3の画素回路Pのトランジスタ22が導通し、トランジスタ20のゲートが電源電圧VDDにリセットされ、ノードN20に暗信号が出力される。リセット信号RE2が「H」レベルにされると、カラムアンプ11のスイッチ33が導通し、カラムアンプ11の出力電圧がコモンモード電圧にリセットされる。

次にリセット信号RE1が「L」レベルにされてトランジスタ22が非導通状態にされる。次いでリセット信号RE2が「L」レベルにされてスイッチ33が非導通状態にされ、カラムアンプ11が活性化される。これにより、ノードN20に現れた暗信号がカラムアンプ11で増幅され、スイッチS1aを介してコンデンサC1に与えられる。コンデンサC1は、暗信号の電圧に充電される。

次いでスイッチS1aが非導通状態にされて暗信号のサンプリングが終了するとともに、スイッチS2bが非導通状態にされて明信号のホールドおよびA/D変換が終了する。次に、読出信号TXが「H」レベルにされるとともに、スイッチS2aが導通状態にされる。読出信号TXが「H」レベルにされると、トランジスタ23が導通し、入射光強度に応じたレベルの電流がフォトダイオード24に流れ、トランジスタ20のゲート電圧が下降し、ノードN20の電圧が下降する。このときにノードN20に現れる信号が明信号である。この明信号はカラムアンプ11で増幅され、スイッチS2aを介してコンデンサC2に与えられる。コンデンサC2は、明信号の電圧に充電される。

次に、スイッチS1bが導通状態にされ、リセット信号RE3が「H」レベルにされ、暗信号のA/D変換がスタンバイされる。スイッチS1bが導通状態にされると、コンデンサC1の端子間電圧がノードN31に与えられ、演算増幅器34でバッファリングされて比較器13に与えられる。リセット信号RE3が「L」レベルに立ち下げられると、暗信号のA/D変換が開始される。暗信号のA/D変換は短時間で終了する。

暗信号のA/D変換が終了すると、スイッチS1b,S2aが非導通状態にされる。スイッチS1b,S2aが非導通状態にされると、サンプル/ホールド部12のノードN31はフローティング状態にされる。

次に、スイッチS2bが導通状態にされ、コンデンサC2の端子間電圧がノードN31に与えられ、演算増幅器34でバッファリングされて比較器13に与えられ、明信号のA/D変換が開始される。明信号のA/D変換は、入射光強度に応じた長さの時間を要し、サイクル2からサイクル3に亘って行なわれる。以下同様である。

このように比較例では、図7(a)〜(g)のたとえばサイクル2の動作から分かるように、(N−1)行の画素回路Pの明信号をホールドしてA/D変換している間にN行の画素回路Pの暗信号をサンプリングし、N行の画素回路Pの明信号をサンプリングしている間にN行の暗信号をホールドしてA/D変換している。ただし、Nは2以上の整数である。

これに対して本実施の形態1では、図5(a)〜(h)たとえばサイクル2の動作から分かるように、(N−1)行の画素回路Pの明信号をホールドしてA/D変換している間に、N行の画素回路Pの暗信号をサンプリングし、さらに、N行の画素回路Pの明信号をサンプリングしている。また、N行の画素回路Pの明信号をサンプリングしている間にN行の暗信号をホールドしてA/D変換している。したがって、本実施の形態1では、比較例よりもA/D変換を高速に行なうことができる。

[実施の形態2] 図8は、本願の実施の形態2によるCMOSイメージセンサに含まれるサンプル/ホールド部40の構成を示す回路図であって、図4と対比される図である。図8において、このサンプル/ホールド部40が図4のサンプル/ホールド部12と異なる点は、M組(ただし、Mは4以上の整数である)のサンプル/ホールド回路が並列接続されている点である。

すなわち、サンプル/ホールド部40は、入力端子12a、スイッチS1a〜SMa,S1b〜SMb、コンデンサC1〜CM、および演算増幅器35を含む。スイッチS1a〜SMaの一方端子はともに入力端子12aに接続され、それらの他方端子はそれぞれスイッチS1b〜SMbの一方端子に接続され、スイッチS1b〜SMbの他方端子はともに演算増幅器35の非反転入力端子に接続される。

スイッチS1a〜SMa,S1b〜SMbの各々は、並列接続されたPチャネルMOSトランジスタおよびNチャネルMOSトランジスタからなるトランスファーゲートで構成されている。スイッチS1a〜SMa,S1b〜SMbに含まれるPチャネルMOSトランジスタのゲートは、それぞれ制御信号/φS1〜/φSM,/φH1〜/φHMを受ける。スイッチS1a〜SMa,S1b〜SMbに含まれるNチャネルMOSトランジスタのゲートは、それぞれ制御信号φS1〜φSM,φH1〜φHMを受ける。制御信号/φS1〜/φSM,/φH1〜/φHMは、それぞれ制御信号φS1〜φSM,φH1〜φHMの反転信号である。

制御信号φS1〜φSM,φH1〜φHMが「H」レベルにされると、それぞれスイッチS1a〜SMa,S1b〜SMbが導通する。制御信号φS1〜φSM,φH1〜φHMが「L」レベルにされると、それぞれスイッチS1a〜SM3a,S1b〜SMbが非導通状態になる。

コンデンサC1〜CMの各々は、NチャネルMOSトランジスタを含む。コンデンサC1〜CMに含まれるNチャネルMOSトランジスタのソースおよびドレインはともに接地電圧VSSを受け、それらのゲートはそれぞれスイッチS1a〜SMaの他方端子に接続される。

演算増幅器34の出力端子は、その反転入力端子に接続される。演算増幅器34は、その非反転入力端子(ノードN31)の電圧と同じレベルの電圧をサンプル/ホールド部40の出力電圧として出力する。

スイッチS1a,S1bおよびコンデンサC1からなる第1のサンプル/ホールド回路は、各サイクル期間において暗信号をサンプリングおよびホールドするために使用される。スイッチSma,SmbおよびコンデンサCmからなる第mのサンプル/ホールド回路は、明信号をサンプリングおよびホールドするために使用される。ただし、mは2以上でM以下の整数である。第2〜第Mのサンプル/ホールド回路は、1サイクル期間ずつ順次選択され、選択されたサイクル期間において明信号をサンプル/ホールドする。

たとえば、第1〜第(M−1)行の画素回路Pの暗信号および明信号を読み出す場合、第1〜第(M−1)行の画素回路Pの暗信号は第1のサンプル/ホールド回路によってサンプル/ホールドされ、第1〜第(M−1)行の画素回路Pの明信号はそれぞれ第2〜第Mのサンプル/ホールド回路によってサンプル/ホールドされる。

すなわち、第1行の画素回路Pの暗信号および明信号はそれぞれ第1および第2のサンプル/ホールド回路によってサンプル/ホールドされ、第2行の画素回路Pの暗信号および明信号はそれぞれ第1および第3のサンプル/ホールド回路によってサンプル/ホールドされ、第(M−1)行の画素回路Pの暗信号および明信号はそれぞれ第1および第Mのサンプル/ホールド回路によってサンプル/ホールドされる。

この実施の形態2でも、実施の形態1と同じ効果が得られる。 [実施の形態3] 図9は、本願の実施の形態3によるCMOSイメージセンサに含まれるサンプル/ホールド部45の構成を示す回路図であって、図4と対比される図である。図9において、このサンプル/ホールド部45が図4のサンプル/ホールド部12と異なる点は、スイッチS0が追加されている点である。

スイッチS0の一方端子はリセット電圧VREを受け、その他方端子はノードN31に接続される。リセット電圧VREは、暗信号の電圧に近い電圧、たとえばサンプル/ホールド部45の前段のカラムアンプ11のコモンモード電圧に設定されている。

スイッチS0は、並列接続されたPチャネルMOSトランジスタおよびNチャネルMOSトランジスタからなるトランスファーゲートで構成されている。スイッチS0に含まれるNチャネルMOSトランジスタおよびPチャネルMOSトランジスタのゲートは、それぞれリセット信号RE4およびその反転信号/RE4を受ける。

リセット信号RE4は、ホールド用の全スイッチS1b〜S3bが非導通状態にされている期間に「H」レベルにされ、それ以外の期間は「L」レベルにされる。リセット信号RE4が「H」レベルにされると、スイッチS0が導通し、ノードN31がリセット電圧VREにリセットされる。リセット信号RE4が「L」レベルにされると、スイッチS0が非導通になる。

この実施の形態3では、ホールド用の全スイッチS1b〜S3bが非導通状態にされている期間にノードN31をリセット電圧VREにリセットするので、ノードN31の寄生容量によってA/D変換結果に誤差が発生するのを防止することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

1 CMOSイメージセンサ、1a 半導体基板、2 画素アレイ、3 制御回路、4 行走査回路、5,6 デジタル化回路、7 列走査回路、8 デジタル信号処理回路、TO 出力端子群、P 画素回路、CL 制御信号線群、SL 信号線、10 A/Dコンバータ、11 カラムアンプ、12,35,40,45 サンプル/ホールド部、13 比較器、14 ラッチ回路、15 バイアス発生回路、16 ランプ波発生回路、17 カウンタ、20,22,23,25 NチャネルMOSトランジスタ、21 定電流源、24 フォトダイオード、30,34 演算増幅器、31,32 可変容量コンデンサ、33,S1a〜SMa,S1b〜SMb スイッチ、C1〜CM コンデンサ。