1.一种2bits per circle高速逐次逼近型模数转换器，其特征在于，包括：
开关S2、采样开关S1和S3，适于根据采样信号进行导通，且当高位大电容已经完成建立时，开关S1和S3仍然保持断开，而开关S2第二次导通；
电容阵列DAC1和DAC2，适于电路处于采样阶段且当开关S1、S2和S3同时闭合时，其采样极板同时对输入信号VIN+和VIN-进行采样；并适于当高位大电容已经完成建立时，电容阵列DAC2的电容非采样极板重新置位为采样时的状态，而电容阵列DAC1的电容保持接对应的基准电压，再经历一次逐次逼近的过程；
比较器COMP1、COMP2和COMP3，适于电路处于采样结束后且当开关S1、S2和S3同时断开时，将电容阵列DAC1和DAC2采样极板上的电压VP与VN之差和三个基准电压同时进行比较，三个比较器每次比较输出一个三位温度计码；
编码电路，适于将该三位温度计码转换为两位二进制码，实现每个比较周期输出两位数字码；
与电容阵列DAC1对应的开关阵列SW1以及与电容阵列DAC2对应的开关阵列SW2，适于将每个比较周期产生的两位数字码，同时依次从最高位到最低位逐级控制电容阵列DAC2和DAC1相应的两位电容接对应的基准电压，当电容阵列DAC2的电容都接上对应的基准电压时，电容阵列DAC1也完成了和对应基准的连接，且高位大电容已经完成建立；
移位寄存器和数字校正单元，适于对每个比较周期输出的两个数字码进行整合后并行输出。
2.根据权利要求1所述的2bits per circle高速逐次逼近型模数转换器，其特征在于，所述电容阵列DAC1为高位电容阵列，其包括N个并联的电容，N为偶数，N个电容大小从最高位到最低位依次为2(2N-1)C，2(2N-2)C，…，2(N+1)C，2NC，其中C为单位电容的容值；电容阵列DAC2为低位电容阵列，其包括N+1个并联的电容，N+1个电容大小从最高位到最低位依次为2(N-1)C，2(N-2)C，…，2C，C，C，其中C为单位电容的容值，DAC2中的最低位电容C的非采样极板始终接共模电压VCM。
3.根据权利要求1或2所述的2bits per circle高速逐次逼近型模数转换器，其特征在于，所述电容阵列DAC1和DAC2的采样极板可通过采样开关S1和S3进行采样，并可通过开关S2来控制这两个采样极板是否连接在一起。
4.根据权利要求1所述的2bits per circle高速逐次逼近型模数转换器，其特征在于，所述编码电路包括低位数字码产生电路和高位数字码产生电路，该低位数字码产生电路包括一个同或门和一个与门，同或门的两个输入端与比较器COMP2和COMP3的正向输出端连接，与门的两个输入端与同或门的输出端和比较器COMP1的正向输出端连接，与门的输出端产生两位数字码中的低位，记为CODEL；该高位数字码产生电路包括一个与门和一个或门，与门的两个输入端与比较器COMP1和COMP2的正向输出端连接，或门的两个输入端与与门的输出端和比较器COMP3的正向输出端连接，或门的输出端产生两位数字码中的高位，记为CODEM。
5.根据权利要求1所述的2bits per circle高速逐次逼近型模数转换器，其特征在于，所述模数转换器还包括与每个所述比较器输出端对应连接的与非门，该与非门的输出端输出时钟信号Valid。
6.根据权利要求5所述的2bits per circle高速逐次逼近型模数转换器，其特征在于，所述移位寄存器包括N个D触发器DFF1、N-1个反相器和N个D触发器DFF2，N为不小于3的正整数；其中，所述时钟信号Valid与每个D触发器DFF1的时钟端相连，第一个至第N个D触发器DFF1的复位端S连接采样信号Clks，第一个D触发器DFF1的输入端D连接电源VDD，每个D触发器DFF1的输出端Q依次连接其下一个D触发器DFF1的输入端D，且第一个至第N个D触发器DFF1的输出端Q依次输出第一输出信号Clk1至ClkN，所述第一个至第N个D触发器DFF1的输出端Q依次对应连接第一个至第N-1个反相器输入端，且每个反相器的输出端依次连接其对应D触发器DFF2的复位端S；第一个至第N个D触发器DFF2的锁存端L一一对应连接第一个至第N个D触发器DFF1的输出端Q，第一个D触发器DFF2的复位端S连接采样信号Clks，且第一个至第N-1个反相器的输出端一一对应连接第2个至第N个D触发器DFF2的复位端S，所述比较器的输出端连接每个D触发器DFF2的输入端，所述时钟信号Valid与每个D触发器DFF2的时钟端相连，第一个至第N个D触发器DFF2的输出端依次输出第二输出信号D1至DN。
7.根据权利要求6所述的2bits per circle高速逐次逼近型模数转换器，其特征在于，所述D触发器DFF1包括第一或门、第一反相器、第二反相器、第三反相器、第一NMOS管、第一传输门和第二传输门；其中，所述第一或门的输入端与时钟信号和置位信号连接，输出端与第一反相器的输入端连接，所述第一或门和第一反相器的输出端分别与第一传输门和第二传输门的两个控制端连接，D触发器DFF1的输入信号接第一传输门的一端，所述第一传输门的另一端接第一NMOS管的漏极和第二反相器的输入端，第一NMOS管的源极接地，栅极与置位信号连接，第二反相器的输出端接第二传输门的一端，所述第二传输门的另一端接第三反相器的输入端，第三反相器的输出VOUT作为D触发器DFF1的输出信号。
8.根据权利要求6所述的2bits per circle高速逐次逼近型模数转换器，其特征在于，所述D触发器DFF2包括第二或门、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器、第九反相器、第二NMOS管、第三传输门、第四传输门和第五传输门；其中，所述第二或门的输入端与时钟信号、锁存信号和置位信号连接，输出端与第四反相器的输入端连接，且锁存信号还与第五反相器的输入端连接，所述第二或门和第四反相器的输出端分别与第三传输门和第四传输门的两个控制端连接，锁存信号和第五反相器的输出端与第五传输门的两个控制端连接，D触发器DFF2的输入信号接第三传输门的一端，所述第三传输门的另一端接第二NMOS管的漏极、第六反相器的输入端和第五传输门的一端，第二NMOS管的源极接地，栅极与置位信号连接，第六反相器的输出端接第四传输门的一端，所述第四传输门的另一端接第七反相器的输入端，第七反相器的输出VOUT作为D触发器DFF2的输出信号；同时，第二NMOS管的漏极和第五传输门相连的一端，作为串联的第八反相器和第九反相器的输入端，两个串联反相器的输出端与第五传输门的另一端相连。
9.根据权利要求6所述的2bits per circle高速逐次逼近型模数转换器，其特征在于，所述模数转换器还包括一个或门，所述或门的一个输入端与采样信号Clks连接，另一个输入端与最末一个D触发器DFF1的输出端Q和最末一个D触发器DFF2的锁存端L连接。
10.根据权利要求1所述的2bits per circle高速逐次逼近型模数转换器，其特征在于，所述开关阵列SW1和SW2均包括多组开关，每组开关包括两个对称设置的开关电容单元，每个开关电容单元包括一个与非门、一个与门、第十反相器、第十一反相器和第十二反相器，与非门和与门的一个输入端与时钟信号Clki相连，编码电路的输出信号CODEM(P)连接到第十反相器的输入端和与门的另一个输入端，第十反相器的输出端连接到与非门的另一个输入端，与非门的输出端连接第十一反相器的输入端，与门的输出端连接第十二反相器的输入端，第十一反相器和第十二反相器的输出端分别连接两个相同的电容的一个极板。