数模转换器、包括其的模数转换器及版图实现方法 |
|||||||
| 申请号 | CN201511032420.9 | 申请日 | 2015-12-31 | 公开(公告)号 | CN106936437A | 公开(公告)日 | 2017-07-07 |
| 申请人 | 京微雅格(北京)科技有限公司; | 发明人 | 刘成利; | ||||
| 摘要 | 本 发明 提供了一种 数模转换 器及版图实现方法。在一个 实施例 中，所述模拟转换器包括：电容、 导线 和 开关 ；所述电容包括一组空电容和按照电容容量大小二进制加权排列的电容，所述空电容对应所述 数模转换器 的最低有效位，所述按照电容容量大小二进制加权排列的电容按照从小到大分别与其余的有效位从低位到高位相对应；所述导线的组数量为三组以上，所述开关的组数量为三组以上，每组导线分别与所述每组电容相连，每组导线分别与所述每组开关相连，每组所述导线的长度和每组所述开关的个数和/大小按照相连电容组对应的最低有效位至最高有效位以二进制加权从小到大排列。由此减小了电容阵列的误差，使得数模转换器达了更高的 精度 。 | ||||||
| 权利要求 | 1.一种数模转换器，其特征在于，包括：电容、导线和开关； |
||||||
| 说明书全文 | 数模转换器、包括其的模数转换器及版图实现方法技术领域背景技术[0002] 尽管实现逐次逼近型模数转换器SAR ADC的方式千差万别，但其基本结构非常简单(见图1)。模拟输入电压(VIN)由采样/保持电路保持。为实现二进制搜索算法，N位寄存器首先设置在中间刻度(即：100....00，MSB设置为1)。这样，数模转换器DAC输出(VDAC)被设为VREF/2，VREF是提供给ADC的基准电压。然后，比较判断VIN是小于还是大于VDAC。如果VIN大于VDAC，则比较器输出逻辑高电平或1，N位寄存器的最高有效位MSB保持为1。相反，如果VIN小于VDAC，则比较器输出逻辑低电平，N位寄存器的MSB清0。随后，SAR控制逻辑移至下一位，并将该位设置为高电平，进行下一次比较。这个过程一直持续到最低有效位LSB。上述操作结束后，也就完成了转换，N位转换结果储存在寄存器内。 [0003] 许多SAR ADC采用具有固有采样/保持功能的电容式DAC。电容式DAC根据电荷再分配的原理产生模拟输出电压，电容式DAC包括一个由N个按照二进制加权排列的电容和一个“空LSB”电容组成的阵列。图2是一个16位电容式DAC与比较器相连接的范例。采样阶段，阵列的公共端(所有电容连接的公共点，见图2)接地，所有自由端连接到输入信号(模拟输入或VIN)。采样后，公共端与地断开，自由端与VIN断开，在电容阵列上有效地获得了与输入电压成比例的电荷量。然后，将所有电容的自由端接地，驱动公共端至一个负压-VIN。 发明内容[0006] 第一方面，本发明实施例提供一种数模转换器，包括：电容、导线和开关； [0007] 所述电容包括一组空电容和两组以上的按照电容容量大小二进制加权排列的电容，所述空电容对应所述数模转换器的最低有效位，所述按照电容容量大小二进制加权排列的电容按照从小到大分别与其余的有效位从低位到高位相对应； [0008] 所述导线的组数量为三组以上，每组导线分别与所述每组电容相连，每组导线分别与所述每组开关相连，每组所述导线的长度按照相连电容组对应的最低有效位至最高有效位以二进制加权从小到大排列； [0009] 所述开关的组数量为三组以上，每组所述开关的个数和/大小按照相连电容组对应的最低有效位至最高有效位以二进制加权从小到大排列。 [0010] 其中，所述每组导线的长度按照相连电容组对应的最低有效位至最高有效位以二进制加权从小到大排列或等于上个有效位对应的导线长度。 [0011] 其中，每组所述开关的个数和/大小按照相连电容组对应的最低有效位至最高有效位以二进制加权从小到大排列或等于上个有效位对应的开关的个数和/大小。 [0012] 其中，所述数模转换器为具有固有采样和/保持功能的电容式数模转换器。 [0013] 其中，所述数模转换器根据电荷再分配的原理产生模拟输出电压。 [0014] 第二方面，本发明实施例提供一种模数转换器，它包括如第一方面所述的数模转换器。 [0015] 第三方面，本发明实施例提供了一种数模转换器版图实现的方法，包括： [0016] 对电容进行排列；所述电容包括一组空电容和两组以上的按照电容容量大小二进制加权排列的电容，所述空电容对应所述数模转换器的最低有效位，所述按照电容容量大小二进制加权排列的电容按照从小到大分别与其余的有效位从低位到高位相对应； [0017] 设定导线的长度；所述导线的组数量为三组以上，每组导线分别与所述每组电容相连，每组导线分别与所述每组开关相连，每组所述导线的长度按照相连电容组对应的最低有效位至最高有效位以二进制加权从小到大排列； [0018] 设定开关的个数和/大小；所述开关的组数量为三组以上，每组所述开关的个数和/大小按照相连电容组对应的最低有效位至最高有效位以二进制加权从小到大排列。 [0019] 其中，所述每组导线的长度按照相连电容组对应的最低有效位至最高有效位以二进制加权从小到大排列或等于上个有效位对应的导线长度。 [0020] 其中，每组所述开关的个数和/大小按照相连电容组对应的最低有效位至最高有效位以二进制加权从小到大排列或等于上个有效位对应的开关的个数和/大小。 [0021] 其中，所述数模转换器为具有固有采样和/保持功能的电容式数模转换器。 [0022] 其中，所述数模转换器根据电荷再分配的原理产生模拟输出电压。 [0023] 由上述技术方案可知，本发明的数模转换器及版图实现方法，通过对电容进行电容容量大小二进制加权排列，并根据相应的电容设定相应的导线长度和开关个数和/大小，均以二进制加权排列，由此减小了电容阵列的误差，使得数模转换器达了更高的精度。附图说明 [0024] 图1为现有技术中逐次逼近型模数转换器SAR ADC的架构示意图； [0025] 图2为现有技术中16位电容式数模转换器DAC电路示意图； [0026] 图3为本发明一实施例提供的数模转换器DAC电路示意图； [0027] 图4为本发明一实施例提供的数模转换器DAC的版图示意图。 具体实施方式[0028] 下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。 [0029] 图1示出了现有技术中逐次逼近型模数转换器SAR ADC的架构示意图，参见图1，模拟输入电压(VIN)由采样/保持电路保持。为实现二进制搜索算法，N位寄存器首先设置在中间刻度(即：100....00，MSB设置为1)。这样，数模转换器DAC输出(VDAC)被设为VREF/2，VREF是提供给ADC的基准电压。然后，比较判断VIN是小于还是大于VDAC。如果VIN大于VDAC，则比较器输出逻辑高电平或1，N位寄存器的最高有效位MSB保持为1。相反，如果VIN小于VDAC，则比较器输出逻辑低电平，N位寄存器的MSB清0。随后，SAR控制逻辑移至下一位，并将该位设置为高电平，进行下一次比较。这个过程一直持续到最低有效位LSB。上述操作结束后，也就完成了转换，N位转换结果储存在寄存器内。 [0030] 图2示出了现有技术中16位电容式数模转换器DAC电路示意图，参见图2，电容式DAC根据电荷再分配的原理产生模拟输出电压，电容式DAC包括一个由N个按照二进制加权排列的电容和一个“空LSB”电容组成的阵列。图2是一个16位电容式DAC与比较器相连接的范例。采样阶段，阵列的公共端(所有电容连接的公共点，见图2)接地，所有自由端连接到输入信号(模拟输入或VIN)。采样后，公共端与地断开，自由端与VIN断开，在电容阵列上有效地获得了与输入电压成比例的电荷量。然后，将所有电容的自由端接地，驱动公共端至一个负压-VIN。 [0031] 作为二进制搜索算法的第一步，MSB电容的底端与地断开并连接到VREF，驱动公共端电压向正端移动1/2VREF。 [0032] 因此，VCOMMON＝-VIN+1/2×VREF [0033] 如果VCOMMON<0(即VIN>1/2×VREF)，比较器输出为逻辑1。如果VIN<1/2×VREF，比较器输出为逻辑0。 [0034] 如果比较器输出为逻辑1，MSB电容的底端保持连接至VREF。否则，MSB电容的底端连接至地。 [0035] 接下来，下一个较小电容的底端连接至VREF，将新的VCOMMON电压与地电位进行比较。 [0036] 继续上述过程，直至所有位的值均确定下来。 [0037] 简言之，VCOMMON＝-VIN+BN-1×VREF/2+BN-2×VREF/4+BN-1×VREF/8+...+B0×VREF/2N-1(B_为比较器输出/ADC输出位)。 [0038] 然而，电容式DAC虽然实现了数据位的电容在版图中要做到的对称，却没有对电容到开关的导线的长度，开关个数和大小做限定，导致电容阵列的误差较大。 [0039] 本发明提供了一种数模转换器，包括：电容、导线和开关； [0040] 所述电容包括一组空电容和两组以上的按照电容容量大小二进制加权排列的电容，所述空电容对应所述数模转换器的最低有效位，所述按照电容容量大小二进制加权排列的电容按照从小到大分别与其余的有效位从低位到高位相对应； [0041] 所述导线的组数量为三组以上，每组导线分别与所述每组电容相连，每组导线分别与所述每组开关相连，每组所述导线的长度按照相连电容组对应的最低有效位至最高有效位以二进制加权从小到大排列； [0042] 所述开关的组数量为三组以上，每组所述开关的个数和/大小按照相连电容组对应的最低有效位至最高有效位以二进制加权从小到大排列。 [0043] 图3为本发明一实施例提供的数模转换器DAC电路示意图，参见图3，C是一个单位的电容，2C是两个单位的电容，同样，4C，8C，16C，32C，64C都代表相应倍数的电容。如图3中标注，C＝150fF，一个电容的电容量大小为75fF，因此一个C为两个电容。在本实施例中，数模转换器DAC总共采取了256个电容。图3中最左侧的C为空电容，除了空电容外，从左往右的电容从小到大以二进制加权排列。 [0044] 图3中电容以下是本发明改进长度的导线，图3中导线以下为本发明改进了个数和/大小的开关。电容通过导线连接到开关上。在90NM以上的工艺中，传统的做法只作电容的对称，对电容到开关的连线，以及开关之间的对称没有要求和处理。本发明是在电容做对称的基础上，对电容到开关的连线，开关与开关之间。根据电容对称的准则，在版图实现上对DAC中的16组器件(电容，连线，开关)做精准的对称。 [0045] 对于电容式DAC工业原因造成的偏差主要的原因是在深亚微米下，单位电容越来越小，整个ADC的面积也变得很小，连线和开关的寄生电容相对于电容占的比例越来越大，如果不考虑电容间连线，电容到开关，开关本身的寄生这些，DAC就达不到要求的精度。 [0046] 在本实施例中,，如图3所示，C对应的开关个数和/大小为1个单位，2C对应的开关个数和/大小为1个单位，4C对应的开关个数和/大小为两个单位，8C，16C，32C，64C对应的开关个数和/大小规则同上。可以看出的是，本实施例是根据电容的单位数来设定开关个数和/大小，开关个数和/大小与电容单位加权数相对应，每组所述开关的个数和/大小按照相连电容组对应的最低有效位至最高有效位以二进制加权从小到大排列或等于上个有效位对应的开关的个数和/大小。 [0047] 另外，可以想到的是，每组导线的长度按照相连电容组对应的最低有效位至最高有效位以二进制加权从小到大排列或等于上个有效位对应的导线长度。 [0048] 由此，本发明还提供了一种数模转换器版图实现的方法，包括： [0049] 对电容进行排列；所述电容包括一组空电容和两组以上的按照电容容量大小二进制加权排列的电容，所述空电容对应所述数模转换器的最低有效位，所述按照电容容量大小二进制加权排列的电容按照从小到大分别与其余的有效位从低位到高位相对应； [0050] 设定导线的长度；所述导线的组数量为三组以上，每组导线分别与所述每组电容相连，每组导线分别与所述每组开关相连，每组所述导线的长度按照相连电容组对应的最低有效位至最高有效位以二进制加权从小到大排列； [0051] 设定开关的个数和/大小；所述开关的组数量为三组以上，每组所述开关的个数和/大小按照相连电容组对应的最低有效位至最高有效位以二进制加权从小到大排列。 [0052] 图4为本发明一实施例提供的数模转换器DAC的版图示意图，参见图4，带有X标志的每个方块为一个电容，本实施例采取了16*16的电容版图，16*16电容版图之外的最外侧一圈电容为保护电容，电容板块的左侧为开关列，开关左侧的是导线列。 [0053] 在此需要说明的是1C包含的两个电容，为16*16电容版图中任意两个电容，2C、4C，8C，16C，32C，64C对应的电容也是同样的道理，总共包含的电容为16*16＝256个。在一个例子中，对于每个电容组而言，一定数目的电容(例如，2C，4C，8C…)分布在不同的行列上，分别通过相同数目的导线连接到与之对应的开关组。 [0054] 通过上述方案的改进，本发明实现了40nm高精度的sar-adc电容dac的版图。 [0055] 本发明提供了一种数模转换器及版图实现方法，其中，所述模拟转换器包括：电容、导线和开关；所述电容包括一组空电容和按照电容容量大小二进制加权排列的电容，所述空电容对应所述数模转换器的最低有效位，所述按照电容容量大小二进制加权排列的电容按照从小到大分别与其余的有效位从低位到高位相对应；所述导线的组数量为三组以上，所述开关的组数量为三组以上，每组导线分别与所述每组电容相连，每组导线分别与所述每组开关相连，每组所述导线的长度和每组所述开关的个数和/大小按照相连电容组对应的最低有效位至最高有效位以二进制加权从小到大排列。由此减小了电容阵列的误差，使得数模转换器达了更高的精度。 |
||||||
QQ群二维码
意见反馈
意见反馈