铁电存储器设备 |
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| 申请号 | CN201410508927.6 | 申请日 | 2014-09-28 | 公开(公告)号 | CN104517634B | 公开(公告)日 | 2017-08-29 |
| 申请人 | 富士通半导体股份有限公司; | 发明人 | 平山智久; 森田敬三; 篠崎直治; | ||||
| 摘要 | 一种 铁 电 存储器 设备，包括：存储器阵列，其包括多个铁电存储器单元；码生成 电路 ，其被配置为将写入数据和奇偶校验生成器矩阵相乘以生成校验比特，由此产生汉明码，该汉明码中布置有信息比特和校验比特，该信息比特是写入数据；以及驱动电路，其被配置为将汉明码写入存储器阵列，其中，奇偶校验生成器矩阵具有多个行，并且每一行中“1”的数目是偶数。 | ||||||
| 权利要求 | 1.一种铁电存储器设备，包括： |
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| 说明书全文 | 铁电存储器设备技术领域[0001] 本文中的公开内容涉及一种铁电存储器设备和一种对存储器进行写入的方法。 背景技术[0002] 铁电存储器采用铁电电容器作为存储单元，以在断电期间保持信息。在铁电存储器中，通过在向铁电电容器施加正电压或者负电压时使铁电电容器极化来进行写入。通过检测在向铁电电容器施加正电压时所观察到的极化反转电流的存在或不存在来进行读取。 [0003] 图1是示出了铁电存储器的存储单元的配置的示例的图。图1示出的存储单元包括：单元选择晶体管10、铁电电容器11、字线WL、位线BL以及板线(plate line)PL。该存储单元用于通过使用一个晶体管和一个电容器来存储一比特信息，并且被称为1T1C型存储单元。 [0004] 在写入操作中，字线WL处于选中状态(高)，从而将单元选择晶体管10导通。在正电压或负电压被施加在位线BL与板线PL之间时，这样的电压被施加至铁电电容器11，从而写入期望数据。在写入数据“0”的情况下，位线BL被设定为低，并且板线PL被设定为高。在写入数据“1”的情况下，位线BL被设定为高，并且板线PL被设定为低。甚至在完成写入操作时就移除所施加的电压之后，也保持铁电电容器的极化，使得写入的数据被保持为非易失性数据。 [0005] 在读取操作中，选择字线WL以导通单元选择晶体管10，并且板线PL被设定为高。位线BL被保持为低，以便正电压被施加至铁电电容器11。在铁电电容器11中存储“0”的情况下，因为被施加至铁电电容器11的电压具有与在写入操作期间相同的极化，所以不发生极化反转。因此，相对小量的电荷流入位线BL。在铁电电容器11中存储“1”的情况下，因为被施加至铁电电容器11的电压具有与在写入操作期间所施加的电压相反的极化，所以发生极化反转。因此，大量的电荷流入位线BL。感测放大器感测该电流以检测数据。 [0007] 如图2所示，字线WL被设定为高，以使图1所示的单元选择晶体管10导通。随后，板线PL被升高至高，由此使得铁电电容器11的电荷被输出至位线BL。在该读取操作之后，进行写入操作。 [0008] 在写入操作中，板线PL被降低至低。在此后，为了写入“0”，位线BL和板线PL均被保持为低。为了写入“1”，板线PL被保持为低同时位线BL被改变为高。在这之后，在RTZ方法的铁电存储器的情况下，在写入操作完成时，位线BL被降低至低。 [0009] 为了写入“1”而在位线BL中从高到低的变化造成了：由于铁电电容器11提供的在板线PL与位线BL之间的电容耦合，板线PL的电位通过被位线BL拉低而被暂时降低。因此，在板线PL中出现如图2所示的下冲波形(undershoot waveform)15。 [0010] 在存储器阵列中，字线WL和板线PL通常连接至以单行布置的多个铁电存储器单元。在连接至同一板线PL的铁电电容器11之中，大量的铁电电容器11中可以被写入数据“1”。在这种情况下，关于板线PL观察到由于下冲而造成的大的电位降。因此，发生下述干扰现象：在写入“0”并且被连接至所关注的板线PL的铁电电容器11中极化量减少。因此，损害了铁电存储器的可靠性。 [0011] 图3A至图3C是示出了其中写入“0”的铁电电容器受到干扰的机制的图。 [0012] 写入“0”的铁电电容器处于没有施加电压的状态。在这种状态下，在图3A示出的表示磁滞特性的曲线上，铁电电容器具有由极化状态16的位置所指示的极化状态。此后，将“1”写入至共享同一板线PL的另一铁电电容器的写入操作结束，这造成在板线PL上生成的下冲。由于该下冲，电压状态朝向所施加的电压为负的状态变化，也就是说，朝向图3A的左手侧移动。因此，写入“0”的铁电电容器的极化状态移动至图3B所示的极化状态17的位置。在板线PL返回至其初始电位时，极化状态根据铁电电容器的磁滞的小回环特性而变化。写入“0”的铁电电容器的极化状态从而以移动至图3C所示的极化状态18的位置而告终。以这种方式，与原始极化状态16相比，数据“0”的极化的量减少，如极化状态18的位置所示。 [0013] 因此，期望的是提供其中减少了干扰的铁电存储器。 [0015] [专利文献2]日本专利公开号2007-80343 [0016] [专利文献3]日本专利公开号2009-64440 [0017] [专利文献4]日本专利公开号2004-227686发明内容 [0018] 根据实施方式的一个方面，铁电存储器设备包括：存储器阵列，其包括多个铁电存储器单元；码生成电路，其被配置为将写入数据和奇偶校验生成器矩阵相乘以生成校验比特，由此产生汉明码，该汉明码中布置有信息比特和校验比特，该信息比特是写入数据；以及驱动电路，其被配置为将汉明码写入存储器阵列，其中奇偶校验生成器矩阵具有多个行，并且每一行中“1”的数目是偶数。附图说明 [0019] 图1是示出铁电存储器的存储单元的配置的示例的图； [0020] 图2是示出图1所示的铁电存储器单元的信号波形的图； [0021] 图3A至图3C是示出写入“0”的铁电电容器受到干扰的机制的图； [0022] 图4是示出铁电存储器设备的配置的示例的图； [0023] 图5是示出感测放大器的配置的示例的图； [0024] 图6A和图6B是示出在码生成电路中使用的奇偶校验生成器矩阵的示例的图； [0025] 图7是示出实现图6B所示的奇偶校验生成器矩阵的逻辑电路的配置的示例的图； [0026] 图8是示出在校验-错误校正电路中使用的校验矩阵的示例的图； [0027] 图9是示出实现图8所示的校验矩阵的逻辑电路的配置的示例的图； [0028] 图10是示出扩展汉明码的奇偶校验生成器矩阵的示例的图； [0029] 图11是示出实现图10所示的奇偶校验生成器矩阵的逻辑电路的配置的示例的图； [0030] 图12是示出在使用扩展汉明码的情况下在校验-错误校正电路中使用的校验矩阵的示例的图； [0031] 图13是示出实现图12所示的校验矩阵的逻辑电路的配置的示例的图； [0032] 图14是示出在采用扩展汉明码时在码生成电路中使用的逻辑电路的配置的变型的图； [0033] 图15是示出在采用扩展汉明码时在校验-错误校正电路中使用的逻辑电路的配置的变型的图； [0034] 图16是示出铁电存储器设备的配置的变型的图； [0035] 图17是示出当在铁电存储器设备中写入时进行的操作的示例的流程图； [0036] 图18是示出当在铁电存储器设备中读取时进行的操作的示例的流程图；以及[0037] 图19是示出实现在码生成电路中使用的奇偶校验生成器矩阵的逻辑电路的配置的示例的图。 具体实施方式[0038] 下面，将参考附图来描述本发明的实施方式。 [0039] 图4是示出了铁电存储器设备的配置的示例的图。图4示出的铁电存储器设备包括存储器阵列20、码生成电路21、位线写入驱动器22、列选择解码器23、行选择解码器24、感测放大器25以及校验-错误校正电路26。在图4和随后的图中，在如方框所示的功能块或电路块之间的边界基本表示功能边界，并且可以不对应于根据物理位置的分隔、根据电信号的分隔、根据控制逻辑的分隔等。每个功能块或电路块可以是与其他块在某种程度上物理地分离的硬件模块，或者可以表示以下硬件模块中的功能：在该硬件模块中这个块和其他块物理地组合在一起。 [0040] 存储器阵列20包括多个铁电存储器单元29。铁电存储器单元29以矩阵形式以行和列来布置。以行水平布置的铁电存储器单元29连接至同一字线WL和同一板线PL。以列竖直布置的铁电存储器单元29连接至同一位线BL。行选择解码器24选择性地驱动字线WL之一和板线PL之一。位线BL连接至列选择解码器23。铁电存储器单元29中的每一个具有图1示出的配置。也就是说，每一个铁电存储器单元29包括单元选择晶体管10和铁电电容器11，并且单元选择晶体管10的栅极节点连接至对应的字线WL，铁电电容器11的一端连接至对应的板线PL。铁电电容器11的另一端连接至单元选择晶体管10的沟道的一端，并且单元选择晶体管10的沟道的另一端连接至对应的位线BL。存储器阵列20的铁电存储器单元29是1T1C类型。 [0041] 行选择解码器24响应于行地址而选择性地激活字线WL之一，以便连接至激活的字线WL的铁电存储器单元29的铁电电容器11被耦接至位线BL。列选择解码器23将写入数据提供给与写入列地址对应的位线BL，以便写入数据被写入至位于写入列地址处的铁电电容器11。与不同于写入列地址的其他列地址相对应的铁电电容器11可以使从其检索的数据重写入其。根据图2示出的信号波形进行针对铁电存储器单元29的读取操作和写入操作。 [0042] 码生成电路21从铁电存储器设备外部接收写入数据。码生成电路21将写入数据和奇偶校验生成器矩阵相乘以生成校验比特，由此产生其中布置有信息比特和校验比特的汉明码，信息比特用作为写入数据。在汉明码中，对于8比特宽度的信息比特需要4比特作为校验比特，对于16比特宽度的信息比特需要5比特作为校验比特，对于32比特宽度的信息比特需要6比特作为校验比特，对于64比特宽度的信息比特需要7比特作为校验比特。 [0043] 例如，在写入数据的比特数目(即信息比特的数目)为16的情况下，使用具有5行16列的奇偶校验生成器矩阵。该奇偶校验生成器矩阵和16比特长的列向量相乘以生成5个校验比特。将针对信息比特的数目为16并且校验比特的数目为5的示例提供以下描述。信息比特的数目和校验比特的数目不限于本示例的这些数目。 [0044] 正如后面将描述的，在码生成电路21中使用的奇偶校验生成器矩阵中的每一行在行中具有偶数个“1”。也就是说，用于计算与信息比特的内积(也就是说，用于使用乘积计算中的逻辑乘积(logical products)以及求和计算中的异逻辑和(exclusive logical sum)来计算乘积之和)的每个向量具有偶数个值为“1”的向量元素。 [0045] 位线写入驱动器22将由码生成电路21生成的汉明码写入至存储器阵列20。这样做时，对于由列选择解码器23选择为与写入列地址相对应的铁电存储器单元29进行数据写入操作。至于行地址，行选择解码器24选择性地激活与写入行地址对应的字线WL之一和板线PL之一，以便对于位于该行地址处的铁电存储器单元29进行数据写入操作。 [0046] 在数据写入操作的情况下，在所读取的列地址处从由列选择解码器23选择的铁电存储器单元29读取数据，然后该数据被提供给感测放大器25。更具体地，对感测放大器25施加以下电压：该电压响应于从与所读取的列地址对应的铁电电容器11流入位线BL的电荷量。感测放大器25检测从存储器阵列20读取的数据。也就是说，感测放大器25通过校验响应于从铁电电容器11流入位线BL的电荷量的电压，来确定读取的数据中的每个比特是“0”还是“1”。读取的数据包括16个信息比特和5个校验比特。 [0047] 校验-错误校正电路26基于16个信息比特和5个校验比特来校验和校正所读取数据中的错误。具体地，校验-错误校正电路26利用与码生成电路21相同的电路来将奇偶校验生成器矩阵和信息比特所组成的列向量相乘，以生成5个校验比特。校验-错误校正电路26在5个生成的校验比特和5个读取的校验比特之间进行逐比特比较，以生成5比特校正子(syndrome)。在校正子的5个比特中，对于其来说两个相比较的比特具有相同值的每一比特被设定为“0”，并且对于其来说两个相比较的比特具有不同值的每一比特被设定为“1”。该校正子用于识别错误位置。校验-错误校正电路26将识别到错误的位置处的比特值反转，由此输出16个校正的信息比特作为读取数据。从铁电存储器设备输出读取数据。注意的是，如果将汉明码用于例如错误校正，如果在码中出现一比特错误，则错误校正是可能的，而如果出现两比特错误，则仅可以检测错误。 [0048] 图5是示出感测放大器25的配置的示例的图。图5示出的感测放大器25包括第一感测放大器31、第二感测放大器32以及传输门33至36。端子37接收响应于从铁电存储器单元29流入位线BL的电荷量的电压。端子38接收响应于与从第一参考单元读取的数据对应的电荷量的第一参考电压VREF1。端子39接收响应于与从第二参考单元读取的数据对应的电荷量的第二参考电压VREF2。第一参考单元和第二参考单元可以是以矩阵形式布置在存储器阵列20中的铁电存储器单元29中的两个铁电存储器单元。例如，在图4示出的存储器阵列20中，连接至最左边位线BL的每一个铁电存储器单元29可以用作为第一参考单元，并且连接至最左起第二个位线BL的每一个铁电存储器单元29可以用作为第二参考单元。也就是说，共同连接至要同时读取或同时写入的字线WL中的同一字线的铁电存储器单元29可以包括一个第一参考单元和一个第二参考单元。 [0049] 第一感测放大器31比较从第一参考单元读取的数据与信息比特的读取数据。也就是说，第一感测放大器31比较第一参考电压VREF1与施加至端子37的读取数据电压。第二感测放大器32比较从第二参考单元读取的数据与信息比特的读取数据。也就是说，第二感测放大器32比较第二参考电压VREF2与施加至端子37的读取数据电压。此时，传输门33至36全部处于导通状态。 [0050] 第一感测放大器31与第二感测放大器32中的每一个用以增加两个输入端子之间的电压差。第一参考电压VREF1可以对应于数据“1”，并且第二参考电压VREF2可以对应于数据“0”。信息比特的读取数据电压可以接近于数据“1”的电压。在这种情况下，第二感测放大器32以较高的速率工作而第一感测放大器31以较低的速率工作，以便读取数据电压变成数据“1”的电压。相反地，信息比特的读取数据电压可以接近于数据“0”的电压。在这种情况下，第一感测放大器31以较高的速率工作而第二感测放大器32以较低的速率工作，以便读取数据电压变成数据“0”的电压。以这种方式，感测放大器25可以是双感测放大器类型，该双感测放大器类型利用第一感测放大器31和第二感测放大器32来检测读取数据。 [0051] 在感测放大器25为双感测放大器类型的情况下，连接至同一字线WL的铁电存储器单元29中的至少一个是其中存储了“0”的数据“0”参考单元。可以存在着信息比特和校验比特全部是“1”的情况。在这种情况下，由这些比特的板线PL生成的下冲的全部作用影响以下参考单元：该参考单元是仅有的其中存储“0”的单元。因此，作为仅有的存储“0”的单元的参考单元受到大的干扰，这造成了感测放大器25的感测余量(sense margin)被降低，由此损害了存储器设备的可靠性。 [0052] 图6A和图6B是示出了在码生成电路21中使用的奇偶校验生成器矩阵的示例的图。图6A示出了通用奇偶校验生成器矩阵的示例，并且图6B示出了在码生成电路21中使用的奇偶校验生成器矩阵的示例。在图6A和图6B中示出的奇偶校验生成器矩阵具有5行15列的大小。用这种奇偶校验生成器矩阵乘以具有16比特长度的列向量，以生成5个校验比特。通过保证矩阵的列D00至D15具有各自的不同的比特图案并且每一列中“1”的数目为2或者更多，来生成奇偶校验生成器矩阵。 [0053] 在图6A示出的奇偶校验生成器矩阵的情况下，每一行中“1”的数目在P0行为10，在P1行为9，在P2行为9，在P3行为7，以及在P4行为5。也就是说，在除了P0行之外的四行中“1”的数目是奇数。在这种情况下，使用全部为“1”的16个写入数据信息比特会造成校验比特为“01111”。也就是说，16个信息比特和5个校验比特，总共为21比特，仅包括1个为“0”的比特。将这些信息比特和校验比特写入至存储器阵列20，由此使得具有“0”值的比特受到大的干扰。 [0054] 在校验比特为5个的情况下，在奇偶校验生成器矩阵中可用作为列的图案的总数为26。这是因为25等于32，并且这些32个图案包括具有两个或更多个“1”的26个图案。在这26个图案之中，仅16个图案被用作为奇偶校验生成器矩阵中的列。从26个图案中以适当的方式选择16个图案用于调整每一行中“1”的数目。 [0055] 在图6B示出的奇偶校验生成器矩阵的情况下，每一行中“1”的数目在P0行为10，在P1行为8，在P2行为8，在P3行为8，在P4行为6。也就是说，全部行中“1”的数目都是偶数。在这种情况下，使用全部为“1”的16个写入数据信息比特会造成校验比特为“00000”。也就是说，16个信息比特和5个校验比特，总共21比特，包括5个为“0”的比特。在将这些信息比特和校验比特写入至存储器阵列20时，因此，影响具有“0”值的比特的干扰的量可以被降低。 [0056] 图7是示出实现图6B示出的奇偶校验生成器矩阵的逻辑电路的配置的示例的图。码生成电路21利用图7示出的逻辑电路来进行将写入数据与奇偶校验生成器矩阵相乘的逻辑运算，以生成校验比特。 [0057] 图7示出的逻辑电路包括多个异或门40。异或门40中的任意给定的一个具有用于接收输入比特D0至D15中的一个输入比特的一个输入，以及另一个输入，该另一个输入用于接收输入比特D0至D15中的另一个输入比特，或者异或门40中的另一异或门的输出。在关注输入比特D0至D15中的给定的一个输入比特时，将所关注的这个比特作为其输入的异或门40对应于在图6B示出的奇偶校验生成器矩阵的列D00至D15当中的相应列中出现的“1”值。 在关注例如图6B示出的D05列时，该列的比特图案为“01010”。在比特图案“01010”中从左起第二比特(即图6B中从顶部起第二比特)在P1行的位置处具有“1”值。出现在P1行D05列处的“1”与D05列的信息比特的值之间的逻辑乘积用作为以下项中的一个：所述项在异或计算中相加以生成校验比特P1。也就是说，假设其他信息比特的值不变化，在D05列的信息比特具有“1”值的情况下所计算的校验比特P1的值是在D05列的信息比特具有“0”值的情况下所计算的校验比特P1的值的反转。因为这样，在图7示出的逻辑电路中，异或门40被设置在P1行的位置处以及与奇偶校验生成器矩阵的D05列相对应的输入比特D5的列处。该异或门40计算在D5的值与通过D0至D4所计算的异或之间的异或操作。相同或类似的规则适用于其他输入比特和其他校验比特的情况。 [0058] 图8是示出在校验-错误校正电路26中使用的校验矩阵的示例的图。图8示出的校验矩阵具有5行21列的大小。用该校验矩阵乘以具有21比特长度的列向量，以生成5比特校正子。该21比特长度的列向量包括从存储器阵列20读取和由感测放大器25检测的5个校验比特和16个信息比特。注意的是，与S0至S4行以及D00至D15列对应的5行16列的矩阵等于图6B示出的奇偶校验生成器矩阵。也就是说，计算在奇偶校验生成器矩阵与由16个检索的信息比特组成的列向量之间的相乘，以生成5个校验比特，并且将这5个生成的校验比特与5个检索的校验比特逐比特进行比较，以生成具有5比特长度的校正子。通过将与S0至S4行以及P00至P04列相对应的5行5列矩阵乘以由5个读取的校验比特所组成的列向量，来执行将5个生成的校验比特和5个读取的校验比特逐比特进行比较的计算。 [0059] 图9是示出实现图8所示的校验矩阵的逻辑电路的配置的示例的图。校验-错误校正电路26利用图9示出的逻辑电路来进行将读取数据与校验矩阵相乘的逻辑运算，由此生成校正子。 [0060] 图9示出的逻辑电路包括多个异或门40和多个异或门42。由异或门40组成的逻辑电路部分具有与图7示出的逻辑电路相同的配置。在图9示出的逻辑电路中，由异或门40组成的逻辑电路部分生成5个校验比特，由5个异或门42将该5个校验比特与5个读取的校验比特P0至P4逐比特进行比较，以生成校正子S0至S4。两个比较比特具有相同值造成了输出校正子的对应比特为“0”。两个比较比特具有不同值造成了输出校正子的对应比特为“1”。一比特错误的发生生成了等于“01010”的校正子S0至S4的事实意味着：这种一比特错误发生在具有与该校正子的比特图案相同的比特图案的校验矩阵的D05列的位置处。 [0061] 图10是示出用于扩展汉明码的奇偶校验生成器矩阵的示例的图。图10示出的奇偶校验生成器矩阵具有6行16列的大小。将这种奇偶校验生成器矩阵乘以具有16比特长度的列向量以生成6个校验比特。注意的是，与行P0至P4以及列D00至D15对应的5行16列的矩阵等于图6B示出的奇偶校验生成器矩阵。6个生成的校验比特中的5个校验比特与由图6B示出的奇偶校验生成器矩阵所生成的校验比特相同。剩余的一个校验比特是通过计算全部16个信息比特和全部5个生成的校验比特的异或值而获得的奇偶校验比特。 [0062] 图11是示出实现图10示出的奇偶校验生成器矩阵的逻辑电路的配置的示例的图。码生成电路21可以利用图11示出的逻辑电路来进行将写入数据和奇偶校验生成器矩阵相乘的逻辑运算，以生成校验比特。这样做时，码生成电路21可以针对汉明码的全部比特输出奇偶校验比特。在这种情况下，图4示出的位线写入驱动器22将汉明码和奇偶校验比特写入存储器阵列20。 [0063] 图11示出的逻辑电路包括多个异或门40和多个异或门44。由异或门40组成的逻辑电路部分具有与图7示出的逻辑电路相同的配置。在图11示出的逻辑电路中，由异或门40组成的逻辑电路部分生成5个校验比特P0至P4。在图11示出的逻辑电路中，进一步，异或门44计算全部16个信息比特D0至D15和全部5个生成的校验比特P0至P4的异或值，由此生成校验比特P5。在16个信息比特D0至D15以及5个校验比特P0至P4中“1”的数目是偶数时，校验比特P5假设为“0”，并且在“1”的数目为奇数时假设为“1”。 [0064] 图12是示出在使用扩展汉明码的情况下在校验-错误校正电路26中使用的校验矩阵的示例的图。图12示出的校验矩阵具有6行22列的大小。将该校验矩阵乘以具有22比特长度的列向量，以生成6比特校正子。该22比特长度的列向量包括从存储器阵列20读取并且由感测放大器25检测的16个信息比特和6个校正比特。注意的是，与行S0至S4以及列D00至D15相对应的5行16列的矩阵等于图6B示出的奇偶校验生成器矩阵。也就是说，计算在奇偶校验生成器矩阵与由16个检索的信息比特所组成的列向量之间的相乘，以生成5个校验比特，并且将这5个生成的校验比特与5个检索的校验比特进行逐比特比较，以生成具有5比特长度的校正子S0至S4。通过将与行S0至S4以及列P00至P04相对应的5行5列的矩阵乘以5个读取的校验比特所组成的列向量，来执行将5个生成的校验比特和5个读取的校验比特进行逐比特比较的计算。与S5行和列D00至P05相对应的1行22列的矩阵被用于计算全部16个检索的信息比特D0至D15与全部6个检索的校验比特P0至P5的异或值，以生成校正子S5。 [0065] 在检索的信息比特和校验比特中包含仅一比特错误的情况下，校正子S5变为“1”。在这种情况下，校验-错误校正电路26可以响应于校正子S0至S4的比特图案来识别1比特错误的比特位置，以校正错误。在所检索的信息比特和校验比特中包含2比特错误的情况下，校正子S5变为“0”，并且校正子S0至S4包括一个或更多个为1的比特。在这种情况下，校正子显示出在一比特错误的情况绝不会出现的比特图案。校验-错误校正电路26由此将通知发送至外部，而不进行校验和错误校正。 [0066] 图13是示出实现图12示出的校验矩阵的逻辑电路的配置的示例的图。校验-错误校正电路26利用图13示出的逻辑电路来进行将读取数据和校验矩阵相乘的逻辑运算，由此生成校正子。 [0067] 图13示出的逻辑电路包括多个异或门40、多个异或门42以及多个异或门44。由异或门40组成的逻辑电路部分具有与图7示出的逻辑电路相同的配置。在图13示出的逻辑电路中，由异或门40组成的逻辑电路部分生成5个校验比特，由5个异或门42将该5个校验比特与5个读取的校验比特P0至P4进行逐比特比较，以生成校正子S0至S4。两个比较比特具有相同值造成了输出校正子的对应比特为“0”。两个比较比特具有不同值造成了输出校正子的对应比特为“1”。 [0068] 在图13示出的逻辑电路中，进一步，异或门44计算全部16个检索的信息比特D0至D15与全部6个检索的校验比特P0至P5的异或值，由此生成校正子P5。校正子S0是以下的奇偶校验比特：在16个信息比特D0至D15以及6个校验比特P0至P5中“1”的数目为偶数时，该奇偶校验比特假设为“0”，并且在“1”的数目为奇数时，该奇偶校验比特假设为“1”。 [0069] 图14是示出在采用扩展汉明码时在码生成电路21中使用的逻辑电路的配置的变型的图。在图11示出的逻辑电路的情况下，不包括扩展的奇偶校验比特的信息比特和校验比特的总数为21，其中的至少两比特具有“0”值。在两比特具有“0”值的情况下，具有“1”值的比特的数目为19个，使得扩展的奇偶校验比特的计算值为“1”。因此，在总共22个比特中20个比特为“1”，这意味着与不使用扩展奇偶校验比特的情况(即，使用汉明码的情况)相比，受到的干扰的量增加。 [0070] 图14示出的逻辑电路将反相器46作为相对于图11示出的逻辑电路的附加元件。反相器46将图11示出的逻辑电路所计算的扩展奇偶校验比特反转，并且图14示出的逻辑电路输出反转后的值作为扩展的奇偶校验比特。利用该布置，在两个比特具有“0”值的情况下，具有“1”值的比特的数目为19个，使得扩展奇偶校验比特的计算值为“0”。在这种情况下，在总共22个比特中至少3个比特为“0”，这意味着与图11所示的比特值未被反转的情况相比，干扰量降低。 [0071] 图15是示出在采用扩展汉明码时在校验-错误校正电路26中使用的逻辑电路的配置的变型的图。通过使用图14示出的逻辑电路生成扩展汉明码(即汉明码加扩展奇偶校验比特)造成了奇偶校验比特(即校验比特P5)是原始比特值的反转。在图13示出的逻辑电路中，如前所述，异或门44计算全部16个检索的信息比特D0至D15和全部6个检索的校验比特P0至P5的异或值，由此生成校正子P5。图15示出的逻辑电路具有用于将从存储器阵列检索的奇偶校验比特的逻辑值反转的反相器48，该反相器48作为相对于图13示出的逻辑电路的附加元件。反相器48将检索的校验比特P5的逻辑值反转。计算校验比特P5的值的反转、16个信息比特D0至D15、以及5个剩余的校验比特P0至P4的异或值，以生成校正子S5。该布置使得能够计算校正子S5的正确值。 [0072] 图16是示出铁电存储器设备的配置的变型的图。在图16中，与图4中的元件相同或相应的元件被用相同或相应的附图标记来表示，并且将根据需要省略其描述。图16仅示出了与图4不同的部分以及图4周边的部分，并且从图示中省略了与图4中相同的部分。 [0073] 在图16示出的铁电存储器设备中，取代于图4示出的码生成电路21而设置了码生成电路21A，并且取代于图4示出的校验-错误校正电路26而设置了校验电路26A和错误校正电路26B。与码生成电路21类似，码生成电路21A将写入数据与奇偶校验生成器矩阵相乘以生成校验比特，从而产生其中布置有信息比特和校验比特的汉明码，并且信息比特用作为写入数据。校验电路26A基于从存储器阵列20检索(即读取)的信息比特和校验比特来计算校正子，以对于检索的数据做出错误校正。错误校正电路26B将通过使用校正子发现错误的位置处的比特值反转，从而输出校正信息比特作为读取数据。在图16示出的铁电存储器设备中，响应于来自铁电存储器设备外部的指令来使全“1”模式信号有效(asserted)，并且全“1”模式信号被施加至码生成电路21A和校验电路26A。为了将信息比特和校验比特的全部比特设定为“1”，使该全“1”模式信号有效。 [0074] 图17是示出当在铁电存储器设备中写入时所执行的操作的示例的流程图。注意的是，在图17和随后的流程图中，执行流程图中示出的步骤的顺序仅是示例。所公开技术的范围不限于公开的顺序。例如，描述可以说明在进行B步骤之前进行A步骤。尽管这样描述，物理上和逻辑上也可以在A步骤之前进行B步骤，同时可以在B步骤之前进行A步骤。在这种情况下，影响流程图的结果的所有因果关系可以是相同的，而不管首先进行哪个步骤。然后由此得出结论，出于公开技术的目的，明显的是可以在进行A步骤之前进行B步骤。尽管说明在B步骤之前进行A步骤，但是这种描述不意图将如上所述的明显例子置于公开技术的范围之外。这种明显例子不可避免地落入本公开内容意图的技术的范围内。 [0075] 在步骤S1中，施加至码生成电路21A的写入数据被固定。在步骤S2中，码生成电路21A确定是否要进行全“1”模式写入。具体地，码生成电路21A确定在全“1”模式信号处于有效状态的情况下要进行全“1”模式写入。 [0076] 如果步骤S2中的校验发现要进行全“1”模式写入，则码生成电路21A在步骤S3中将全部校验比特设定为“1”。例如，在校验比特的数目为5个的情况下，这些校验比特被设定为“11111”。在步骤S5中，信息比特和校验比特被通过位线写入驱动器22从码生成电路21A写入至存储器阵列20。这样做时，从外部源提供的写入数据的全部比特被设定为“1”，使得写入至存储器阵列20的信息比特和校验比特均为“1”。 [0077] 如果步骤S2中的校验发现不进行全“1”模式写入，则码生成电路21A在步骤S4中基于写入数据以常规方式生成校验比特。也就是说，计算奇偶校验生成器矩阵与写入数据之间的相乘，以生成校验比特。在步骤S5中，信息比特和校验比特被通过位线写入驱动器22从码生成电路21A写入至存储器阵列20。 [0078] 图18是示出当在铁电存储器设备中进行读取时所执行的操作的示例的流程图。在步骤S11中，从存储器阵列20读取信息比特和校验比特。在步骤S12中，校验电路26A计算校正子，并且确定所计算的校正子的全部比特是否为“1”。例如，在校正子的比特宽度为5的情况下，校验校正子是否等于“11111”。 [0079] 如果步骤S12中的校验发现校正子的全部比特为“1”，则校验电路26A在步骤S13中确定全部比特为“1”。在步骤S14中，错误校正电路26B输出原始信息比特作为读取数据，而不校正这些信息比特。 [0080] 如果步骤S12中的校验发现校正子比特中的至少一比特不是“1”，则校验电路26A在步骤S15中校验是否检测到一比特错误。在检测到一比特错误的情况下，在步骤S16中，错误校正电路26B将校正子所表示的比特位置处的一个比特反转，从而校正该一个比特。在没有检测到一比特错误的情况下，在步骤S17中错误校正电路26B输出从存储器阵列20检索的原始信息比特作为读取数据。 [0081] 图19是示出实现在码生成电路21A中使用的奇偶校验生成器矩阵的逻辑电路的配置的示例的图。码生成电路21A可以利用图19示出的逻辑电路来进行将写入数据与奇偶校验生成器矩阵相乘的逻辑运算，以生成校验比特。 [0082] 图19示出的逻辑电路包括多个异或门40和多个或门50。由异或门40组成的逻辑电路部分具有与图7示出的逻辑电路相同的配置。由该电路部分生成的5个校验比特被分别提供给5个或门50的一个输入。5个或门50的另一输入接收全“1”模式信号。为了将写入至存储器阵列20的全部比特设定为“1”，全“1”模式信号被置于有效状态。在全“1”模式信号被设定为“1”的情况下，从或门50输出的校验比特P0至P4被设定为“1”。以这种方式，码生成电路21A生成逻辑值全为“1”的校验比特。 [0083] 根据一个实施方式，提供了一种在其中减小了干扰的铁电存储器。 |
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