比较器、固态成像器件、电子装置及驱动方法 |
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| 申请号 | CN201410108027.2 | 申请日 | 2014-03-21 | 公开(公告)号 | CN104079841B | 公开(公告)日 | 2017-12-22 |
| 申请人 | 索尼公司; | 发明人 | 田中秀树; 松本静德; 永野川晴久; 加地悠一; | ||||
| 摘要 | 本 发明 涉及能够实现低功率消耗和尺寸减小的比较器、固态成像器件、 电子 装置及驱动方法。所述比较器包括：第一放大单元，其包括由第一晶体管和第二晶体管构成的差分对，第一放大单元放大和输出被输入至第一晶体管的栅极的 信号 和被输入至第二晶体管的栅极的信号之间的差值；第二放大单元，其放大从第一放大单元输出的信号；第一电容器，其布置在第一晶体管的栅极与参考信号提供单元之间；第二电容器，其布置在第二晶体管的栅极与 像素 信号配线之间；第三晶体管，其将第一晶体管的栅极与第一电容器之间的连接点连接到像素信号配线；及第四晶体管，其将第二晶体管的栅极与第二电容器之间的连接点连接到像素信号配线。 | ||||||
| 权利要求 | 1.一种比较器，其包括： |
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| 说明书全文 | 比较器、固态成像器件、电子装置及驱动方法技术领域[0001] 本发明涉及比较器、固态成像器件、电子装置及驱动方法，且尤其涉及能够实现低功率消耗和尺寸减小的比较器、固态成像器件、电子装置及驱动方法。 背景技术[0002] 在相关技术中，在诸如数码相机和数码摄像机等包括成像功能的电子装置中，例如，使用了诸如互补金属氧化物半导体(CMOS)图像传感器和电荷耦合器件(CCD)等固态成像器件。固态成像器件包括由用于执行光电转换的光电二极管和多个晶体管组合而成的像素，且基于从布置在平面上的多个像素输出的像素信号来构建图像。 [0003] 例如，在固态成像器件中，将累积在光电二极管中的电荷传输至浮动扩散(FD)单元，FD单元具有预定的电容并被设置在位于光电二极管与放大晶体管的栅极之间的连接单元上。然后，与被保持在FD单元中的电荷的电平相对应的信号被从像素中读出，并通过模数转换(AD)电路进行AD转换，接着被输出。 [0004] 在固态成像器件中，对于用于去除像素特定噪音的信号处理，例如，对从像素输出的像素信号执行相关双采样(correlated double sampling)处理。在该相关双采样处理中，对具有在FD单元中累积的电荷被复位时的电平的信号(P相)以及具有在光电二极管中生成的电荷被保持在FD单元中时的电平的信号(D相)进行采样。然后，能够通过获得各采样值的差值来去除噪音。 [0005] 在CMOS图像传感器中，在保持快门关闭的同时性的情况下，将电荷以整批次的方式从光电二极管传输至FD单元，且随后顺序地读出像素信号。在此情况下，执行用于首先读取D相(信号电平)并接着读取P相(复位电平)的驱动(在下文中，其被适当地称为D相先读取驱动(D-phase first-read drive))(例如，参考日本未审查专利申请2001-238132)。 [0006] 例如，如在日本未审查专利申请2011-229120中披露，在用于执行D相先读取驱动的比较电路中，固态成像器件具有如下构造：外部初始电压被用于设定(调节)内部节点，使得比较器能够根据D相信号电平进行操作。 发明内容[0007] 然而，对于在日本未审查专利申请2011-229120中披露的固态成像器件，在从外部施加用于设定内部节点的初始电压的构造中，由于需要用于提供该电压的电路，所以固态成像器件的功率消耗和电路尺寸增大。 [0008] 在本发明中，期望减小功率消耗和电路尺寸。 [0009] 根据本发明的实施例，提供了一种比较器，其包括：第一放大单元，其包括由晶体管对构成的差分对，所述晶体管对是第一晶体管和第二晶体管，所述第一放大单元用于放大和输出被输入至所述第一晶体管的栅极的信号和被输入至所述第二晶体管的栅极的信号之间的差值；第二放大单元，其放大从所述第一放大单元输出的信号；第一电容器，其布置在所述第一晶体管的栅极与参考信号提供单元之间，所述参考信号提供单元用于提供参考信号，所述参考信号的电压值以恒定斜率下降；第二电容器，其布置在所述第二晶体管的栅极与像素信号配线之间，所述像素信号配线用于从像素读出像素信号，且所述像素用于输出具有与通过光电转换而生成的电荷相对应的信号电平的所述像素信号；第三晶体管，其将所述第一晶体管的栅极与所述第一电容器之间的连接点连接到所述像素信号配线；及第四晶体管，其将所述第二晶体管的栅极与所述第二电容器之间的连接点连接到所述像素信号配线。 [0010] 根据本发明的另一实施例，提供了一种固态成像器件，其包括：像素，其用于输出像素信号，所述像素信号的信号电平与通过光电转换而生成的电荷相对应；及列处理单元，在所述列处理单元中，以与所述像素的列数相对应的方式并行地排列转换单元，所述转换单元用于将从所述像素输出的所述像素信号转换成数字信号。在所述转换单元中包括的比较器包括：第一放大单元，其包括由晶体管对构成的差分对，所述晶体管对是第一晶体管和第二晶体管，所述第一放大单元用于放大和输出被输入至所述第一晶体管的栅极的信号和被输入至所述第二晶体管的栅极的信号之间的差值；第二放大单元，其放大从所述第一放大单元输出的信号；第一电容器，其布置在所述第一晶体管的栅极与参考信号提供单元之间，所述参考信号提供单元用于提供参考信号，所述参考信号的电压值以恒定斜率下降；第二电容器，其布置在所述第二晶体管的栅极与像素信号配线之间，所述像素信号配线用于从所述像素读出所述像素信号；第三晶体管，其将所述第一晶体管的栅极与所述第一电容器之间的连接点连接到所述像素信号配线；及第四晶体管，其将所述第二晶体管的栅极与所述第二电容器之间的连接点连接到所述像素信号配线。 [0011] 根据本发明的又一实施例，提供了一种电子装置，其包括固态成像器件，所述固态成像器件包括：像素，其用于输出像素信号，所述像素信号的信号电平与通过光电转换而生成的电荷相对应；及列处理单元，在所述列处理单元中，以与所述像素的列数相对应的方式并行地排有列转换单元，所述转换单元用于将从所述像素输出的所述像素信号转换成数字信号。在所述转换单元中包括的比较器包括：第一放大单元，其包括由晶体管对构成的差分对，所述晶体管对是第一晶体管和第二晶体管，所述第一放大单元用于放大和输出被输入至所述第一晶体管的栅极的信号和被输入至所述第二晶体管的栅极的信号之间的差值；第二放大单元，其放大从所述第一放大单元输出的信号；第一电容器，其布置在所述第一晶体管的栅极与参考信号提供单元之间，所述参考信号提供单元用于提供参考信号，所述参考信号的电压值以恒定斜率下降；第二电容器，其布置在所述第二晶体管的栅极与像素信号配线之间，所述像素信号配线用于从所述像素读出所述像素信号；第三晶体管，其将所述第一晶体管的栅极与所述第一电容器之间的连接点连接到所述像素信号配线；及第四晶体管，其将所述第二晶体管的栅极与所述第二电容器之间的连接点连接到所述像素信号配线。 [0012] 根据本发明的又一实施例，提供了一种比较器的驱动方法，所述比较器包括：第一放大单元，其包括由晶体管对构成的差分对，所述晶体管对是第一晶体管和第二晶体管，所述第一放大单元用于放大和输出被输入至所述第一晶体管的栅极的信号和被输入至所述第二晶体管的栅极的信号之间的差值；第二放大单元，其放大从所述第一放大单元输出的信号；第一电容器，其布置在所述第一晶体管的栅极与参考信号提供单元之间，所述参考信号提供单元用于提供参考信号，所述参考信号的电压值以恒定斜率下降；第二电容器，其布置在所述第二晶体管的栅极与像素信号配线之间，所述像素信号配线用于从像素读出像素信号，且所述像素用于输出具有与通过光电转换而生成的电荷相对应的信号电平的所述像素信号；第三晶体管，其将所述第一晶体管的栅极与所述第一电容器之间的连接点连接到所述像素信号配线；及第四晶体管，其将所述第二晶体管的栅极与所述第二电容器之间的连接点连接到所述像素信号配线。所述方法包括：在执行用于从所述像素首先读出具有所述信号电平的像素信号之后再读出具有在所述电荷被复位时的复位电平的像素信号的驱动的情况下，当执行所述第一放大单元的用于设定所述第一放大单元的电路内部的初始电压的自动归零操作时，通过使所述第三晶体管和所述第四晶体管处于导通状态，将经由所述像素信号配线提供的像素信号的电压提供至所述第一晶体管的栅极和所述第二晶体管的栅极中的每一者。 [0013] 在本发明的实施例的比较器中，所述第一放大单元包括由晶体管对构成的差分对，所述晶体管对是第一晶体管和第二晶体管，所述第一放大单元用于放大和输出被输入至所述第一晶体管的栅极的信号和被输入至所述第二晶体管的栅极的信号之间的差值。所述第二放大单元放大从所述第一放大单元输出的信号。所述第一电容器布置在所述第一晶体管的栅极与参考信号提供单元之间，所述参考信号提供单元用于提供参考信号，所述参考信号的电压值以恒定斜率下降。所述第二电容器布置在所述第二晶体管的栅极与像素信号配线之间，所述像素信号配线用于从像素读出像素信号，且所述像素用于输出具有与通过光电转换而生成的电荷相对应的信号电平的所述像素信号。所述第三晶体管将所述第一晶体管的栅极与所述第一电容器之间的连接点连接到所述像素信号配线。所述第四晶体管将所述第二晶体管的栅极与所述第二电容器之间的连接点连接到所述像素信号配线。 [0015] 图1是图示了根据本发明实施例的固态成像器件的构造示例的框图； [0016] 图2说明了像素的构造； [0017] 图3说明了D相先读取驱动； [0018] 图4是图示了根据本发明第一实施例的比较器的构造示例的电路图； [0019] 图5图示了比较器的第一驱动方法中的时序图； [0020] 图6图示了比较器中的电压波形； [0021] 图7图示了相关技术中的比较器中的电压波形； [0022] 图8图示了相关技术中的比较器所需的外部施加电压生成电路； [0023] 图9是图示了相关技术中的比较器的构造示例的电路图； [0024] 图10图示了相关技术中的使用外部施加电压生成电路的比较器中的波形； [0025] 图11图示了比较器的第二驱动方法中的时序图； [0026] 图12A和图12B图示了比较器的第一驱动方法与第二驱动方法之间的差异； [0027] 图13是图示了根据本发明第二实施例的比较器的构造示例的电路图； [0028] 图14图示了比较器的时序图； [0029] 图15是图示了根据本发明第三实施例的比较器的构造示例的电路图； [0030] 图16是图示了根据本发明第四实施例的比较器的构造示例的电路图； [0031] 图17图示了在执行P相先读取驱动的情况下的比较器的内部电压波形；及[0032] 图18图示了被安装在电子装置上的成像装置的构造示例的框图。 具体实施方式[0033] 在下文中，将参考附图对本发明的特定实施例进行详细的说明。 [0034] 图1是图示了根据本发明实施例的固态成像器件的构造示例的框图。 [0035] 如图1所示，固态成像器件11是CMOS图像传感器，并被配置成包括像素阵列单元12、时序控制单元13、参考信号生成电路14、行扫描单元15、列扫描单元16及列处理单元17。 [0036] 在像素阵列单元12中，排列有多个像素21。在图1中的示例中，m行×n列的像素2111～21mn排列成矩阵形状，且各行中的像素21通过m条水平信号线221～22m连接到行扫描单元15，并通过n条垂直信号线231～23n连接到列处理单元17。在像素阵列单元12中，像素2111～ 21mn根据通过水平信号线221～22m从行扫描单元15提供的控制信号进行操作，并通过垂直信号线231～23n输出具有与接收光的量相对应的电平的像素信号。 [0037] 时序控制单元13基于主时钟信号MCK来生成信号，并控制参考信号生成电路14、行扫描单元15、列扫描单元16和列处理单元17的操作时序。例如，时序控制单元13生成作为参考信号生成电路14和列处理单元17的操作参考的时钟信号CLK，并将时钟信号CLK提供至参考信号生成电路14和列处理单元17。时序控制单元13生成用于控制参考信号生成电路14的操作的控制信号CS1，并将控制信号CS1提供至参考信号生成电路14，并且生成用于控制列处理单元17的操作的控制信号CS2和CS3，并将控制信号CS2和CS3提供至列处理单元17。 [0038] 参考信号生成电路14生成参考信号Vramp(所谓的斜坡信号)，并通过参考信号配线将参考信号Vramp提供至列处理单元17，其中参考信号Vramp的电压根据时钟信号CLK以一定的斜率下降，且电压的值在取决于控制信号CS1的时刻处开始下降。 [0039] 行扫描单元15在取决于时序控制单元13的控制的时刻处将用于控制像素阵列单元12的像素2111～21mn的每一行的驱动的控制信号(例如，传输信号、选择信号和复位信号等)提供至像素2111～21mn。 [0040] 列扫描单元16在取决于时序控制单元13的控制的时刻处将控制信号提供至列处理单元17，该控制信号用于按照像素2111～21mn中的每一行的顺序将通过列处理单元17进行AD转换而生成的像素信号输出至水平输出线。 [0041] 列处理单元17包括与排列在像素阵列单元12中的像素2111～21mn的列数相对应的n个AD转换电路301～30n。像素2111～21mn通过垂直信号线231～23n连接到列处理单元17。然后，在列处理单元17中，AD转换电路301～30n进行AD转换，并针对像素2111～21mn的每一行并行地输出从像素2111～21mn输出的像素信号。 [0042] AD转换电路301～30n被配置成分别包括比较器311～31n、计数器321～32n、开关331～33n及存储器341～34n。AD转换电路301～30n具有相同的构造。因此，在下文中，在不区分彼此的情况下，将AD转换电路301～30n称为AD转换电路30。上述说明也将应用于AD转换电路30的各部分。 [0043] 在比较器31中，一个输入端子通过垂直信号线23连接到像素21，另一个输入端子通过参考信号配线连接到参考信号生成电路14，且输出端子连接到计数器32。然后，比较器31对通过垂直信号线23输入的像素信号的电压和从参考信号生成电路14提供的参考信号Vramp进行比较，例如，在参考信号Vramp的电压高于像素信号的电压的情况下，输出高电平信号，且在参考信号Vramp的电压等于或低于像素信号的电压的情况下，输出低电平信号。 [0044] 根据从时序控制单元13提供的控制信号CS2，计数器32按照与从时序控制单元13提供的时钟信号CLK同步的方式进行计数。例如，计数器32通过按照与时钟信号CLK同步的方式进行向下计数或向上计数来测量从比较器31中的比较操作的开始至比较操作的结束之间的比较持续时间(例如，在下面图6中说明的D相反转时间和P相反转时间)。 [0045] 在计数器32完成了对预定行中的像素21的计数时的时间点处，开关33根据从时序控制单元13提供的控制信号CS3处于导通状态。然后，开关33将计数器32的计数结果(即被从模拟信号转换成数字信号的像素信号)传输至存储器34。 [0046] 存储器34根据从列扫描单元16提供的控制信号将所保持的像素信号输出至水平输出线。 [0047] 接下来，参考附图2对像素21的构造进行说明。 [0048] 如图2所示，像素21被配置成包括光电二极管41、传输晶体管42、电荷累积单元43、FD单元44、放大晶体管45、选择晶体管46及复位晶体管47。 [0050] 传输晶体管42根据从图1中的行扫描单元15提供的传输信号Tx进行驱动。当被提供至传输晶体管42的栅极的传输信号Tx处于高电平时，传输晶体管42处于导通状态，且在光电二极管41中累积的电荷通过传输晶体管42被传输至FD单元44。 [0051] 电荷累积单元43是设置在FD单元44与地电平之间的电容，并累积通过传输晶体管42从光电二极管41传输到D单元44的电荷。 [0052] FD单元44是用于将电荷转换成电压的电荷检测单元，且在放大晶体管45中将保持在FD单元44的电荷转换成电压。 [0053] 放大晶体管45是源极跟随器(source follower)的输入单元，并将具有与累积在FD单元44中的电荷相对应的电平的像素信号输出至垂直信号线23，其中源极跟随器是用于读出通过光电二极管41中的光电转换获得的信号的读出电路。即，放大晶体管45通过将源极经由选择晶体管46连接到垂直信号线23构成了与垂直信号线23的一端相连接的电流源和源极跟随器。 [0054] 选择晶体管46根据从图1中的行扫描单元15提供的选择信号SEL进行驱动。例如，当被提供至选择晶体管46的栅极的选择信号SEL处于高电平时，选择晶体管46处于导通状态并连接放大晶体管45和垂直信号线23，从而使从放大晶体管45输出的输出信号VSL处于能够被输出至垂直信号线23的状态。 [0055] 复位晶体管47根据从图1中的行扫描单元15提供的复位信号RST进行操作。例如，当被提供至复位晶体管47的栅极的复位信号RST处于高电平时，复位晶体管47处于导通状态并使累积在FD单元44中的电荷放电至电源电压VDD，从而使FD单元44复位。 [0056] 垂直信号线23通过电容器51-2连接到比较器31的一个输入端子，且比较器31的另一个输入端子通过电容器51-1连接到用于提供参考信号Vramp的参考信号生成电路14。 [0057] 在以此方式配置的固态成像器件11中，通过将累积在光电二极管41中的电荷整批次地传输至FD单元44并针对各列顺序读出，保持了快门关闭的同时性。 [0058] 在固态成像器件11中，执行D相先读取驱动，其中，首先读出在将累积在光电二极管41中的电荷保持在FD单元44中的状态下的信号电平(D相)，且然后在经由复位晶体管将累积在光电二极管41中的电荷放电的状态下的复位电平(P相)。 [0059] 将参考图3对D相先读取驱动进行说明。在图3中，按照从上至下的顺序图示了复位信号RST、传输信号Tx、选择信号SEL、参考信号Vramp及输出信号VSL。 [0060] 首先，在时间点t1处，通过使复位信号RST和传输信号Tx处于高电平，执行快门操作，使得光电二极管41的电荷被放电。此时，通过在排列在像素阵列单元12中的所有像素21中同时执行快门操作，实现了全局快门(global shutter)，由此所有像素21的累积持续时间具有相同的时序。 [0061] 接下来，在时间点t2处，使复位信号RST和传输信号Tx处于低电平，完成快门操作，且开始累积持续时间，从而累积通过光电二极管41中的光电转换而生成的电荷。 [0062] 然后，在时间点t3处，通过使传输信号Tx处于高电平，累积持续时间结束，且执行传输操作，以将累积在光电二极管41的电荷传输至FD单元44。在累积持续时间结束之前，通过使复位信号RST的脉冲形状处于高电平，使在累积持续时间期间累积在FD单元44中的电荷放电。为了实现全局快门，执行整批次传输，在整批次传输期间，在排列在像素阵列单元12中的所有像素21中同时地执行传输操作。在时间点t4处，当传输信号Tx处于低电平时，传输操作完成。 [0063] 然后，按照从第一行的像素21开始的顺序执行AD转换。首先，在时间点t5处，通过使第一行的像素21的选择信号SEL处于高电平，选择第一行的像素21，且然后放大晶体管45连接到垂直信号线23。在时间点t5之后，在通过垂直信号线23输出的输出信号VSL的电平稳定的状态下，读出与累积在光电二极管41中的电荷相对应的信号电平(D相)。 [0064] 接下来，从时间点t6至时间点t7，复位信号RST处于高电平，通过复位晶体管47使累积在FD单元44中的电荷放电，且然后使FD单元44复位。然后，在时间点t7之后，在输出信号VSL的电平稳定的状态下，读出在使FD单元44的电荷放电的状态下的复位电平(P相)。然后，在时间点t8处，通过使第一行的像素21的选择信号SEL处于低电平，释放第一行的像素21的选择，且然后完成第一行的像素21的AD转换处理。 [0065] 然后，在时间点t9～t12中，与在时间点t5～t8中的情况类似，执行第二行的像素21的AD转换处理，且随后，顺序和重复地执行各行的像素21的AD转换处理，直至第m行的像素21为止。 [0066] 接下来，图4是图示了根据本发明第一实施例的比较器31的构造示例的电路图。 [0067] 如图4所示，比较器31由电容器51-1～51-3、晶体管61-1～61-11及电流源62的组合构成。 [0068] 在比较器31中，晶体管61-6和61-7的源极共同连接并构成差分对，且电流源62连接在共同的源极之间。 [0069] 晶体管61-6的栅极通过电容器51-1连接到用于提供参考信号Vramp的参考信号生成电路14(图1)，且晶体管61-6的栅极中的内部节点Vramp_i是与参考信号Vramp相对应的电压。晶体管61-7的栅极通过电容器51-2连接到用于提供输出信号VSL的垂直信号线23(图1)，且晶体管61-7的栅极中的内部节点VSL_i是与输出信号VSL相对应的电压。 [0070] 晶体管61-8连接在晶体管61-6的漏极和电源电压VDD之间并具有二极管构造，也就是说，在二极管构造中，栅极和漏极变成共同连接。晶体管61-9连接在晶体管61-7的漏极和电源电压VDD之间。晶体管61-8的栅极和晶体管61-9的栅极彼此共同连接。 [0071] 晶体管61-1连接在晶体管61-6的栅极和漏极之间，且来自行扫描单元15(图1)的控制信号xφ1被提供至晶体管61-1的栅极。晶体管61-2连接在晶体管61-7的栅极和漏极之间，且来自行扫描单元15的控制信号xφ2被提供至晶体管61-2的栅极。 [0072] 晶体管61-3连接在晶体管61-6的栅极和垂直信号线23之间，且来自行扫描单元15的控制信号xφ3被提供至晶体管61-3的栅极。晶体管61-4连接在晶体管61-7的栅极和垂直信号线23之间，且来自行扫描单元15的控制信号xφ4被提供至晶体管61-4的栅极。即，晶体管61-3和61-4的源极共同连接到垂直信号线23。 [0073] 晶体管61-11连接在比较器31的输出端子和电源电压VDD之间，且晶体管61-11的栅极连接到晶体管61-7与晶体管61-9之间的连接点。 [0074] 晶体管61-10连接在晶体管61-11的源极和接地之间，且晶体管61-10的栅极连接到晶体管61-5与电容器51-3之间的连接点。 [0075] 晶体管61-5的漏极连接到比较器31的输出端子，且晶体管61-5的源极通过电容器51-3接地，且来自行扫描单元15的控制信号φ5被提供至晶体管61-5的栅极。 [0076] 比较器31以此方式进行配置。因此，通过由成对配置的晶体管61-6和晶体管61-7构成的差分对，该差分对放大并输出被输入至晶体管61-6的栅极的参考信号Vramp和被输入至晶体管61-7的栅极的输入信号VSL之间的差值。差分放大器的输出被由晶体管61-10和晶体管61-11构成的源-地放大器放大，并从比较器31的输出端子输出。 [0077] 在下文中，将由晶体管61-6～61-9和电流源62构成的源-地放大器称为首级放大器81，且将首级放大器81的输出设定为放大器输出VOUT1。将由晶体管61-10～61-11构成的差分放大器称为后级放大器82，且将后级放大器82的输出设定为放大器输出VOUT2。晶体管61-1～61-5用于在比较器31电路中设定初始电压的操作(在下文中被称为自动归零操作(auto-zero operation))。电容器51-1～51-3是用于保持放大器的内部电压(操作点)的电容器件。 [0078] 在图5中，图示了比较器31的第一驱动方法中的时序图。 [0079] 在图5中，按照从上至下的顺序图示了用于控制晶体管61-1的控制信号xφ1、用于控制晶体管61-2的控制信号xφ2、用于控制晶体管61-3的控制信号xφ3、用于控制晶体管61-4的控制信号xφ4、用于控制晶体管61-5的控制信号φ5、用于在比较电压电平时作为参考的参考信号Vramp及从像素21输出至垂直信号线23的输出信号VSL。 [0080] 首先，在时间点t21处，控制信号xφ1和xφ2从高电平移位至低电平，且控制信号φ5从低电平移位至高电平。此时，控制信号xφ3和xφ4保持高电平。因此，由于反转的控制信号被输入至晶体管61-1和晶体管61-2，所以晶体管61-1和晶体管61-2分别根据控制信号xφ1和xφ2处于导通状态，且晶体管61-5根据控制信号φ5处于导通状态。以此方式，开始后级放大器82的自动归零操作。 [0081] 即，在后级放大器82的自动归零操作中，将由处于导通状态的晶体管61-1和晶体管61-2设定的初始电压保持为晶体管61-6的栅极中的内部节点Vramp_i并保持为晶体管61-7的栅极中的内部节点VSL_i。同时，在后级放大器82中，通过使晶体管61-5处于导通状态，与首级放大器81的放大器输出VOUT1相对应的电流在晶体管61-10和晶体管61-11中流动。然后，在晶体管61-5处于断开状态时的时间点(t22)处，将与晶体管61-10中的电流的量相对应的电压值保持在电容器51-3中。 [0082] 在时间点t22处，通过使控制信号φ5移位至低电平且使晶体管61-5处于断开状态时，完成后级放大器82的自动归零操作。随后，使控制信号xφ1和xφ2移位至高电平且晶体管61-1和晶体管61-2处于断开状态。 [0083] 接下来。在时间点t23处，使控制信号xφ3和xφ4从高电平移位至低电平。因此，由于反转的控制信号被输入至晶体管61-3和晶体管61-4，所以晶体管61-3和晶体管61-4分别根据控制信号xφ3和xφ4处于导通状态。以此方式，开始首级放大器81的自动归零操作。 [0084] 即，在首级放大器81的自动归零操作中，将通过垂直信号线23提供的输出信号VSL的信号电平直接输入至晶体管61-6和晶体管61-7的栅极。以此方式，将输出信号VSL的信号电平设定为晶体管61-6的栅极中的内部节点Vramp_i和晶体管61-7的栅极中的内部节点VSL_i的初始电压。 [0085] 在时间点t24处，使控制信号xφ3和xφ4移位至高电平且晶体管61-3和晶体管61-4处于断开状态，完成首级放大器81的自动归零操作。 [0086] 随后，参考信号Vramp在时间t25至t26的时段期间以恒定斜率下降，且执行D相的AD转换。然后，如参考图3所说明，在FD单元44被复位之后，参考信号Vramp在时间t27至t28的时段期间以恒定斜率下降，且执行P相的AD转换。 [0087] 以此方式，在比较器31中的首级放大器81的自动归零操作中，可将输出信号VSL的信号电平自动地设定(调节)为晶体管61-6的栅极中的内部节点Vramp_i和晶体管61-7的栅极中的内部节点VSL_i的初始电压。 [0088] 接下来，在图6中，图示了比较器31中的电压波形。 [0089] 如参考图5所说明，当进行首级放大器81的自动归零操作时，将内部节点Vramp_i和内部节点VSL_i的初始电压设定为通过垂直信号线23提供的输出信号VSL的信号电平。 [0090] 此时，由于输出信号VSL对应于被保持在FD单元44中的电荷的电平，即对应于在光电二极管41中生成的电荷的电平，所以输出信号VSL的电位电平取决于照射至光电二极管41的光的照度。因此，如图6所示，在首级放大器81的自动归零操作中，电位电平在照射至光电二极管41的光的照度高的情况下为低，且电位电平在照射至光电二极管41的光的照度低的情况下为高。 [0091] 以此方式，在将内部节点Vramp_i和内部节点VSL_i的初始电压设定为通过垂直信号线23提供的输出信号VSL的信号电平之后，内部节点Vramp_i随着参考信号Vramp以恒定斜率下降而下降。然后，在晶体管61-6的栅极中的内部节点Vramp_i与晶体管61-7的栅极中的内部节点VSL_i相匹配的的电压处，使放大器输出VOUT1和VOUT2反转，且执行D相转换。 [0092] 随后，由于使像素21的FD单元44复位，所以参考信号Vramp被复位成高电压电平，且参考信号Vramp再次下降。接着，在晶体管61-6的栅极中的内部节点Vramp_i与晶体管61-7的栅极中的内部节点VSL_i再次匹配的电压处，使放大器输出VOUT1和VOUT2反转，且执行P相转换。 [0093] 以此方式，由于将内部节点Vramp_i和内部节点VSL_i的初始电压设定为通过垂直信号线23提供的输出信号VSL的信号电平，所以比较器31在D相转换中的操作点(在附图中用ο图示的点)随着垂直信号线23的电压电平发生变化。相比之下，由于各像素21的垂直信号线23的复位电平略有变化但大体上相同，所以比较器31在P相转换中的操作点(在附图中用ο图示的点)大体上相同。 [0094] 因此，通过设计比较器31使得复位电平（P相的电压电平）合适地处于可操作输入范围内，根据D相的电压电平来自动地确定初始电压。因此，比较器31能够在不调整初始电压的情况下执行AD转换。 [0095] 在比较器31中，通过将内部节点Vramp_i和内部节点VSL_i的初始电压设定为通过垂直信号线23提供的输出信号VSL的信号电平，不需要用于设定那些初始电压的外部电源，且因此，可实现功率消耗和尺寸的减小。 [0096] 参考图7～图9对相关技术中的比较器进行说明。 [0097] 例如，在如参考图3说明的D相先读取驱动中，在具有自动归零功能的后级比较电路中执行AD转换的情况下，在相关技术中，参考先读出的D相来执行自动归零操作，且因此操作点被设定在电路内部。 [0098] 在图7中，图示了这类情况下的比较电路内部的电压波形。 [0099] 如图7所示，用于连接像素和比较电路的垂直信号线的电压电平在D相转换时为低，并由于使像素21的FD单元44复位而在P相转换时为高。因此，如果参考D相来执行自动归零操作，那么比较电路(即，内部节点Vramp_i和内部节点VSL_i)的内部电压超出首级放大器81的可操作电压范围。因此，难以正常地执行AD转换处理。 [0100] 如在上述日本未审查专利申请2011-229120所披露，需要从外部施加用于设定(调节)内部节点的初始电压，以使比较器可以根据D相信号的信号电平进行操作。 [0101] 即，如图8所示，为了在相关技术中正常操作比较器31A，外部施加电压生成电路71需要生成任意的外部施加电压Vext并通过参考信号配线将该任意外部施加电压Vext提供至比较器31A。 [0102] 图9是图示了相关技术中的比较器的构造示例的电路图。在图9中的比较器31A中，与图4中的比较器31相同的构造使用相同的附图标记表示，且不进行重复说明。 [0103] 如图9所示，相关技术中的比较器31A的构造与图4中的比较器31的构造的不同点在于，在比较器31A中，晶体管61-3和晶体管61-4的源极被施加有外部施加电压Vext。即，在相关技术中的比较器31A中，晶体管61-3和晶体管61-4的源极连接到外部施加电压生成电路71(图8)，而在图4中的比较器31中，晶体管61-3和晶体管61-4的源极共同地连接到垂直信号线23。 [0104] 在相关技术中的比较器31A中，在首级放大器81的自动归零操作中，将在外部施加电压生成电路71中生成的任意外部施加电压Vext直接输入至用于构成首级放大器81的晶体管61-6和晶体管61-7的栅极。以此方式，设定内部节点Vramp_i和内部节点VSL_i的初始电压。 [0105] 在图10中，图示了使用外部施加电压生成电路71的比较器31A中的电压波形。比较器31A的操作时序图类似于参考图5说明的比较器31的时序图。 [0106] 首先，通过执行首级放大器81的自动归零操作，在将内部节点Vramp_i和内部节点VSL_i设定为施加电压Vext之后，晶体管61-6的栅极中的内部节点Vramp_i随着如图5所示的参考信号Vramp的变化而下降。然后，在内部节点Vramp_i与内部节点VSL_i相匹配的电压处，使放大器输出VOUT1和VOUT2反转，且执行D相转换。 [0107] 随后，通过复位像素21的FD单元44，将参考信号Vramp复位至高电平，且参考信号Vramp再次下降。然后，在内部节点Vramp_i与内部节点VSL_i再次相匹配的电压处，使放大器输出VOUT1和VOUT2反转，且执行P相转换。 [0108] 如图10所示，在相关技术中的比较器31A中，通过外部施加电压Vext来设定内部节点Vramp_i和内部节点VSL_i的初始电压，使得D相转换中的操作点和P相转换中的处于高照度和低照度的操作点落入比较器的操作范围内。即，在相关技术中的比较器31A中，通过适当地设定外部施加电压Vext，避免了如下情况：比较电路的内部电压超出参考图7说明的首级放大器81的可操作电压范围。 [0109] 然而，在成像器件中，通常，从外部施加的电压是电源电压和用于驱动的控制信号。因此，为了通过外部施加电压Vext来设定内部节点Vramp_i和内部节点VSL_i的初始电压，在成像器件中需要用于生成外部施加电压Vext的外部施加电压生成电路71(图8)。此外，由于需要根据像素21的输出信号来设定(调节)外部施加电压Vext，使得内部电压合适地处于可操作电压范围内，所以需要用于执行这类设定的控制电路。因此，成像器件中的功率消耗增大且成像器件的尺寸增大。 [0110] 相比之下，在本发明的比较器31中，如上所述，可将内部节点Vramp_i和内部节点VSL_i的初始电压设定为通过垂直信号线23提供的输出信号VSL的信号电平。以此方式，由于不需要设置外部施加电压生成电路71，所以可实现功率消耗和尺寸的减小。 [0111] 在本发明的比较器31中，自动地确定内部节点Vramp_i和内部节点VSL_i的初始电压以使它们处于首级放大器81的可操作电压范围内。因此，由于不需要设置用于设定初始电压的控制电路，所以能够实现比较器31的简单构造。 [0112] 顺便，在图6所示的驱动中，通过垂直信号线23将输出信号VSL输入至用于构成首级放大器81的晶体管61-6和晶体管61-7，且将内部节点Vramp_i和内部节点VSL_i设定为相同的初始电压。因此，将差分放大器中的失配原样地输出，以作为比较器31的反转误差。对于图1中的列处理单元17，在并行地布置有一些比较器31的构造中，差分放大器中的失配的值由于AD转换的分辨率下降而变得难以忽略。因此，需要解决差分放大器中的失配问题。 [0113] 在图11中，图示了比较器31的第二驱动方法中的时序图。 [0114] 首先，在时间点t31处，使控制信号xφ1和xφ2从高电平移位至低电平，且使控制信号φ5从低电平移位至高电平。此时，控制信号xφ3和xφ4保持在高电平。因此，由于反转的控制信号被输入至晶体管61-1和晶体管61-2，所以晶体管61-1和晶体管61-2分别根据控制信号xφ1和xφ2处于导通状态，且晶体管61-5根据控制信号φ5处于导通状态。以此方式，开始后级放大器82的自动归零操作。 [0115] 在时间点t32处，通过使控制信号φ5移位至低电平且晶体管61-5处于断开状态，完成后级放大器82的自动归零操作。随后，仅使控制信号xφ1移位至高电平且晶体管61-1处于断开状态，且控制信号xφ2保持在低电平。 [0116] 随后，在时间点t33处，使控制信号xφ3从高电平移位至低电平。因此，由于反转的控制信号被输入至晶体管61-3，所以晶体管61-3根据控制信号xφ3处于导通状态。此时，由于控制信号xφ2保持在低电平的状态，所以晶体管61-2保持在导通状态。因此，开始首级放大器81的自动归零操作。在时间点t34处，使控制信号xφ2和xφ3移位至高电平且晶体管61-2和61-3处于断开状态，且因此，完成首级放大器81的自动归零操作。随后，在时间t35至t36的时段期间，执行D相转换，且在时间t37至t38的时段期间，执行P相转换。 [0117] 以此方式，在比较器31的第二驱动方法中的自动归零操作中，在由晶体管61-6～61-9构成的首级放大器81的自动归零操作时，晶体管61-2和晶体管61-3处于导通状态且晶体管61-1和晶体管61-4处于断开状态。因此，首级放大器81具有电压跟随器构造，在该构造中，放大器输出VOUT1和输出信号VSL仅在首级放大器81的自动归零操作期间处在反馈回路中。因此，将用于补偿首级放大器81的失配的电压保持在电容器51-2中，且因此，可抑制比较器31中的由于失配引起的反转误差，使得反转误差减少。 [0118] 将参考图12A和图12B对比较器31的第一驱动方法和第二驱动方法之间的差异进行说明。 [0119] 在图12A中，图示了执行比较器31的第一驱动方法中的首级放大器81的自动归零操作的状态，且在图12B中，图示了执行比较器31的第二驱动方法中的首级放大器81的自动归零操作的状态。 [0120] 如图12A所示，在比较器31的第一驱动方法中的首级放大器81的自动归零操作中，晶体管61-3和晶体管61-4处于导通状态。因此，差分放大器的失配ΔVth作为比较器31的输出Vout中的反转误差ΔVt出现。 [0121] 同时，如图12B所示，在比较器31的第二驱动方法中的首级放大器81的自动归零操作中，晶体管61-2和晶体管61-3处于导通状态，且将用于补偿首级放大器81的失配ΔVth的电压保持在电容器51-2中，因此，可避免首级放大器81的失配ΔVth对比较器31的输出Vout的影响。 [0122] 接下来，图13是图示了根据本发明第二实施例的比较器的构造示例的电路图。在图13所示的比较器31B中，与图4中的比较器31相同的构造使用相同的附图标记表示，且不进行重复的详细说明。 [0123] 即，比较器31B的构造与图4中的比较器31的构造的相同点在于，比较器31B包括电容器51-1～51-3、晶体管61-1～61-11及电流源62。比较器31B的构造与图4中的比较器31的构造的不同点在于，在比较器31B中，增加有晶体管61-12和晶体管61-13，且晶体管61-3和晶体管61-4的源极被提供有外部施加电压Vext。即，在驱动比较器31B时，使用了图8所示的外部施加电压生成电路71。 [0124] 晶体管61-12连接在晶体管61-8的栅极和漏极之间，且来自行扫描单元15(图1)的控制信号xφ6被提供至晶体管61-12的栅极。晶体管61-13连接在晶体管61-9的栅极和漏极之间，且来自行扫描单元15的控制信号xφ7被提供至晶体管61-13的栅极。 [0125] 在以此方式配置的比较器31B中，可通过晶体管61-12和晶体管61-13将作为首级放大器81的有源负载(active load)的晶体管61-8和晶体管61-9的栅极的连接切换至差分放大器的两侧的漏极中任一者。即，可在自动归零操作期间以及在D相转换和P相转换期间执行驱动以通过晶体管61-12和晶体管61-13切换该连接。 [0126] 在图14中，图示了比较器31B的时序图。 [0127] 在图14中，按照从上至下的顺序图示了用于控制晶体管61-1的控制信号xφ1、用于控制晶体管61-2的控制信号xφ2、用于控制晶体管61-3的控制信号xφ3、用于控制晶体管61-4的控制信号xφ4、用于控制晶体管61-5的控制信号φ5、用于控制晶体管61-12的控制信号xφ6、用于控制晶体管61-13的控制信号xφ7、用于在比较电压电平时作为参考的参考信号Vramp以及从像素21输出至垂直信号线23的输出信号VSL。 [0128] 首先，在执行自动归零操作之前的时间点t41处，使控制信号xφ6从低电平移位至高电平且控制信号xφ7从高电平移位至低电平。因此，由于反转的控制信号被输入至晶体管61-12和晶体管61-13，所以晶体管61-12根据控制信号xφ6处于断开状态且晶体管61-13根据控制信号xφ7处于导通状态。以此方式，将晶体管61-8和晶体管61-9的栅极连接到晶体管61-9的漏极。因此，通过晶体管61-13将被输出至后级放大器82的放大器输出VOUT1提供至作为首级放大器81的有源跟随器的晶体管61-8和晶体管61-9的栅极。 [0129] 在时间点t42处，使控制信号xφ1和xφ4从高电平移位至低电平，且控制信号φ5从低电平移位至高电平。此时，控制信号xφ2和xφ3保持在高电平。因此，由于反转的控制信号被输入至晶体管61-1和晶体管61-4，所以晶体管61-1和晶体管61-4分别根据控制信号xφ1和xφ4处于导通状态，且晶体管61-5根据控制信号φ5处于导通状态。以此方式，同时地开始后级放大器82和首级放大器81的自动归零操作。 [0130] 即，首级放大器81具有电压跟随器构造，在该构造中，晶体管61-6和61-8的放大器输出VOUT0和晶体管61-6的栅极中的内部节点Vramp_i处在反馈回路中。这里，由于作为首级放大器81的有源负载的晶体管61-9的连接成为二极管连接，所以放大器输出VOUT1的值是通过从电源电压VDD中减去PMOS晶体管的阀值电压Vthp和PMOS晶体管的过驱动电压ΔV而得到的值，即，VOUT1=VDD-Vthp-ΔV。 [0131] 由于放大器输出VOUT1在这里具有大体上恒定的电压而不取决于首级放大器81的内部节点VSL_i(=VSL)，所以将适于执行后级放大器82的自动归零操作的电压提供至晶体管61-11的栅极。因此，能够以与首级放大器81的自动归零操作并行的方式执行后级放大器82的自动归零操作。 [0132] 在时间点t43处，通过使控制信号φ5移位至低电平且晶体管61-5处于断开状态时，完成后级放大器82的自动归零操作。在时间点t44处，通过使控制信号xφ1和xφ4移位至高电平且晶体管61-1和晶体管61-4处于断开状态，完成首级放大器81的自动归零操作。在时间点t43至t45期间，控制信号xφ6从高电平移位至低电平，且控制信号xφ7从低电平移位至高电平。因此，晶体管61-8和晶体管61-9的栅极被切换以使它们与晶体管61-8的漏极连接。其后，在时间点t45至t46期间，执行D相转换，且在时间点t47至t48期间，执行P相转换。 [0133] 以此方式，在比较器31B中，并行地执行首级放大器81的自动归零操作和后级放大器82的自动归零操作，且因此可一次完成自动归零操作。因此，与需要执行两次自动归零操作(例如，如参考图11所说明的首级放大器81中的自动归零操作和随后的后级放大器82中的自动归零操作)的构造相比，比较器31B可增大处理速度。 [0134] 接下来，图15是图示了根据本发明第三实施例的比较器的构造示例的电路图。在图15所示的比较器31C中，与图13中的比较器31B相同的构造使用相同的附图标记表示，且不进行重复的详细说明。 [0135] 即，比较器31C的构造与图13中的比较器31B的构造的相同点在于，比较器31C包括电容器51-1～51-3、晶体管61-1～61-13及电流源62。比较器31C的构造与图13中的比较器31B的构造的不同点在于，晶体管61-3和晶体管61-4的源极连接到垂直信号线23，并且具有与图4中的比较器31的构造相同的构造。 [0136] 以此方式，在比较器31C中，类似于图4中的比较器31，能够在D相先读取驱动中将通过垂直信号线23提供的输出信号VSL的信号电平设定为内部节点Vramp_i和内部节点VSL_i的初始电压。即，可将比较器31C构造成具有不需要外部施加电压生成电路71(图8)的构造，而图13中的比较器31B具有需要外部施加电压生成电路71的构造。 [0137] 类似于图13中的比较器31B，比较器31C能够根据图14所示的时序图进行操作。即，类似于图13中的比较器31B，比较器31C包括晶体管61-12和晶体管61-13，并从而能够并行地执行首级放大器81的自动归零操作和后级放大器82的自动归零操作。 [0138] 因此，在比较器31C中，由于不需要外部电源，所以可实现功率消耗和尺寸的减小，且可通过一次完成自动归零操作来增大速度。 [0139] 比较器31C的构造适用于在AD转换处理中抑制增益误差的目的。这里，如果电容器51-1的电容量为C1且至首级放大器81的内部节点Vramp_i的寄生电容量(配线上的寄生电容量、晶体管61-6的栅极电容量和晶体管61-1的扩散层电容量等)为Cp1，那么内部节点Vramp_i的幅值相对于参考电压Vramp以C1/(C1+Cp1)的比率衰减(幅值减小)。类似地，如果电容器51-2的电容量为C2且至首级放大器81的内部节点VSL_i的寄生电容量为Cp2，那么输出信号VSL的衰减率为C2/(C2+Cp2)。 [0140] 电容器51-1的电容量C1、电容器51-2的电容量C2、至首级放大器81的内部节点Vramp_i的寄生电容量Cp1和至首级放大器81的内部节点VSL_i的寄生电容量Cp2取决于晶体管61的栅极氧化物膜的膜厚和金属层的层间膜厚等。因此，由于参考信号Vramp和输出信号VSL的衰减率在芯片中或在晶圆表面中均匀分布，所以如果在一个比较器中的内部节点Vramp_i和内部节点VSL_i之间出现差异，那么该差异成为该比较器的增益误差。特别地，在并行地排列多个比较器的列处理单元17(图1)的结构中，该差异在水平方向上导致图像出现阴影。 [0141] 相比之下，比较器31C采用电路构造使用于构成首级放大器81的晶体管61-6和晶体管61-7的栅极中的内部节点Vramp_i和内部节点VSL_i的构造变成两侧对称。以此方式，即使电容器51-1的电容量C1、电容器51-2的电容量C2、至首级放大器81的内部节点Vramp_i的寄生电容量Cp1和至首级放大器81的内部节点VSL_i的寄生电容量Cp2在表面上均匀分布，参考信号Vramp和输出信号VSL之间的局部(在相同的比较器中)的衰减率的差异也是每个电容量的失配的组成部分。因此，可在列处理单元17中减小比较器31C的增益误差。 [0142] 以此方式，在比较器31C中，可抑制AD转换处理中的增益误差。 [0143] 接下来，图16是图示了根据本发明第四实施例的比较器的构造示例的电路图。在图16所示的比较器31D中，与图15中的比较器31C相同的构造使用相同的附图标记表示，且不进行重复的详细说明。 [0144] 即，比较器31D的构造与图15中的比较器31C的构造的相同点在于，比较器31D包括电容器51-1和电容器51-3、晶体管61-1和晶体管61-5～61-13以及电流源62。即，比较器31D具有从图15中的比较器31C中移除了电容器51-2和晶体管61-2～61-4的构造。 [0145] 在以此方式配置的比较器31D中，通过垂直信号线23将输出信号VSL直接提供至晶体管61-7。因此，类似于图4中的比较器31，可将比较器31D构造成具有在D相先读取驱动中不需要外部施加电压生成电路71的构造。 [0146] 类似于图13中的比较器31B，比较器31D能够根据图14所示的时序图来驱动。即，类似于图13中的比较器31B，比较器31D具有包括晶体管61-12和晶体管61-13的构造，并因而能够并行地执行首级放大器81的自动归零操作和后级放大器82的自动归零操作。 [0147] 因此，在比较器31D中，由于不需要外部电源，所以可实现功率消耗和尺寸的减小，且可通过一次完成自动归零操作来增大速度。 [0148] 比较器31D的构造适用于减小电路面积的目的。即，如上所述，比较器31D具有从比较器31C的构造中移除电容器51-2和晶体管61-2～61-4的构造。 [0149] 在列处理单元17的并行地排列有多个比较器31的构造中，特别地，与比较器31的输入端子连接的电容器51-1和51-2在整个列处理单元17的整个电路中所占的面积比率变大。因此，通过采用比较器31D的构造以移除电容器51-2，可有助于极大地减小固态成像器件11的整体面积。 [0150] 在图15中的比较器31C和图16中的比较器31D不仅能够执行如上面参考图3所述的D相先读取驱动，还能够在执行先读取P相的驱动之后执行读取D相的驱动(在下文中，被适当地称为P相先读取驱动)。 [0151] 在图17中，图示了执行P相先读取驱动的情况下的比较器31C或比较器31D的内部电压波形。 [0152] 如图17所示，在P相先读取驱动中，根据通过垂直信号线23提供的输出信号VSL的信号电平来自动地确定比较器31C或比较器31D的内部节点Vramp_i和内部节点VSL_i的初始电压。因此，通过垂直信号线23提供的输出信号VSL的范围自动地与比较器31C或比较器31D的可操作范围相适配，且能够正常执行AD转换。 [0153] 以此方式，在比较器31C或比较器31D中，能够以与D相先读取驱动和P相先读取驱动相同的驱动来执行AD转换。因此，可简化比较器31C或比较器31D的驱动控制。 [0154] 如上所述的固态成像器件11能够适于诸如数码相机和数码摄像机等例如包括成像系统的各种电子装置、具有成像功能的手机或具有成像功能的其他装置。 [0155] 图18图示了被安装在电子装置上的成像装置的构造示例的框图。 [0156] 如图18所示，成像装置101被配置成包括光学系统102、成像器件103、信号处理电路104、监视器105及存储器106，并能够捕捉静态图像和运动图像。 [0157] 光学系统102被配置成具有一个或多个透镜，并将来自物体的图像光(入射光)引导至成像器件103，并在成像器件103的光接收表面(传感器单元)上形成图像。 [0158] 对于成像器件103，采用上面所说明的固态成像器件11。在成像器件103中，根据通过光学系统102在光接收表面上形成的图像在某一时段中累积电子。然后，将根据累积在成像器件103的电子的信号提供至信号处理电路104。 [0159] 信号处理电路104对从成像器件103输出的像素信号执行各种信号处理。将由信号处理电路104执行的信号处理获得的图像(图像数据)提供至监视器105以进行显示或提供至存储器106以进行存储(记录)。 [0160] 在以此方式配置的图像装置101中，通过采用固态成像器件11的构造，能够实现功率消耗和电路尺寸的减小。 [0161] 本发明还可具有下列构造。 [0162] (1)一种比较器，其包括： [0163] 第一放大单元，其包括由晶体管对构成的差分对，所述晶体管对是第一晶体管和第二晶体管，所述第一放大单元用于放大和输出被输入至所述第一晶体管的栅极的信号和被输入至所述第二晶体管的栅极的信号之间的差值； [0164] 第二放大单元，其放大从所述第一放大单元输出的信号； [0165] 第一电容器，其布置在所述第一晶体管的栅极与参考信号提供单元之间，所述参考信号提供单元用于提供参考信号，所述参考信号的电压值以恒定斜率下降； [0166] 第二电容器，其布置在所述第二晶体管的栅极与像素信号配线之间，所述像素信号配线用于从像素读出像素信号，且所述像素用于输出具有与通过光电转换而生成的电荷相对应的信号电平的所述像素信号； [0167] 第三晶体管，其将所述第一晶体管的栅极与所述第一电容器之间的连接点连接到所述像素信号配线；及 [0168] 第四晶体管，其将所述第二晶体管的栅极与所述第二电容器之间的连接点连接到所述像素信号配线第一放大单元，其包括由晶体管对构成的差分对，所述晶体管对是第一晶体管和第二晶体管，所述第一放大单元用于放大被输入至所述第一晶体管的栅极的信号和被输入至第二晶体管的栅极的信号之间的差值并输出所述差值；第二放大单元，其放大从所述第一放大单元输出的信号；第一电容器，其布置在所述第一晶体管的栅极与参考信号提供单元之间，所述参考信号提供单元用于提供参考信号，所述参考信号的电压值以恒定斜率下降；第二电容器，其布置在所述第二晶体管的栅极与像素信号配线之间，所述像素信号配线用于从像素读出像素信号，且所述像素用于输出具有与通过光电转换而生成的电荷相对应的信号电平的所述像素信号；第三晶体管，其将所述第一晶体管的栅极与所述第一电容器之间的连接点连接到所述像素信号配线；及第四晶体管，其将所述第二晶体管的栅极与所述第二电容器之间的连接点连接到所述像素信号配线。 [0169] (2)如(1)所述的比较器，其中，在执行用于从所述像素首先读出具有所述信号电平的像素信号之后再读出具有在所述电荷被复位时的复位电平的像素信号的驱动的情况下，当执行所述第一放大单元的用于设定所述第一放大单元的电路内部的初始电压的自动归零操作时，通过使所述第三晶体管和所述第四晶体管处于导通状态，将经由所述像素信号配线提供的像素信号的电压提供至所述第一晶体管的栅极和所述第二晶体管的栅极中的每一者。 [0170] (3)如(1)或(2)中任一项所述的比较器，其还包括： [0171] 第五晶体管，其将所述第一晶体管连接到电源电压； [0172] 第六晶体管，其将所述第二晶体管连接到所述电源电压； [0173] 第七晶体管，其将所述第一晶体管的栅极连接到所述第一晶体管与所述第五晶体管之间的连接点；及 [0174] 第八晶体管，其将所述第二晶体管的栅极连接到所述第二晶体管与所述第六晶体管之间的连接点， [0175] 在执行用于从所述像素首先读出具有所述信号电平的像素信号之后再读出具有在所述电荷被复位时的复位电平的像素信号的驱动的情况下，当执行所述第一放大单元的用于设定所述第一放大单元的电路内部的初始电压的自动归零操作时，通过使所述第三晶体管和所述第八晶体管处于导通状态，将经由所述像素信号配线提供的像素信号的电压提供至所述第一晶体管的栅极和所述第二晶体管的栅极中的每一者。 [0176] (4)如(1)～(3)中任一项所述的比较器，其还包括： [0177] 第五晶体管，其将所述第一晶体管连接到电源电压； [0178] 第六晶体管，其将所述第二晶体管连接到所述电源电压； [0179] 第九晶体管，其将所述第五晶体管的栅极与所述第六晶体管的栅极之间的连接点连接到所述第五晶体管的漏极；及 [0180] 第十晶体管，其将所述第五晶体管的栅极与所述第六晶体管的栅极之间的连接点连接到所述第六晶体管的漏极。 [0181] (5)如(4)所述的比较器，其中，所述第一放大单元的用于设定所述第一放大单元的电路内部的初始电压的自动归零操作和所述第二放大单元的用于设定所述第二放大单元的电路内部的初始电压的自动归零操作并行地执行。 [0182] (6)如(4)所述比较器，其中，在并行地执行所述第一放大单元自动归零操作和所述第二放大单元的自动归零操作的时段期间、在将具有所述信号电平的像素信号转换成数字信号的时段期间以及将具有在所述电荷被复位时的复位电平的像素信号转换成数字信号的时段期间，由所述第九晶体管和所述第十晶体管实现的连接被切换成到所述第五晶体管的漏极的连接或到所述第六晶体管的漏极的连接。 [0184] 本申请要求2013年3月29日提交的日本优先权专利申请JP2013-072325的权益，在此将该日本优先权申请的全部内容以引用的方式并入本文。 |
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