1.一种电路，包括：
串并转换器电路，响应于第一周期性信号将串行数据信号转换成第一并行数据信号；
相位检测电路系统，基于所述第一周期性信号与第二周期性信号之间的相位偏移生成相移的指示；以及
时钟信号生成电路，基于所述相移的所述指示提供对所述第一周期性信号的相位的调节，所述串并转换器电路基于对所述第一周期性信号的所述相位的所述调节来调节由所述第一并行数据信号所指示的比特的位置。
2.根据权利要求1所述的电路，进一步包括：
桶形移位器电路，基于所述第一并行数据信号生成第二并行数据信号，其中所述桶形移位器电路将由所述第二并行数据信号所指示的比特的位置相对于由所述第一并行数据信号所指示的所述比特的所述位置进行调节。
3.根据权利要求2所述的电路，其中所述桶形移位器电路包括响应于所述第二周期性信号存储所述第一并行数据信号的值的存储电路。
4.根据权利要求2所述的电路，进一步包括：
图案检测器电路，指示在所述第一并行数据信号中或者在所述第二并行数据信号中的数据字内的第一比特的比特位置，其中所述桶形移位器电路基于由所述图案检测器电路所指示的所述比特位置将由所述第二并行数据信号所指示的所述比特的所述位置相对于由所述第一并行数据信号所指示的所述比特的所述位置进行调节。
5.根据权利要求2所述的电路，其中所述桶形移位器电路包括选择器电路，将由所述第二并行数据信号所指示的所述比特的所述位置相对于由所述第一并行数据信号所指示的所述比特的所述位置调节少于所述第一并行数据信号的总数的最大数目的比特位置。
6.根据权利要求2所述的电路，其中所述桶形移位器电路包括选择器电路，将由所述第二并行数据信号所指示的所述比特的所述位置相对于由所述第一并行数据信号所指示的所述比特的所述位置调节至少两个比特位置的最小比特移位。
7.根据权利要求4所述的电路，其中所述相位检测电路系统包括：
相位检测器电路，生成所述第一周期性信号与所述第二周期性信号之间的相位偏移的指示，其中所述桶形移位器电路包括选择器电路以将由所述第二并行数据信号所指示的所述比特的所述位置相对于由所述第一并行数据信号所指示的所述比特的所述位置进行调节；以及
控制电路，基于所述相位偏移的所述指示、基于由所述图案检测器电路所指示的所述比特位置以及基于由所述选择器电路调节的最小比特移位生成所述相移的所述指示。
8.根据权利要求1所述的电路，其中所述时钟信号生成电路持续调节所述第一周期性信号的所述相位直到所述相位检测电路系统指示所述第一周期性信号和所述第二周期性信号在预定的相位差范围内被对齐相位。
9.根据权利要求8所述的电路，其中所述相位检测电路系统生成指示在所述第一周期性信号和所述第二周期性信号之间的所述相位偏移的第一相位检测信号和第二相位检测信号，其中所述相位检测电路系统包括基于所述第一相位检测信号生成第一计数值的第一计数器电路以及基于所述第二相位检测信号生成第二计数值的第二计数器电路，其中所述相位检测电路系统基于所述第一计数值和所述第二计数值生成提供所述相移的所述指示的信号，并且其中所述时钟信号生成电路是可变分频器电路。
10.根据权利要求1所述的电路，其中所述电路是集成电路中的接收器电路，并且其中所述串行数据信号包含由外部设备生成并被提供给所述集成电路的比特。
11.一种方法，包括：
利用串并转换器响应于第一周期性信号将串行数据信号转换为第一并行数据信号；
利用相位检测电路系统基于所述第一周期性信号与第二周期性信号之间的相位偏移生成相移的指示；
基于所述相移的所述指示提供对所述第一周期性信号的相位的调节；以及利用所述串并转换器基于对所述第一周期性信号的所述相位的所述调节来调节由所述第一并行数据信号所指示的比特的位置。
12.根据权利要求11所述的方法，进一步包括：
利用桶形移位器电路基于所述第一并行数据信号生成第二并行数据信号；
利用图案检测器电路指示在所述第一并行数据信号中或者在所述第二并行数据信号中的数据字内的第一比特的比特位置；以及
基于由所述图案检测器电路所指示的数据字内的所述第一比特的所述比特位置、利用所述桶形移位器电路将由所述第二并行数据信号所指示的比特的位置相对于由所述第一并行数据信号所指示的所述比特的所述位置进行调节。
13.根据权利要求11所述的方法，进一步包括：
响应于所述第二周期性信号将所述第一并行数据信号的值存储在存储电路中。
14.根据权利要求12所述的方法，其中所述桶形移位器电路将由所述第二并行数据信号所指示的所述比特的所述位置相对于由所述第一并行数据信号所指示的所述比特的所述位置调节少于所述第一并行数据信号的总数的最大数目的比特位置。
15.根据权利要求12所述的方法，其中所述桶形移位器电路将由所述第二并行数据信号所指示的所述比特的所述位置相对于由所述第一并行数据信号所指示的所述比特的所述位置进行调节的最小比特移位是至少两个比特位置。
16.根据权利要求12所述的方法，其中利用相位检测电路系统基于所述第一周期性信号与第二周期性信号之间的相位偏移生成相移的指示进一步包括：
利用相位检测器生成所述第一周期性信号与所述第二周期性信号之间的所述相位偏移的指示；以及
基于所述相位偏移的所述指示、基于由所述图案检测器电路所指示的数据字内的所述第一比特的所述比特位置以及基于所述桶形移位器电路将由所述第二并行数据信号所指示的所述比特的所述位置相对于由所述第一并行数据信号所指示的所述比特的所述位置进行调节的最小比特移位生成所述相移的所述指示。
17.一种电路，包括：
接收器电路，其中所述接收器电路中的每个接收器电路响应于相应的同步时钟信号将串行数据信号转换为一组并行数据信号，其中所述接收器电路中的每个接收器电路使得所述相应的同步时钟信号在所述相应的一组并行数据信号中的比特的比特周期的一半之内与主时钟信号对齐，其中所述接收器电路中的每个接收器电路响应于所述主时钟信号存储所述相应的一组并行数据信号，并且其中所述接收器电路将所述多组并行数据信号相对于彼此进行抗扭斜。
18.根据权利要求17所述的电路，其中所述接收器电路中的每个接收器电路包括：
串并转换器电路，响应于所述相应的同步时钟信号将所述相应的串行数据信号转换成所述相应的一组并行数据信号；
相位检测电路系统，基于所述相应的同步时钟信号与所述主时钟信号之间的相位偏移生成相移的指示；以及
时钟信号生成电路，基于所述相移的所述指示提供对所述相应的同步时钟信号的相位的调节，所述串并转换器电路基于对所述相应的同步时钟信号的所述相位的所述调节来调节由所述相应的一组并行数据信号所指示的比特的位置。
19.根据权利要求18所述的电路，其中所述接收器电路中的每个接收器电路进一步包括：
桶形移位器电路，基于所述相应的一组并行数据信号生成相应的输出并行数据信号，其中所述桶形移位器电路将由所述相应的输出并行数据信号所指示的比特的位置相对于所述相应的一组并行数据信号所指示的所述比特的所述位置进行调节。