1.一种模数转换器，其包括：
第一模数转换器级，即第一ADC级，其具有接收模拟输入信号的输入端，并具有数字输出端，用于在所述数字输出端产生对应于所述模拟输入信号的样本的数据字；
第二ADC级，其具有接收所述模拟输入信号的输入端，并具有数字输出端，用于根据误差校正码在所述数字输出端产生对应于所述模拟输入信号的样本的数据字；和决策逻辑组件，其具有耦合到所述第一ADC级和所述第二ADC级的所述数字输出端的数字输入端，用于将来自所述第一ADC级和所述第二ADC级的所述数据字解码成解码的数字字，以响应于所述第一ADC级和所述第二ADC级的数字输出；
其中所述决策逻辑组件根据误差校正码解码来自所述第一ADC级和所述第二ADC级的所述数据字以在误差输出端提供误差字，其表示由所述第一ADC级提供的数字数据字中的误差位；
并且所述模数转换器进一步包括：
校正逻辑组件，其具有耦合到所述第一ADC级的所述输出端的输入端并具有耦合到所述决策逻辑组件的所述误差输出端的输入端，所述校正逻辑组件用于校正由所述第一ADC级提供的所述数据字以响应于所述误差字，并在输出端提供校正的数字数据字，其对应于所述模拟输入信号的样本的数字转换量。
2.根据权利要求1所述的模数转换器，其中所述第一ADC级的输出是k位数字输出；
其中所述第二ADC级的输出是n-k位数字输出；
并且其中所述决策逻辑组件根据(n，k)系统码解码来自所述第一ADC级和所述第二ADC级的所述数据字。
3.根据权利要求2所述的模数转换器，其中所述系统码是线性误差校正码。
4.根据权利要求2所述的模数转换器，其中n-k小于k；
并且所述模数转换器进一步包括：
信号调节电路，其被耦合以接收所述模拟输入信号并具有耦合到所述第二ADC级的输入端的输出端，用于在所述模拟信号施加到所述第二ADC级之前，修正所述模拟信号和所述第二ADC级的输出端的所述数据字，从而所述第二ADC级的分辨率与所述第一ADC级的分辨率匹配。
5.根据权利要求1所述的模数转换器，其中所述决策逻辑组件具有数字数据输出端，其用于提供对应于所述模拟输入信号的数字数据字。
6.根据权利要求5所述的模数转换器，其中所述决策逻辑组件根据系统码解码来自所述第一ADC级和所述第二ADC级的所述数据字。
7.根据权利要求5所述的模数转换器，其中所述决策逻辑组件根据非系统码解码来自所述第一ADC级和所述第二ADC级的所述数据字；
并且其中所述第一ADC级和所述第二ADC级的每个根据非系统码在它们的数字输出端产生对应于所述模拟输入信号的样本的数据字。
8.根据权利要求1所述的模数转换器，其中所述第一ADC级和所述第二ADC级中的每个均具有时钟输入端，用于控制所述模拟输入信号的采样；
并且其中所述第一ADC级和所述第二ADC级在它们的时钟输入端并行地接收相同的时钟信号。
9.一种流水线模数转换器，其包括：
至少一个流水线级，每个流水线级包括：
第一模数转换器级，即第一ADC级，其具有接收模拟输入信号的输入端，并具有数字输出端，用于在所述数字输出端产生对应于所述模拟输入信号的样本的数据字；
第二ADC级，其具有接收所述模拟输入信号的输入端，并具有数字输出端，用于在所述数字输出端产生对应于所述模拟输入信号的样本的数据字；
内部决策逻辑组件，其具有耦合到所述第一ADC级和所述第二ADC级的所述数字输出端的数字输入端，用于根据误差校正码解码来自所述第一ADC级和所述第二ADC级的所述数据字以提供解码字，从而响应于所述第一ADC级和所述第二ADC级提供的所述数据字；
数模转换器级，即DAC级，其耦合到校正逻辑组件的输出端，用于产生对应于解码的输出字的模拟电平；
最终级，其包括：
第一ADC级，其具有从之前的流水线级的DAC级接收模拟电平的输入端，并且具有数字输出端，用于在所述数字输出端产生对应于所述模拟电平的样本的数据字；和第二ADC级，其具有从之前的流水线级的所述DAC级接收所述模拟电平的输入端，并且具有数字输出端，用于在所述数字输出端产生对应于所述电平的样本的数据字；
内部决策逻辑组件，其具有耦合到所述第一ADC级和所述第二ADC级的所述数字输出端的数字输入端，用于根据误差校正码解码来自所述第一ADC级和所述第二ADC级的所述数据字以提供解码字，从而响应于所述第一ADC级和所述第二ADC级提供的所述数据字；和至少一个加法器，每个加法器具有耦合到相关联的流水线级的所述DAC级的输出端的输入端，具有耦合到其关联的流水线级的所述模拟输入端的输入端，并具有耦合到所述流水线ADC的下一级中的所述第一ADC级和所述第二ADC级的输入端的输出端，用于产生对应于在其输入端的所述模拟电平中的差的模拟余量电平；和
外部决策逻辑组件，其具有被耦合以接收来自每个流水线级的所述解码字和来自所述最终级的最终级输出字的输入端，用于产生对应于施加到第一流水线级的所述模拟输入信号的数字输出字。
10.根据权利要求9所述的流水线模数转换器，其中所述流水线级和最终级每个中的所述第一ADC级的输出均是k位数字输出；
其中每个所述流水线级和最终级中的所述第二ADC级的输出均是n-k位数字输出；
并且其中所述内部校正逻辑组件根据(n，k)系统码解码来自所述第一ADC级和所述第二ADC级的所述数据字。
11.根据权利要求10所述的流水线模数转换器，其中所述系统码是线性误差校正码。
12.根据权利要求10所述的流水线模数转换器，其中n-k小于k；
并且其中所述流水线级和最终级的每个进一步包括：
信号调节电路，其被耦合以接收所述模拟输入信号并具有耦合到所述第二ADC级的输入端的输出端，用于在所述模拟输入信号施加到所述第二ADC级之前，修正所述模拟信号并且修正所述第二ADC级的所述输出端的数据字，以便所述第二ADC级的分辨率匹配所述第一ADC级的分辨率。
13.根据权利要求9所述的流水线模数转换器，其中所述流水线级和最终级每个中的所述决策逻辑组件根据误差校正码解码来自所述第一ADC级和所述第二ADC级的所述数据字以在误差输出端提供误差字，所述误差字表示由所述第一ADC级提供的所述数字数据字中的误差位；
其中每个所述流水线级和最终级进一步包括：
校正逻辑组件，其具有耦合到所述第一ADC级的所述输出端的输入端和耦合到所述内部决策逻辑组件的所述误差输出端的输入端，并具有提供级输出字的输出端，其对应于所述模拟输入信号的样本的数字转换量，其中所述模拟输入信号根据所述误差字被校正；
并且其中每个所述流水线级中的所述DAC级耦合到所述校正逻辑组件的所述输出端以接收所述级输出字。
14.根据权利要求9所述的流水线模数转换器，其中每个所述流水线级和最终级中的每个所述第一ADC级和所述第二ADC级均具有时钟输入端，用于控制所述模拟输入信号的采样；
并且其中所述流水线级和最终级每个内的所述第一ADC级和所述第二ADC级在其时钟输入端并行接收时钟信号。
15.一种将模拟输入电平转换为表示所述模拟信号的数字数据字的方法，其包括以下步骤：
将所述模拟输入电平并行施加到第一模数转换器级和第二模数转换器级，即第一ADC级和第二ADC级，所述第一ADC级提供对应于所述模拟输入电平的样本的数据字，并且所述第二ADC级根据误差校正码提供对应于所述模拟输入电平的样本的数据字；以及根据所述误差校正码解码由所述第一ADC级和所述第二ADC级提供的所述数据字，以产生表示所述模拟输入电平的解码的数字字；
其中所述解码步骤包括：
根据所述误差校正码解码由所述第一ADC级和所述第二ADC级提供的所述数据字，以产生表示由所述第一ADC级提供的所述数字数据字中的误差位的误差字；以及响应于所述误差字，校正由所述第一ADC级提供的所述数据字中的一位或更多位，以产生所述解码的数字字。
16.根据权利要求15所述的方法，其中所述误差校正码是非系统码；
并且其中所述第一ADC级根据所述误差校正码提供对应于所述模拟输入电平的样本的数据字。
17.根据权利要求15所述的方法，其中所述误差校正码是系统线性误差校正码。
18.根据权利要求15所述的方法，其中所述第一ADC级的电子输出是k位数字输出；
其中所述第二ADC级的输出是n-k位数字输出，n-k小于k；
其中决策逻辑组件根据(n，k)系统码解码来自所述第一ADC级和所述第二ADC级的所述数据字；
并且所述方法进一步包括：
在将模拟输入信号施加到所述第二ADC级之前，修正所述模拟输入信号，并修正所述第二ADC级的所述输出端上的所述数据字，以使所述第二ADC级的分辨率与所述第一ADC级的分辨率匹配。
19.根据权利要求15所述的方法，其中所述第一ADC级和所述第二ADC级驻留在第一流水线级中；
并且所述方法进一步包括：
将所述解码的数字字转换为输出模拟电平；
通过从施加到所述第一ADC级和所述第二ADC级的所述模拟输入信号中减去所述输出模拟电平，产生余量信号；
施加所述余量信号到包括第一ADC级和第二ADC级的下一流水线级；
在一个或更多个附加的流水线级中重复所述施加、解码、转换以及产生余量信号的步骤，并且在包括第一ADC级和第二ADC级的最终级中重复所述施加和解码步骤；
将来自每个流水线级和最终级的所述解码的数字字施加到外部校正逻辑组件，以产生表示所述模拟输入电平的输出数字字。