计数器、计数方法、AD转换器、固态成像装置和电子装置 |
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| 申请号 | CN201310232543.1 | 申请日 | 2013-06-13 | 公开(公告)号 | CN103516352B | 公开(公告)日 | 2017-11-17 |
| 申请人 | 索尼公司; | 发明人 | 久松康秋; | ||||
| 摘要 | 提供了计数器、计数方法、AD转换器、固态成像装置和 电子 装置。该计数器配置为在输入时钟的两个沿进行计数以输出对前一计数值和下一计数值的加法值或减法值，包括： 锁 存所述输入时钟的第一锁存 电路 ；锁存来自所述第一锁存电路的输出的第二锁存电路；保持计数值的第0位的数据的保持部分；以及校正部分，在所述第二锁存电路的输出和所述保持部分的输出的 基础 上关于计数值的第一位及后续位的数据进行计数校正。 | ||||||
| 权利要求 | 1.一种计数器，配置为在输入时钟的两个沿进行计数以输出前一计数值和下一计数值的加法值或减法值，包括： |
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| 说明书全文 | 计数器、计数方法、AD转换器、固态成像装置和电子装置技术领域[0001] 本公开涉及计数器、计数方法、AD转换器、固态成像装置和电子装置，并且具体地涉及例如每一个都配置以使得减少诸如互补金属氧化物半导体（CMOS）图像传感器等的列计数器的功耗的计数器、计数方法、AD转换器、固态成像装置和电子装置。 背景技术[0002] 作为用于具有成像功能的各种电子装置的成像装置的固态成像装置，已经使用CMOS图像传感器（以下将称为“CIS”）。 [0003] CIS的主要趋势是列并行输出型，其中，向每一个像素提供浮动扩散（FD）放大器，在像素阵列中以矩阵排列的像素在列方向上以行为单位顺序选择，并且读出浮动扩散放大器的输出。这是因为，由于在每一个像素中提供的FD放大器中难以实现充足的驱动能力，所以降低了数据速率且认为并行处理是有利的。已经提出了用于列并行输出型CIS的各类信号输出电路。 [0004] 作为用来读取CIS的像素信号的方法，存在如下方法：来自诸如光电二极管（以下将称为“PD”）之类的光电转换元件的光电荷输出经由排列在光电二极管附近的MOS开关在稍后的步骤中在电容器中临时采样，然后读取。然而，在此方法中，有关所采样的电容值的具有逆相关的噪声通常被叠加。同样，在像素中，当光电荷传输到电容器时，利用电势梯度进行光电荷的完全传输，并且因此不生成噪声，但是当将电容器的电压电平复位到预定基准值时，叠加噪声。 [0005] 作为用来移除这样噪声的典型方法，存在相关二重采样（CDS），其中，紧接在进行光电荷的采样之前的复位电平被读出并且存储，在进行采样之后的亮度信号电平接着被读出，并且进行这些电平之间的减法，由此移除噪声。 [0006] 存在用于CDS的各种方法，并且作为它们中的一个是如下方法：其中，通过比较器将像素信号电压与斜坡（Ramp）信号电压进行比较，通过在比较器的输出反转之前计数时间来进行AD转换，通过上计数进行第一AD转 换，通过下计数进行第二AD转换，由此以数字方式进行CDS（参见，例如，日本专利4655500号）。 [0007] 图1是图示包括以数字方式进行上述CDS的AD转换部分（以下将被称为“ADC”）的CIS的示例配置的框图。 [0008] CIS10包括像素阵列部分11、行扫描部分12、列扫描部分13、定时控制部分14、对于每一列提供的ADC15、DAC16和数据输出部分17。 [0009] 配置像素阵列部分11以使得每个都包括光电二极管和像素放大器的单位像素111以矩阵排列。提供行扫描部分12、列扫描部分13和定时控制部分14以顺序地读出像素阵列部分11的信号。行扫描部分12控制行地址和行扫描。列扫描部分13控制列地址和列扫描。定时控制部分14生成内部时钟。 [0010] 每一个ADC15是集成ADC，包括比较器（CMP）151、异步上下计数器（CNT）152和开关153。 [0011] 比较器151经由列线Vn（n=0、1、…、n+1），将通过将由DAC16生成的基准电压的波形改变为步进形式而获得的斜坡波形RAMP和与从相应的单元像素111获得的光电荷对应的模拟信号进行比较。异步上下计数器（以下将仅称为“计数器”）152具有响应于比较器151的输出和时钟CK进行上计数（或下计数）并且保持计数结果（即，计数值）的功能。开关153以数据传输线18连接计数器152，并且通过来自列扫描部分13的扫描控制而打开和关闭。在数据传输线18上提供包括与数据传输线18对应的传感电路和减法电路的数据输出部分17。 [0012] 最初将具有作为保持电路的功能的计数器152置于上计数（或下计数）状态以进行复位计数，并且当反转相应的比较器151的输出CompOut时，上计数操作停止并且保持。在此情况下，计数器152的初始值是AD转换的等级中的任意值，即，例如，0。在此复位计数时段，读出单元像素111的复位分量△V。之后，将计数器152置于下计数（或上计数）状态以进行与入射光的量对应的数据计数，并且当反转相应的比较器151的输出CompOut时，保持与比较时段的对应。经由依据来自列扫描部分13和数据传输线18的扫描控制关闭的开关153由数据输出部分17接收在计数器152中保持的计数值作为数字信息。 [0013] 例如通过来自定时控制部分14的起始脉冲STR和主时钟MCK的供应 来激活列扫描部分13，以与基于主时钟MCK生成的驱动时钟CLK同步地驱动相应的选择线SEL，并且使得计数器152的锁存数据（所保持的计数值）被读出到数据传输线18。 [0014] 在具有上述配置的CIS10中，在1个水平单元时段（1H）内进行以下处理。 [0015] 即，在1H中，假定从行Hx中的单元像素111到列线Vn（n=0、1、…、n+1）的第一读出是P相读出PR，比较器151中的第一比较是P相比较PC，第二读出是D相读出DR，比较器151中的第二比较是D相比较DC，而在D相处理之后进行的后处理是后D相处理DAP，各种操作在1H内连续进行。 [0016] 由定时控制部分14进行P相读出PR、P相比较PC、D相读出DR、D相比较DC和后D相处理DAP的定时控制。 [0017] 接着，将描述ADC15中的计数器152的具体功能。 [0018] 计数器152具有在保持值的同时从上计数到下计数或者从下计数到上计数地切换计数模式的功能，以及在输入时钟CK的上升沿和下降沿两者进行计数的功能，即以两倍于输入时钟的频率的频率进行计数的功能。同样，计数器152具有从第二计数值B减去第一计数值A以计算减法值B-A的功能。 [0019] 为了实现上述功能，在计数器152的最低有效位（LSB）电路进行特殊处理，并且因而，采用了对于LSB电路的输出部分使用逻辑反转选择器的配置（参见，例如日本专利4853445号）。 [0020] 图2是图示对于LSB电路的输出使用逻辑反转选择器的计数器152的第一示例配置的电路图。图3是图示当计数器152具有第一示例配置时CIS10的操作波形的示图。 [0021] 在计数器152的第一示例配置中，LSB电路包括锁存输入时钟CK的锁存电路201、分开存储锁存电路201的输出的D型触发电路（FF）202以及依据在D型FF202中存储的数据在下一位的输入时钟的正负反转之间切换的逻辑反转选择器203。LSB电路的后级中的第一位及后续位用作纹波计数器，其包括D型FF207、210和213以通过来自外部的控制反转每一位的输出。 [0022] 图4是图示对于LSB电路的输出使用逻辑反转选择器的计数器152的第二示例配置的电路图。图5是图示当计数器152具有第二示例配置时CIS10的操作波形的示图。 [0023] 在计数器152的第二示例配置中，LSB电路包括锁存输入时钟CK的锁存电路201、分开存储锁存电路201的输出的D型FF202以及依据在D型FF202中存储的数据在下一位的输入时钟的正负反转之间切换的逻辑反转选择器203。LSB电路的后级中的第一位及后续位用作纹波计数器，其包括D型FF221到223和通过来自外部的控制反转每一位的输出的逻辑反转选择器224到229。发明内容 [0024] 如上所述，在计数器152的第一和第二示例配置的每一个中，对于LSB电路的输出部分使用逻辑反转选择器203。在计数的时候，逻辑反转选择器203与高速输入时钟CK同步地进行高速操作，并且因此，消耗大量电流。 [0025] 如上所述，对于像素阵列部分11的每一行提供计数器152，并且因而，提供与像素阵列部分11中的行的数量相同的数量的逻辑反转选择器203，每一逻辑反转选择器203都包括在相应的计数器152中。因此，当每一个都消耗大量电流的逻辑反转选择器203的数量大时，整个CIS10的消耗电流增加，并且由于电流的增加而引起电源压降的增加，因此导致操作电压余量的减少。 [0026] 考虑上述情况做出本公开，并且因而期待不使用消耗大量电流的逻辑反转计数器实现在输入时钟CK的上升沿和下降沿两者计数的计数器以整体减少电流消耗。 [0027] 根据本公开的第一实施例，配置为在输入时钟的两个沿进行计数以输出前一计数值和下一计数值的加法值或减法值的计数器包括锁存输入时钟的第一锁存电路、锁存来自所述第一锁存电路的输出的第二锁存电路、保持计数值的第0位的数据的保持部分以及校正部分，该校正部分基于第二锁存电路的输出和保持部分的输出对计数值的第一位及后续位的数据进行计数校正。 [0028] 当在作为第二锁存电路的输出的下一计数值的时钟锁存数据和作为保持部分的输出的前一计数值的第0位的数据的基础上确定要关于计数值的第一位及后续位的数据进行计数校正时，校正部分可以通过在第一锁存电路置于导通状态（through state）的状态下将脉冲给予输入时钟，来关于计数值的第一位及后续位的数据进行计数校正。 [0029] 本公开的第一实施例的计数器可以进一步包括如下生成部分：在作为第二锁存电路的输出的下一计数值的时钟锁存数据和作为保持部分的输出的前一计数值的第0位的数据的基础上生成下一计数值的第0位的数据。 [0030] 生成部分可以生成作为第二锁存电路的输出的下一计数值的时钟锁存数据和作为保持部分的输出的前一计数值的第0位的数据的异或，作为下一计数值的第0位的数据。 [0031] 根据本公开的第一实施例，由计数器进行的计数方法包括在第二锁存电路的输出和保持部分的输出的基础上关于计数值的第一位及后续位的数据进行计数校正，所述计数器包括锁存输入时钟的第一锁存电路、锁存来自所述第一锁存电路的输出的第二锁存电路、保持计数值的第0位的数据的保持部分，并且所述计数器在输入时钟的两个沿进行计数以输出前一计数值和下一计数值的加法值或减法值。 [0032] 根据本公开的第二实施例，AD转换器包括将信号电平与阈值电平进行比较的比较部分，和在直到比较部分的输出反转为止的时段内在输入时钟的两个沿都进行计数以输出前一计数值和下一计数值的加法值或减法值的计数器，所述计数器包括锁存输入时钟的第一锁存电路、锁存来自所述第一锁存电路的输出的第二锁存电路、保持计数值的第0位的数据的保持部分以及校正部分，该校正部分在第二锁存电路的输出和保持部分的输出的基础上关于计数值的第一位及后续位的数据进行计数校正。 [0033] 根据本公开的第三实施例，固态成像装置包括输出与入射光对应的像素信号的像素部分，以及AD转换从像素部分输出的像素信号的AD转换部分，所述AD转换部分包括将像素部分输出的像素信号电平与阈值进行比较的比较部分，和在直到比较部分的输出反转为止的时段内在输入时钟的两个沿都进行计数以输出前一计数值和下一计数值的加法值或减法值的计数器，并且所述计数器包括锁存输入时钟的第一锁存电路、锁存来自所述第一锁存电路的第二锁存电路、保持计数值的第0位的数据的保持部分以及校正部分，该校正部分在第二锁存电路的输出和保持部分的输出的基础上关于计数值的第一位及后续位的数据进行计数校正。 [0034] 根据本公开的第四实施例，电子装置包括使用固态成像装置的成像部分，所述固态成像装置包括输出与入射光对应的像素信号的像素部分，以及AD转换从像素部分输出的像素信号的AD转换部分，所述AD转换部分包 括将像素部分输出的像素信号电平与阈值进行比较的比较部分，和在直到比较部分的输出反转为止的时段内在输入时钟的两个沿都进行计数以输出前一计数值和下一计数值的加法值或减法值的计数器，并且所述计数器包括锁存输入时钟的第一锁存电路、锁存来自所述第一锁存电路的输出的第二锁存电路、保持计数值的第0位的数据的保持部分以及校正部分，该校正部分在第二锁存电路的输出和保持部分的输出的基础上关于计数值的第一位及后续位的数据进行计数校正。 [0035] 根据本公开的第一到第四实施例，由计数器在第二锁存电路的输出和保持部分的输出的基础上关于计数值的第一位及后续位的数据进行计数校正。 [0036] 根据本公开的第一实施例，可以实现具有减少的消耗电流的计数器。 [0037] 根据本公开的第二实施例，可以实现具有减少的消耗电流的AD转换装置。 [0038] 根据本公开的第三实施例，可以实现具有减少的消耗电流的固态成像装置。 [0040] 图1是图示根据现有技术的CIS的示例配置的框图； [0041] 图2是图示构成CIS的ADC的计数器的第一示例配置的电路图； [0042] 图3是图示当采用在图2中所示的计数器时CIS的操作波形的示图； [0043] 图4是图示构成CIS的ADC的计数器的第二示例配置的电路图； [0044] 图5是图示当采用在图4中所示的计数器时CIS的操作波形的示图； [0045] 图6是图示向其应用本公开的计数器的示例配置的电路图； [0046] 图7是图示图6的计数器的校正操作的示图； [0047] 图8是图示图6的计数器的操作的时序图； [0048] 图9A和图9B是图示更新D[0]的电路配置的变型的示图； [0049] 图10是图示向其应用图9A和图9B所示变型的计数器的示例配置的电路图； [0050] 图11是图示向其应用本公开的计数器的配置的变型的电路图； [0051] 图12是图示图11的计数器的校正操作的示图；并且 [0052] 图13是图示图12的计数器的操作的时序图。 具体实施方式[0053] 以下将参考附图描述本公开的实施例。注意，以如下顺序给出描述。 [0054] 计数器的示例配置 [0055] 图6是图示根据实施例的计数器300的示例配置的电路图，可以用该计数器300替换构成图1所示的CIS10的ADC15的计数器152（图2或图4）。 [0056] 如与图2或图4所示的、很好地使用了逻辑反转计数器的计数器152相对的那样，计数器300实现了与计数器152的操作类似的操作而不使用逻辑反转计数器。在此情况下，与计数器152的操作类似的操作意味着，当在输入时钟CK的两个沿都进行计数并且假定前一计数值是A而后一计数值是B时，减法值B-A计算为预定值并输出。 [0057] 计数器300包括LSB电路和第一位及后续位的纹波计数器。 [0058] 计数器300的LSB电路包括锁存输入时钟CK的锁存电路301、开关302、分开存储锁存电路301的输出的锁存电路303、XOR电路304、保持LSB数据（第0位的数据）的D型FF305、NOR电路306和OR电路307。第一位及后续位的纹波计数器配置为具有与根据现有技术的图2的计数器的纹波计数器的配置类似的配置。 [0059] 然而，在计数器300中，未使用逻辑反转选择器，对于纹波计数器的第一位的D型FF310在开始计数的时候的时钟输入的初始值是在任何时候时钟的初始值（低）。因此，对于第一位及后续位的计数值，仅通过反转每一位的输出不能获得期待的减法结果B-A，并且可能生成误差。因此，配置计数器300以便其中生成的误差被校正。 [0060] 图7是图示使用逻辑表达式由计数器300进行的校正操作的示图。注意，在以下描述中，INT[a]表示不超出a的最大整数值，而MOD[A,B]表示当a除以b时获得的余数。 [0061] 前一计数值A的第一位及后续位可以用INT[A/2]表示，而下一计数值B的第一位及后续位可以用INT[A/2]+INT[-b/2]表示。因此，第一位及后续位的输出反转可以用-INT([A/2]+INT[-B/2])-1=-INT[A/2]-INT[-B/2]-1表示。这可以分为四种情况：前一计数值A和下一计数值B中的每一个是偶数或奇数。注意，当计数值A是偶数时，对于LSB的值，MOD[A,2]=0成立，而 当计数值A是奇数时，对于LSB的值，MOD[A,2]=1成立。这同样适用于计数值B。 [0062] 当A和B是偶数时，-INT[A/2]-INT[-B/2]-1=-(A/2)-(-B/2)-1=(B-A-2)/2。当A是偶数而B是奇数时，-INT[A/2]-INT[-B/2]-1=-(A/2)-(-B-1)/2-1=(B-A-1)/2。当A是奇数而B是偶数时，-INT[A/2]-INT[-B/2]-1=-(A/2)/2-(-B-1)-1=(B-A-1)/2。当A和B是奇数时，-INT[A/2]-INT[-B/2]-1=-(A-1)/2-(-B-1)/2-1=(B-A)/2。 [0063] 在输入时钟CK的两个沿都进行计数。因此，假定将第一位及后续位的输出反转加倍且将所获得的值与期待值进行比较，如果A和B是偶数，则距期待值的误差是-2。如果A和B中的一个是偶数而另一个是奇数，则距期待值的误差是-1。如果A和B是奇数，则距期待值的误差是0。 [0064] 在该结果的基础上，因为如果计数值A和计数值B是偶数，则存在距期待值的1个计数的短缺，所以仅在此情况下进行控制，以便1个计数的加法校正施加于第一位及后续位。 [0065] 对于第0位，生成数据以便当计数值A的LSB的值MOD[A,2]和计数值B的LSB的值MOD[B,2]相同（当计数值A和B两者都是偶数或奇数时）时获得0，并且当计数值A的LSB的值MOD[A,2]和计数值B的LSB的值MOD[B,2]彼此不同（当计数值A和B中的一个是偶数而另一个是奇数）时获得1。换而言之，对于第0位，输出计数值A的LSB的值MOD[A,2]和计数值B的LSB的值MOD[B,2]的异或。因此，可以获得期待值B-A的第0位。 [0066] 计数器300的操作 [0067] 在计数开始之前的初始状态中，CompOut是1，且锁存电路301处于输入时钟CK通过的状态。当输入时钟CK的输入开始时，进行计数直到CompOut变为0为止，并且当在CompOut变为0时的时刻的时钟CK的状态由锁存电路301锁存的同时，停止第一位及后续位的纹波计数器的计数操作。 [0068] 在此情况下，锁存电路301的输出值和D型FF305的输出值（其是前一计数值A的第0位的数据）两者都是0（当计数值A和B是偶数时），1个计数加法校正施加到第一位及后续位，并因而进行控制以便将锁存电路 301置于输入时钟CK导通的状态。然而，当将锁存电路301置于导通状态时，由锁存电路301保持的值届时中断（break）。因而，在将锁存电路301置于导通状态之前，开关302闭合并且打开以便将由锁存电路301保持的值移送到锁存电路303。 [0069] 具体地，在NOR电路306中，对于锁存电路303的输出、D型FF305的输出和校正计数从定时控制信号XCTM生成cflg信号，该定时控制信号XCTM控制将锁存电路301置于导通状态的定时。假定当正在生成cflg信号时，向输入时钟CK添加1个脉冲作为校正计数，如果cflg信号是1，则以1计数第一位及后续位的纹波计数器以进行校正计数。 [0070] 接着，当将1个脉冲给予将要向D型FF305输入的LFFCK时，将锁存电路303的值（下一计数值B的时钟锁存数据）和D型FF305的前一输出值（前一计数值的第0位的数据）的异或（XOR电路304的输出）输出作为来自D型FF305的期待值的新LSB数据。 [0071] 通过上述操作，可以在任何时候获得期待值B-A。 [0072] 图8是图示计数器300的上述操作的时序图。在图8中，图示了前一计数值A和下一计数值B的每一个是偶数或计数的四种情况。 [0073] 如图8所示，仅当计数值A和B两者都是偶数时，cflg信号是1，并且校正纹波计数器的输出D[N:1]的计数。同样，关于作为LSB数据的D[0]，以LFFCK同步D型FF305。然后，如果计数值A和B中的一个是偶数而另一个是奇数，则更新LSB数据并且输出D[0]=1，且如果计数值A和B两者都是偶数或奇数，则更新LSB数据并且输出D[0]=0。 [0074] 变型1 [0075] 接着，将描述包括更新D[0]的XOR电路304和D型FF305的配置的变型。 [0076] 图9A是图示更新D[0]的XOR电路304和D型FF305的示图，而图9B是图示可以用其替换在图9A中所示的电路配置的电路配置（变型）的示图。图10是图示图6的计数器300的示图，其中用图9B所示的电路配置（变型）替换相应部分。 [0077] 如图9A所示，要从D型FF305输出的已更新的LSB数据D'[0]是前一计数值A的LSB数据D[0]和D型FF305的前一值Ito2的异或。如图9B所 示，可以由AND电路321和D型FF305替换此电路配置。在此电路配置中，仅当Ito2为1时，经由AND电路321将LFFCK施加于D型FF322的时钟输入，在D型FF322中保持的值反转并且输出所获得的值。 [0078] 变型2 [0079] 将上述计数器300用于获得期待值B-A，但是可以配置为通过略微改变电路配置来获得期待值B+A。 [0080] 图11是图示配置为获得期待值B+A的作为本公开的变型的计数器400的示例配置的电路图。 [0081] 通过由AND电路401替换图10所示的计数器300的NOR电路306并且将其输入信号的一个从低活动信号XCTM改变为高活动信号CMT来获得计数器400。至于其他组件，应用与图10的计数器300的配置相同的配置，并且因而，用相同的附图标记指示组件。 [0082] 图12是图示使用逻辑表达式由计数器400进行校正操作的示图。 [0083] 前一计数值A的第一位及后续位可以用INT[A/2]表示，而下一计数值B的第一位及后续位可以用INT[A/2]+INT[b/2]表示。第一位及后续位用INT[A/2]+INT[B/2]表示。这可以分为四种情况，其中，前一计数值A和下一计数值B的每一个是偶数或奇数。 [0084] 当A和B是偶数时，INT[A/2]+INT[B/2]=(A/2)+(B/2)=(A+B)/2。当A是偶数而B是奇数时，INT[A/2]+INT[B/2]=(A/2)+(B-1)/2=(A+B-1)/2。当A是奇数而B是偶数时，INT[A/2]+INT[B/2]=(A/2)/2+(B-1)=(A+B-1)/2。并且，当A和B是奇数时，INT[A/2]+INT[B/2]=(A-1)/2+(B-1)/2=(A+B-2)/2。 [0085] 在输入时钟CK的两个沿都进行计数。因此，假定将第一位及后续位加倍且将所获得的值与期待值A+B进行比较，如果A和B是偶数，则距期待值的误差是0。如果A和B的一个是偶数而另一个是奇数，则距期待值的误差是-1。如果A和B是奇数，则距期待值的误差是-2。 [0086] 在该结果的基础上，因为如果计数值A和计数值B是奇数，则存在距期待值的1个计数的短缺，所以仅在此情况下进行控制，以便1个计数的加法校正施加于第一位及后续位。 [0087] 对于第0位，类似于计数器300，生成数据以便当计数值A的LSB的值MOD[A,2]和计数值B的LSB的值MOD[B,2]相同（当计数值A和B两 者都是偶数或奇数时）时，获得0，并且，当计数值A的LSB的值MOD[A,2]和计数值B的LSB的值MOD[B,2]彼此不同（当计数值A和B的一个是偶数而另一个是奇数）时，获得1。换而言之，对于第0位，将计数值A的LSB的值MOD[A,2]和计数值B的LSB的值MOD[B,2]的异或输出。因此，可以获得期待值A+B的第0位。 [0088] 计数器400的操作 [0089] 在计数开始之前的初始状态中，CompOut是1，且锁存电路301处于输入时钟CK通过的状态。当输入时钟CK的输入开始时，进行计数直到CompOut变为0为止，并且在当CompOut变为0时的时刻的时钟CK的状态由锁存电路301锁存的同时，停止第一位及后续位的纹波计数器的计数操作。 [0090] 在此情况下，如果锁存电路301的输出值和D型FF305的输出值（其是前一计数值A的第0位的数据）两者都是1，则1个计数加法校正施加到第一位及后续位的纹波计数器，并因而进行控制以便将锁存电路301置于导通状态。然而，当将锁存电路301置于导通状态时，锁存电路301保持的值中断。因此，在将锁存电路301置于导通状态之前，开关302闭合并且打开以便将由锁存电路301保持的值移送到锁存电路303。 [0091] 另一方面，在AND电路401中，对于锁存电路303的输出、D型FF305的反转输出和校正计数从定时控制信号CTM生成cflg信号，该定时控制信号CTM控制将锁存电路301置于强制导通状态的定时。当正在生成cflg信号时，向输入时钟CK添加1个脉冲作为校正计数以使得cflg信号为1，从而以1计数纹波计数器并且进行校正计数。 [0092] 接着，当将1个脉冲给予将要向AND电路321输入的LFFCK时，使用锁存电路303的值和D型FF305的前一值的异或来更新D型FF322的输出D[0]，作为期待值的新LSB数据。 [0093] 通过上述操作，可以在任意时间获得期待的A+B。 [0094] 图13是图示计数器400的上述操作的时序图。在图13中，图示了前一计数值A和下一计数值B的每一个都是偶数或计数的四种情况。注意，如上所述，计数器400的输入信号不同于计数器300的输入信号在于，用CTM替换XCTM并且固定了HLDCK和XRVCK。 [0095] 如图13所清晰可见的那样，仅当计数值A和B两者都是偶数时，cflg信号是1，并且校正纹波计数器的输出D[N:1]的计数。同样，对于作为LSB数据的D[0]，以LFFCK同步D型FF305，那么，如果计数值A和B的一个是偶数而另一个是奇数，则更新LSB数据并且输出D[0]=1，如果计数值A和B两者都是偶数或奇数，则更新LSB数据并且输出D[0]=0。 [0096] 如上所述，根据本公开的实施例的计数器300可以在输入时钟的两个沿都进行计数并且计算期待值B-A以输出所获得的值。同样，作为其变形的计数器400可以在输入时钟的两个沿都进行计数并且计算期待值A+B以输出所获得的值。 [0097] 在计数器300和计数器400的每一个中，不使用与输入时钟同步地以高速操作并且因此消耗相对大量电流的逻辑反转计数器。因此，相比于根据现有技术的计数器，可以减少整个计数器300和400的每一个的消耗电流。此外，电源和GND的压降减少，并且因而增加了操作电压的余量。 [0098] 此外，在根据现有技术的计数器中，具有确定LSB数据的时钟的锁存电路的操作负载和操作电流取决于逻辑反转选择器的状态而改变，且因此，AD转换特性（DNL）可能变化。然而，在计数器300和计数器400中引起这样变化的可能性不复存在。因此，计数器300和计数器400可以在任何时候在相同的条件下进行AD转换，并且因此可以进一步减小由于量化误差引起的输出误差。 [0099] 注意，本公开的实施例不限于上述实施例，但是可以在不脱离本公开的精神的范围内可变地变更。 [0100] 本公开包含涉及公开在于2012年6月20日向日本专利局提交的日本优先专利申请JP2012-138604的主题的主题，其整体内容通过引用并入于此。 |
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