输出装置 |
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| 申请号 | CN201310063268.5 | 申请日 | 2013-02-28 | 公开(公告)号 | CN103297027B | 公开(公告)日 | 2017-03-01 |
| 申请人 | 株式会社巨晶片; | 发明人 | 山口正人; | ||||
| 摘要 | 本 发明 公开了一种输出装置。该输出装置接收数据 信号 ，与 时钟信号 同步地输出与数据信号对应的 输出信号 ，并且包括驱动单元，该驱动单元被配置为驱动输出输出信号的输出 缓冲器 。该驱动单元包括使用同一电源运行的信号切换单元以及第一和第二驱动 电路 。该信号切换单元根据数据信号的电平将时钟信号输入到第一和第二驱动电路中的一个，并且，第一和第二驱动电路中的一个向输出缓冲器输出驱动信号，其电平根据时钟信号的电平的改变而变化。 | ||||||
| 权利要求 | 1.一种输出装置，包括： |
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| 说明书全文 | 输出装置技术领域背景技术[0003] [要解决的问题] [0004] 与时钟信号同步地输出数据信号的输出装置的一个示例是具有在图8中所示的配置的输出装置。在图8中所示的输出装置120包括输出缓冲器124和驱动输出缓冲器124的驱动单元122。驱动单元122包括触发器126和驱动电路，该驱动电路将从触发器126供应的驱动信号的波形整形，并且输出该信号。在图8中所示的示例中，反相器128A和128B被用作驱动电路。 [0005] 虽然未示出，但是输出缓冲器124使用供应上限输出电压和下限输出电压的电源来运行。而驱动单元122使用与由输出缓冲器124使用的电源不同的电源来运行。即，在驱动单元122中的触发器126与驱动电路128A和128B使用同一电源来运行。 [0006] 如图9中所示，在驱动单元122中的触发器126中与时钟信号的上升沿同步地采样和保持数据信号，并且向节点A输出所述数据信号。向节点A输出的数据信号被驱动电路128A和128B反相，并且反相信号被输出为驱动信号。驱动信号被输入到PMOS（P沟道金属氧化物半导体（MOS）晶体管）130A和NMOS（n沟道MOS晶体管）130B中的每一个的栅极。 [0007] 当数据信号是H（高）电平时，从触发器126输出的数据信号是H（高）。该H电平被驱动电路128A和128B反相为L（低）电平，并且在输出缓冲器124中，PMOS130A导通，并且NMOS130B截止。因此，输出端被连接到上限输出电压，并且输出信号电平变为H。相反，当数据信号是L（低）时，输出信号被连接到下限输出电压，并且电平变为L。 [0008] 如在图9中的时序图中所示，从电源向驱动单元流动的电流的数量根据数据信号的电平是否改变而变化。该数量也根据数据信号是否进行L至H转变或H至L转变。 [0009] 在图9中所示的示例中，由驱动单元消耗的电流在时钟信号的上升沿处具有峰值。具体地说，当向节点A输出的数据信号从L改变为H时电流具有最大峰值，当向节点A输出的数据信号从H改变为L时电流具有第二最大峰值，并且当数据信号不改变时具有最小峰值。 [0010] 以这种方式，由驱动单元122消耗的电流的数量根据向节点A输出的数据信号的电平而变化。因此，根据向节点A输出的数据信号来生成电源的不同数量的噪声或在电压上的波动。结果，在输出信号中的抖动或定时波动增加。这是严重的问题，特别是例如当多个输出装置120使用同一电源运行时。 [0011] 在图10中所示的输出装置132中，由驱动单元122使用的电源的电压和由输出缓冲器124使用的电源的电压不同。因此，在图8中所示的输出装置120中的触发器126之前增加电平位移器（L/S）134A和134B。在输出装置132中，通过电平位移器134A和134B来移位数据信号的电压电平和时钟信号的电压电平，使得数据和时钟信号的电压电平与由输出缓冲器124使用的电源的电压匹配。 [0012] 当由输出缓冲器124使用的电源的电压大于驱动单元122的电压时，因为触发器126与驱动电路128A和128B在由输出缓冲器124使用的电源的电压下运行，所以电流消耗可能增加。结果，电源噪声可能增大，并且在输出电压信号中的抖动可能大于在图8中所示的输出装置120中的抖动。 [0013] 在日本未审查专利申请公开No.2005-318264（专利文献）中示出了用于解决如上所述的电源噪声的问题的现有技术的一个示例。如图11中所示，在本专利文献中示出的输出装置146包括取消数据生成电路148、虚输出缓冲器150A和输出缓冲器150B。 [0014] 如在图12中的时序图中所示，在输出装置146中，数据信号与时钟信号同步地改变，并且，从输出缓冲器150B输出数据信号。取消数据生成电路148生成取消数据信号，当数据信号不改变时该取消数据信号与时钟信号的上升沿同步地改变，并且从虚输出缓冲器150A输出该取消数据信号。 [0015] 如图12中的时序图中所示，当数据信号与时钟信号的上升沿同步地改变时电流在输出缓冲器150B中流动。当取消数据信号与时钟信号的上升沿同步地改变时，即，当数据信号不改变时，在虚输出缓冲器150A中流动相同数量的电流。因此，输出装置146作为整体与时钟信号的每一个上升沿同步地消耗相同的电流。 [0016] 即，在上述专利文献中描述的输出装置146中，取消数据生成电路使得能够当数据信号不改变时在时钟信号的上升沿处消耗与当数据信号改变时消耗的电流的数量相同的电流的数量。由此，实现了由输出装置作为整体消耗的电流的数量不取决于数据信号是否改变或不改变。该技术可以减小在输出电压信号中的抖动。 [0017] 然而，该技术增大电路规模，因为需要取消数据生成电路148和虚输出缓冲器150A。另外，取消数据生成电路148生成的在电源中的噪声可能是问题。 [0018] [用于解决问题的手段] [0019] 因此，本发明的一个示例性目的是提供一种输出装置，该输出装置可以减小在输出信号中的抖动，而不增大电路规模和电流消耗。 [0020] 根据本发明的一个方面，提供了一种输出装置，包括：输出缓冲器，所述输出缓冲器包括：在第一电源电压和输出输出信号的输出端之间连接的第一缓冲器开关；以及在所述输出端和第二电源电压之间连接的第二缓冲器开关；驱动单元，所述驱动单元接收时钟信号和数据信号，并且与所述时钟信号同步地驱动所述输出缓冲器，所述驱动单元包括：第一和第二驱动电路，所述第一和第二驱动电路使用同一电源来运行，所述第一和第二驱动电路分别驱动所述第一和第二缓冲器开关；以及信号切换装置，所述信号切换装置根据所述数据信号的逻辑电平来选择所述第一和第二驱动电路中的一个，并且向所述驱动电路中的所选择的一个供应选择信号，所述选择信号具有与所述时钟信号的逻辑电平的改变同步地改变的选择信号电平，其中，所述第一和第二驱动电路中的所选择的一个向所述第一和第二缓冲器开关中的对应的一个输出驱动信号，所述驱动信号具有与所述时钟信号的所述逻辑电平同步地改变的驱动信号电平。 [0022] 根据本发明的另一个方面，提供了一种半导体集成电路，包括：多个根据权利要求1至3中的任何一项所述的输出装置以及求和电路，其中：在所述多个驱动装置中的所述第一和第二驱动电路使用同一电源来运行；所述输出装置中的每一个进一步包括电流生成器，当所述输出信号具有第一逻辑电平时所述电流生成器生成固定的输出电流；以及所述求和电路将由所述多个输出装置中的每一个生成的所述输出电流相加以生成求和的输出信号。 [0023] 根据本发明的另一个方面，提供了一种数模转换器，包括：解码器、多个根据权利要求1至3中的任何一项所述的输出装置以及求和电路，其中：所述解码器接收数字输入信号，并且将所述数字输入信号转换为将被供应到所述多个输出装置中的每一个的所述数据信号；在所述多个驱动装置中的所述第一和第二驱动电路使用同一电源来运行；所述输出装置中的每一个进一步包括电流生成器，当所述输出信号具有第一逻辑电平时所述电流生成器生成固定输出电流；以及所述求和电路将由所述多个输出装置中的每一个生成的所述输出电流相加，以生成与所述输入数字信号对应的模拟输出信号。 [0024] [本发明的效果] [0025] 该示例性输出装置在时钟信号的每一个边缘生成基本相同幅度的电源噪声。因此，可以减小在输出信号中的抖动的出现。另外，因为不需要诸如取消数据生成电路和虚输出缓冲器的电路，所以电路规模和电流消耗电流小。因此，示例性输出装置在低成本和低电源噪声上具有优点。 [0026] 而且，示例性输出装置防止在输出信号中的抖动的出现，即使当输出不同的数据信号的多个输出装置使用同一电源运行时。因此，示例性输出装置可以有益地用于构造诸如数模（D/A）转换器的各种电路单元。附图说明 [0028] 图2是示出在图1中所示的输出装置的运行的示例的时序图； [0029] 图3是示出根据本发明的实施例的输出装置的特定配置的电路图； [0030] 图4是示出驱动单元的配置的示例的电路图； [0031] 图5是示出吉尔伯特单元（Gilbert cell）的配置的示例的电路图； [0032] 图6是示出根据本发明的实施例的输出装置被应用到的D/A转换器的配置的电路图； [0033] 图7是示出用于数据信号的电平位移器的配置的另一个示例的电路图； [0034] 图8是示出已知输出装置的配置的示例的电路图； [0035] 图9是示出在图8中所示的输出装置的运行的示例的时序图； [0036] 图10是示出另一种已知输出装置的配置的示例的电路图； [0037] 图11是示出在专利文献中描述的输出装置的配置的示例的电路图；以及[0038] 图12是示出在图11中所示的输出装置的运行的示例的时序图。 [0039] [附图标号] [0040] 10、30、96、120、132、144、146 输出装置 [0041] 12、32、122 驱动单元 [0042] 14、34、124 输出缓冲器 [0043] 16 信号切换装置 [0044] 18、18A、18B、48A、48B、128A、128B 驱动电路 [0045] 20A、20B 开关 [0046] 36A 上限输出电压生成单元 [0047] 36B 下限输出电压生成单元 [0048] 38 电压至电流转换单元 [0049] 44A、44B、134A、134B 电平位移器（L/S） [0050] 46 吉尔伯特单元 [0051] 64、84 电流源 [0052] 66A、66B、72A、72B、88A、88B、130A PMOS [0053] 76A、76B、112 反相器 [0054] 62A、62B 差动放大器 [0055] 68A、68B、70A、70B、74A、74B、130B NMOS [0056] 78A、78B、110 缓冲器 [0057] 80A、80B 放大器 [0058] 82A、82B、82C、82D 开关 [0059] 86 差动对 [0060] 90 数模转换器 [0061] 92 时钟分发单元 [0062] 94 数据解码单元 [0063] 98 时钟缓冲器 [0064] 100 时钟电平位移器 [0065] 102 时钟分发网络 [0066] 104、108、126 触发器 [0067] 106 解码器 [0068] 148 取消数据生成电路 [0069] 150A 虚输出缓冲器 [0070] 150B 输出缓冲器 具体实施方式[0071] 下面参考附图详细描述根据本公开的示例性输出装置。 [0072] 图1是示出根据本公开的示例性实施例的输出装置的示意配置的概念图。在图1中所示的输出装置10接收数据信号，并且与时钟信号同步地输出与数据信号对应的电压信号（输出信号）。输出装置10包括驱动单元12和输出缓冲器14。 [0073] 虽然未示出，输出缓冲器14使用供应上限输出电压和下限输出电压的电源来运行。驱动单元12使用与由输出缓冲器14使用的电源不同的电源来运行。 [0074] 驱动单元12驱动输出缓冲器14。输出缓冲器14包括第一开关20A和第二开关20B，并且输出电压信号。 [0075] 驱动单元12包括信号切换装置16和驱动电路18，其输出用于驱动输出缓冲器14的驱动信号。信号切换装置16和驱动电路18使用同一电源运行。然而，注意信号切换装置16和驱动电路18可以使用不同的电源来运行。驱动电路18包括输出第一驱动信号的第一驱动电路18A和输出第二驱动信号的第二驱动电路18B。 [0076] 信号切换装置16根据数据信号的电平来进行切换，并且起将时钟信号输入到第一和第二驱动电路18A和18B中的一个的功能。即，信号切换装置16向驱动电路18A和18B中的一个输出时钟信号，以使得该驱动电路中的一个处于活动状态。信号切换装置16向驱动电路18A和18B中的另一个输出使得输出驱动信号的驱动电路中的另一个处于不活动状态的信号。 [0077] 即，驱动电路18A和18B中的另一个输出使得在输出缓冲器14中的开关20A和20B中的对应的一个断开的信号。 [0078] 例如，当数据信号处于逻辑H电平时，通过信号切换装置16的节点A向第一驱动电路18A输入时钟信号，而通过节点B向第二驱动电路18B输入逻辑L电平信号。在该情况下，从第一驱动电路18A输出作为第一驱动信号的时钟信号，并且，从第二驱动电路18B输出作为第二驱动信号的L信号。 [0079] 当数据信号是L时，通过信号切换装置16的节点B向第二驱动电路18B输入时钟信号，而通过节点A向第一驱动电路18A输入L信号。在该情况下，从第一驱动电路18A输出作为第一驱动信号的L信号，并且，从第二驱动电路18B输出作为第二驱动信号的时钟信号。 [0080] 即，第一和第二驱动电路18A和18B中的一个向输出缓冲器14输出作为第一和第二驱动信号中的一个的、其电平根据时钟信号的电平而变化的驱动信号。驱动电路中的另一个向输出缓冲器14输出L信号。 [0081] 可以例如通过开关、多路分配器、吉尔伯特单元或电压倍增器来构造信号切换装置16。 [0082] 输出缓冲器14包括第一开关20A和第二开关20B。被第一驱动信号驱动的第一开关20A被布置于输出输出信号的输出缓冲器14的输出端和供应上限输出电压的第一电源之间。被第二驱动信号驱动的第二开关20B被布置于输出缓冲器14的输出端和供应下限输出电压的第二电源之间。第一和第二开关20A和20B被驱动使得它们不同时被导通，以便上限输出电压和下限输出电压不彼此连接。 [0083] 当信号切换装置16向第一驱动电路供应时钟信号时，第一驱动信号根据时钟信号的电平而是H或L。当第一驱动信号是H时，第一开关20A被导通，并且将输出装置10的输出端连接到上限输出电压。另一方面，第二驱动信号被保持在L电平，并且第二开关20B被保持断开。 [0084] 当信号切换装置16向第二驱动电路供应时钟信号时，第二驱动信号根据时钟信号的电平而是H或L。当第二驱动信号是H时，第二开关20B被导通并且将输出装置10的输出端连接到下限输出电压。另一方面，第一驱动信号被保持在L电平上，并且第一开关20A被保持断开。 [0085] 即，信号切换装置16向第一和第二驱动电路18A和18B中的被选择的一个供应时钟信号，并且向第一和第二驱动电路中的另一个供应固定电平信号。因此，驱动电路中的被选择的一个输出在H和L电平之间改变的驱动信号，并且在输出缓冲器14中的开关20A和20B中的对应的一个被导通和断开。驱动电路中的另一个输出信号以将开关中的对应的一个保持断开。 [0086] 如图2中的时序图中所示，当数据信号是H时，向节点A输出时钟信号，并且向节点B输出L信号。即，时钟信号是第一驱动信号，并且L信号是第二驱动信号。因此，在输出缓冲器14中的第一开关20A根据时钟信号的电平被导通或断开，而第二开关20B被保持断开。 [0087] 当时钟信号变为H时，第一开关20A被导通，并且输出装置10的输出端被连接到上限输出电压，并且输出信号改变为H。其后，当时钟信号变为L时，第一开关20A被断开。然而，在数据信号是H的同时输出信号保持H电平，因为第二开关20B被保持断开。 [0088] 另一方面，当数据信号是L时，向节点B输出时钟信号，并且向节点A输出L信号。即，时钟信号是第二驱动信号，并且L信号是第一驱动信号。因此，在输出缓冲器14中的第二开关20B根据时钟信号的电平而被导通或断开，而第一开关20A被保持断开。 [0089] 当时钟信号变为H时，第二开关20B被导通，并且输出装置10的输出端被连接到下限输出电压，并且输出信号改变为L。其后，当时钟信号改变为L时第二开关20B被断开。然而，在数据信号是L的同时输出信号保持L电平，因为第一开关20A被保持断开。 [0090] 顺便提及，当第一和第二开关20A和20B被断开时，输出信号节点是浮置的。然而，在该实施例中，该开关中的一个与时钟信号同步地被导通。因此，不必提供用于保持节点的电势的电路。 [0091] 从电源向驱动单元12流动的总的电流是当数据信号是H时在时钟信号的每一个上升和下降沿处流动的、用于改变第一驱动信号的电平所需的电流和当数据信号是低时在每一个上升和下降沿处流动的、用于改变第二驱动信号的电平所需的电流的和。因此，如图2中的时序图中所示，电流在驱动单元12中在时钟信号的每一个上升和下降沿处流动。 [0092] 有可能设计第一和第二驱动电路18A和18B使得当时钟信号从L改变为H时流动的电流的数量和当时钟信号从H改变为L时流动的电流的数量基本上相同。尽管如此，可以从图1看出，输出信号的电平不与时钟信号的下降沿同步地改变。因此，能够接受当时钟信号从L改变为H时流动的电流的数量和当时钟信号从H改变为L时流动的电流的数量是彼此不同的。 [0093] 因此，有可能通过与时钟信号的每一个上升和下降沿同步地生成基本相同幅度的电源噪声来减小在根据数据信号的电源噪声的电平上的变化。结果，可以减小在输出电压信号中的抖动。 [0094] 输出装置10不必包括诸如在上述专利文献中需要的取消数据生成电路和虚输出缓冲器的电路。因此，电路规模和电流消耗是小的。因此，示例性输出装置在低成本和降低的电源噪声上是有益的。 [0095] 如上所述，可以在输出装置10中降低在输出电压信号中的抖动。因此，可以接受使用同一电源与时钟信号同步地运行输出不同数据信号的多个输出装置。例如，在包括多个输出装置的数模（D/A）转换器中，可以抑制在共享电源的输出装置之间的干扰，并且可以避免输出信号中的降级。 [0096] 下面描述示例性输出装置10的配置的具体示例。 [0097] 图3是示出根据本公开的示例性输出装置的特定示例性配置的电路图。在图3中所示的输出装置30接收数据信号，并且与时钟信号同步地输出对应于数据信号的差动电压信号（输出信号）。输出装置30进一步将差动电压信号转换为差动电流信号。输出装置30包括驱动单元32、输出缓冲器34、上限输出电压生成单元36A、下限输出电压生成单元36B和电压至电流转换单元38。 [0098] 驱动单元32对应于在图1中所示的驱动单元12，并且包括第一和第二电平位移器（L/S）44A和44B、吉尔伯特单元46以及第一和第二驱动电路48A和48B，如图4中所示。 [0099] 第一和第二电平位移器44A和44B分别移位时钟信号的电压电平和数据信号的电压电平，使得电压电平匹配由输出缓冲器34使用的电源的电压。在示例性驱动单元32中，专用于模拟电路的3.3V电源被用于输出缓冲器34的运行。 [0100] 在图4中所示的示例中，电平位移器44A和44B移位输入信号的电平，并且输出差动信号。即，当输入信号的逻辑电平是H（1.2V）时，第一电平位移器44A的输出信号clk_ls和第二电平位移器44B的输出信号Q_ls是H（3.3V），并且，第一电平位移器44A的输出信号clkb_ls和第二电平位移器44B的输出信号Qb_ls是L（0V）。相反，当输入信号的逻辑电平是L（0V）时，输出信号clk_ls和Q_ls是L（0V），并且输出信号clkb_ls和Qb_ls是H（3.3V）。 [0101] 吉尔伯特单元46使用3.3V的专用模拟电源来运行。它对从第一电平位移器44A供应的差动时钟信号clk_ls和clkb_ls和从第二电平位移器44B供应的差动数据信号Q_ls和Qb_ls执行电压倍增，并且输出结果信号acb和bdb。如图5中所示，吉尔伯特单元46包括差动放大器62A和62B、电流源64和一对NMOS70A和70B，其作为开关运行以向差动放大器62A和62B中的一个供应由电流源64生成的电流。 [0102] 差动放大器62A包括形成差动对的NMOS68A和68B和形成电流镜电路的PMOS66A和66B。PMOS66A和66B中的每一个的源极被连接到专用模拟电源，其栅极被连接到PMOS66A的漏极，并且从PMOS66B的漏极输出信号acb。在PMOS66A的漏极和NMOS70A的漏极之间连接NMOS68A。在PMOS66B的漏极和NMOS70A的漏极之间连接NMOS68B。时钟信号clk_ls被输入到NMOS68B的栅极。反相时钟信号clkb_ls被输入到NMOS68A的栅极，该clkb_ls是时钟信号clk_ls的反相信号（反相极性信号）。数据信号Q_ls被输入到NMOS70A的栅极。 [0103] 类似地，差动放大器62B包括形成差动对的NMOS74A和74B和形成电流镜电路的PMOS72A和72B。除了反相数据信号Qb_ls被输入到NMOS70B的栅极，该Qb_l是数据信号Q_ls的反相信号，差动放大器62B具有与在差动放大器62A中基本上相同的配置。从PMOS72B的漏极输出信号bdb。 [0104] 在NMOS70A和70B中的每一个的源极和地之间连接电流源64。 [0105] 在吉尔伯特单元46中，当数据信号Q_ls是H并且数据信号Qb_ls是L时，NMOS70A被导通，并且差动放大器62A变为激活。此时，当时钟信号clk_ls是H并且时钟信号clkb_ls是L时，NMOS68B被导通，并且NMOS68A截止，并且输出信号acb变为L。相反，当时钟信号clk_ls是L并且时钟信号clkb_ls是H时，输出信号acb变为H。另一方面，差动放大器62B不激活，并且输出信号bdb是H。 [0106] 相反，当数据信号Q_ls是L并且数据信号Qb_ls是H时，NMOS70B被导通，并且差动放大器62B变为激活，并且以与在其中差动放大器62A变为激活的情况下基本相同的方式来运行。即，当时钟信号clk_ls是H并且时钟信号clkb_ls是L时，输出信号bdb变为L。当时钟信号clk_ls是L并且时钟信号clkb_ls是H时，输出信号bdb变为H。另一方面，差动放大器62A不激活，并且输出信号acb是H。 [0107] 即，吉尔伯特单元46选择差动放大器62A和62B中的一个。差动放大器中的被选择的一个输出选择信号acb或bdb，该选择信号具有与时钟信号的电平的改变同步地改变的逻辑电平，并且差动放大器中的另一个输出具有固定逻辑电平的输出信号。 [0108] 在图5中所示的该示例性吉尔伯特单元中，选择信号acb或bdb的逻辑电平与时钟信号的电平相反。尽管如此，具有与时钟信号的电平的改变同步地改变的逻辑电平的、从吉尔伯特单元46输出的选择信号可以被用于将随后时钟的运行与时钟信号同步。在这个意义上，选择信号可以被用作时钟信号。 [0109] 吉尔伯特单元46对称地运行。即，差动放大器62A和62B中的一个根据数据信号Q_ls和Qb_ls的电平来变为激活，并且，NMOS68A和68B或74A和74B中的一个在时钟信号clk_ls和clkb_ls的每一个上升和下降沿被导通。因此，吉尔伯特单元46在时钟信号的每一个上升和下降沿处从专用模拟电源汲取相同的电流，如图2的底部上示意地所示。 [0110] 第一和第二驱动电路48A和48B使用3.3V的专用模拟电源来运行。它们分别对来自吉尔伯特单元46的输出信号acb的波形和输出信号bdb的波形进行整形，并且将它们输出为第一和第二驱动信号。 [0111] 第一驱动电路48A包括反相器76A和缓冲器78A。类似地，第二驱动电路48B包括反相器76B和缓冲器78B。 [0112] 当从驱动单元32供应的数据信号是H时，第一驱动电路48A输出具有与时钟信号的逻辑电平的改变同步地改变的逻辑电平的第一驱动信号，并且第二驱动电路48B输出作为第二驱动信号的L信号。相反，当该数据信号是L时，第二驱动电路48B输出具有与时钟信号的逻辑电平的改变同步地改变的逻辑电平的第二驱动信号，并且L信号作为第一驱动信号被输出。 [0113] 吉尔伯特单元46向第一和第二驱动电路48A和48B中的一个供应具有与时钟信号的逻辑电平的改变同步地改变的逻辑电平的选择信号。因此，有可能使得在时钟信号的每一个上升沿处由驱动电路48A和48B消耗的总的电流相同。 [0114] 上限输出电压生成单元36A包括放大器80A，并且生成上限输出电压。下限输出电压生成单元36B包括放大器80B，并且生成下限输出电压，如图3中所示。 [0115] 在上限输出电压生成单元36A中的放大器80包括接收上限输出基准电压的同相输入端和接收放大器80A本身的输出信号的反相输入端。 [0116] 类似地，在下限输出电压生成单元36B中的放大器80B包括接收下限输出基准电压的同相输入端和接收放大器80B本身的输出信号的反相输入端。 [0117] 输出缓冲器34包括第一至第四开关82A、82B、82C和82D，如图3中所示。 [0118] 第一和第二开关82A和82B被串联于上限输出电压和下限输出电压之间。类似地，第三和第四开关82C和82D被串联于上限输出电压和下限输出电压之间。从驱动单元32输出的第一驱动信号被输入到第一和第四开关82A和82D，并且第二驱动信号被输入到第二和第三开关82B和82C。从在第一和第二开关82A和82B之间的节点输出差动电压信号DV。从在第三和第四开关82C和82D之间的节点输出差动电压信号DVb。 [0119] 当第一和第二驱动信号分别是H和L时，第一和第四开关82A和82D被导通，并且第二和第三开关82B和82C被断开。因此，差动电压信号DV和DVb分别是H和L。相反，当第一和第二驱动信号分别是L和H时，第一和第四开关82A和82D被断开，第二和第三开关82B和82C被导通。因此，差动电压信号DV和DVb分别是L和H。 [0120] 电压至电流转换单元38将从输出缓冲器34输出的差动电压信号DV和DVb分别转换为差动电流信号DA和DAb。电压至电流转换单元38包括电流源84和差动对晶体管PMOS88A和88B。电流源84被连接在电源和差动对86的PMOS88A和88B中的每一个的源极之间。从输出缓冲器34输出的差动电压信号DV和DVb分别被输入到PMOS88A的栅极和PMOS88B的栅极，并且，从它们各自的漏极输出差动电流信号DA和DAb。 [0121] 当差动电压信号DV和DVb分别是H和L时，PMOS88A和88B分别被截止和导通。因此，从电流源84供应的电流作为差动电流信号DA流过PMOS88B。相反，当差动电压信号DV和DVb分别是L和H时，电流作为差动电流信号DAb流过PMOS88A。 [0122] 即，在输出装置30中，当数据信号是H时，差动电压信号DV和DVb分别是H和L，并且从电流源84供应的电流作为差动电流信号DA流过PMOS88B。相反，当数据信号是L时，差动电压信号DV和DVb分别是L和H，并且，电流作为差动电流信号DAb流过PMOS88A。 [0123] 在输出装置30中，从输出缓冲器34输出差动电压信号DV和DVb，并且，从电压至电流转换单元38输出差动电流信号DA和DAb。如在这个示例中，输出装置可以输出电压信号或电流信号作为它的输出信号。 [0124] 输出缓冲器34允许电流根据时钟信号的电平而在其中通过，当时钟信号的电平从L改变为H时出现的电源噪声和当时钟信号的电平从H改变为L时出现的电源噪声具有基本上相同的幅度。即，当如此时，可以减小在差动输出信号DA和DAb中的抖动的出现。 [0125] 取代上限输出电压和下限输出电压，可以提供H侧电流源和L侧电流源，并且，输出缓冲器34可以输出电流。对于数据信号，可以取代电压信号输入电流信号。 [0126] 第一和第二电平位移器44A和44B可以不必根据在数据信号的电压电平和由输出缓冲器34使用的电源的电压之间的关系。当单元位移器是必要的时，它们可以与信号切换装置具有任何定位关系。即，它们可以被布置在信号切换装置16之后。 [0127] 下面描述输出装置30的示例性应用。 [0128] 图6是示出根据本公开的一个实施例的输出装置被应用到的示例性数模（D/A）转换器的配置的电路图。在图6中所示的示例性D/A转换器90与时钟信号同步地解码5比特数据信号，并且输出与数据信号对应的差动电流信号。D/A转换器90包括时钟分发单元92、数据解码单元94和根据本发明的多个输出装置96。 [0129] 时钟分发单元92向要使用时钟信号的多个部分分发时钟信号。时钟分发单元92包括时钟缓冲器98、时钟电平位移器100和时钟分发网络102。 [0130] 时钟缓冲器98生成要在时钟分发单元92的时钟电平位移器100和在数据解码单元94中使用的时钟信号和其反相信号。 [0131] 时钟电平位移器100将从时钟缓冲器98供应的时钟信号和其反相信号的电压电平移位到例如在输出装置96中使用的专用模拟电压3.3V。 [0132] 时钟分发网络102向所有的输出装置96供应从时钟电平位移器100供应的时钟信号和其反相信号。 [0133] 数据解码单元94解码5比特数据信号，并且生成32比特温度计码。数据解码单元94包括触发器104和108、解码器106、缓冲器110和反相器112。 [0134] 在数据解码单元94中，与从时钟缓冲器98供应的时钟信号同步地在前面的触发器104中保存该5比特数字码，该数字码被解码器106解码，生成与该5比特数字码对应的32比特温度计码，并且其与时钟信号同步地被保存在后面的触发器108中。从后面的触发器108输出的32比特温度计码被缓冲器110和反相器112中的每一个整形，并且输出温度计码和其反相信号。 [0135] 输出装置96中的每一个对应于在图3中所示的输出装置30，除了它未包括第一和第二电平位移器44A和44B。即，D/A转换器90包括在多个输出装置96中的多个输出缓冲器34和驱动单元32。包括第一和第二驱动电路的多个驱动单元32使用同一电源来运行。 [0136] 在输出装置96中的每一个中，从时钟电平位移器100供应的时钟信号和其反相信号被直接地输入到在图5中所示的吉尔伯特单元46中的NMOS68A和68B中的每一个的栅极与NMOS74A和74B中的每一个的栅极。在输出装置96中，如图7中所示，从数据解码单元94供应的数据信号和其反相信号被直接地输入到第二电平位移器44B。 [0137] 在D/A转换器90中，时钟分发单元92分发时钟信号，并且，通过数据解码单元94来生成与5比特数据信号对应的32比特温度计码。与从时钟分发单元92供应的时钟信号同步地从输出装置96中的每一个输出与从数据解码单元94供应的32比特温度计码中的每一个比特对应的电流。输出从所有的输出装置96输出的、与5比特数字信号对应的电流的总和的差动电流信号。 [0138] 因为在多个输出装置96中的驱动单元32使用同一电源来运行，所以该驱动单元可能彼此干扰，并且可以增大在来自驱动单元32的输出中的抖动的数量。如果是该情况，则不能精确地同步来自多个输出装置96的输出电流。结果，D/A转换器的输出电流可以在该5比特数字信号的改变期间暂时改变为错误值。 [0139] 示例性D/A转换器90可以有益地利用示例性输出装置，其可以即使当使用同一电源运行多个输出装置时也可以降低在输出信号中的抖动。即，有可能防止D/A转换器90输出错误值，即使使用同一电源来操作多个输出装置。 [0140] 除了在本示例中描述的D/A转换器之外，示例性输出装置96也适用于与时钟信号同步地输出数据信号的各种电路。 [0141] 诸如在驱动单元中的信号切换单元和驱动电路、输出缓冲器、电压至电流转换单元和其他元件的在本发明的输出装置中包括的电路配置不受限，并且也可以使用执行基本上相同的功能的各种电路配置。输出装置可以与时钟信号的上升和下降沿中的至少任何一个同步地输出数据信号。 |
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