用于提供多比特逐次逼近ADC的方法和电路 |
|||||||
| 申请号 | CN201210417548.7 | 申请日 | 2012-10-26 | 公开(公告)号 | CN103078642B | 公开(公告)日 | 2017-12-01 |
| 申请人 | 商升特公司; | 发明人 | 奥利维耶尼斯; 阿秋翁; | ||||
| 摘要 | 本 发明 提供用于通过在多个逐次逼近循环中的每个循环中处理一个以上比特来将模拟 信号 转换为 数字信号 的例子。系统可以包括电容子DAC 电路 和比较器。 开关 可以在一个或多个第一循环期间隔离电容子DAC电路，并且在一个或多个最后循环期间结合这些子DAC电路。 逐次逼近寄存器 (SAR)可以生成数字 输出信号 或DAC数字信号。在另一个例子中，系统可以包括DAC电路。输入电容可以预充电至模拟 输入信号 和DAC 模拟信号 民中的至少一个。可编程增益 放大器 可以放大误差信号。多比特ADC可以将放大后的误差信号转换为多比特数字信号。SAR可以使用多比特数字信号来生成DAC数字信号或数字输出信号。 | ||||||
| 权利要求 | 1.一种n比特模数转换器(ADC)电路，即n比特ADC电路，用于通过在多个逐次逼近循环中的每个循环中对超过一个比特进行处理将模拟输入信号转换为数字输出信号，所述n比特ADC电路包括： |
||||||
| 说明书全文 | 用于提供多比特逐次逼近ADC的方法和电路技术领域背景技术[0003] 在现有技术中已经知道有多种执行ADC的技术。两种常用技术逐次逼次(SA)ADC和闪存ADC电路。SA ADC电路通常通过对模拟输入信号进行多个连续步骤的处理产生数字表达，在每个步骤中执行比较操作，从而获得模拟输入信号的逐渐准确的数字表达。在一个典型的闪存ADC电路中，同时使用多个比较器，将模拟输入信号值与不同的参考值进行比较。其他方面均相同，与SA ADC电路中在多个步骤中进行不同是，在闪存ADC电路中，在单个步骤中同时将信号与不同的参考值进行比较，所以与SA ADC电路相比，闪存ADC电路所产生的模拟信号的数字表达典型地可以具有更短的等待时间。因此，闪存ADC技术一般被认为更加适合高速应用。 发明内容[0004] 本发明提供用于通过在多个逐次逼近循环中的每个循环中处理一个以上比特来将模拟信号转换为数字信号的例子。系统可以包括电容子DAC电路和比较器。开关可以在一个或多个第一循环期间隔离电容子DAC电路，并且在一个或多个最后循环期间结合这些子DAC电路。逐次逼近寄存器(SAR)可以生成数字输出信号或DAC数字信号。在另一个例子中，系统可以包括DAC电路。输入电容可以预充电至模拟输入信号和DAC模拟信号中的至少一个。可编程增益放大器可以放大误差信号。多比特ADC可以将放大后的误差信号转换为多比特数字信号。SAR可以使用多比特数字信号来生成DAC数字信号或数字输出信号。 [0005] 在本发明的一方面，需要更好的SA ADC电路来满足更快的速度、更低的功率消耗和更小的体积的要求。广泛而一般地来说，在一方面，本发明提供一种模数转换器(ADC)电路、方法、装置和系统。广泛而一般地来说，本发明描述一种在SA ADC循环内使用多比特量化技术，以通过减少逼近步骤的数量来加快转换。下面具体描述两个实施例。 [0006] 在对应于电容电荷再分配SA ADC的第一个实施例中，DAC电路的电容元件(例如电容阵列)被分组为几个子DAC电路(例如子阵列)，每个子DAC电路可以连接至各个比较器，以便能够并行地执行几个比较操作，从而可以在每个步骤中提取出两个或更多个比特。在之后的步骤中(例如最后几个步骤，例如最后的步骤)，所有的电容子阵列可以结合在一起，从而形成唯一的反馈DAC。因此，在有利的方面，虽然可以同时提取出几个比特，但是本专利公开的技术不会增加所需电容元件(例如基本电容)的全部数量。 [0007] 在第二个实施例中，用PGA电路和闪存ADC电路来替换比较器电路，其中，在转换的每个步骤中逐渐增加放大器的增益。因此，可以在第一部分步骤(即例如SA循环的各个循环)中执行粗略的量子化操作，而在最后一部分的步骤(例如，最后一个或多个步骤)中则执行精细量子化操作。通过所公开的一个实施例或其它实施例可以知道，在SA循环中使用多比特量化的优点包括允许在SA阶段的第一部分步骤中容忍一些判定误差，因为可以在下一部分步骤中对其进行补偿。通过在每个步骤中稍微增加比较次数而在该技术中提供一些冗余，可以实现判定误差的容忍度。 [0008] 应当理解，本发明的各种配置对于本领域技术人员而言将变得清楚，其中，各种配置将通过示意的方式进行描述。将会实现的是，本发明能够具有其它的或者不同的配置，并且它的各个细节能够在各个其它方面进行修改，修改后的技术方案并没有脱离本发明的范围。因此，发明内容、附图和具体实施方式应当被视为示意性的而非限制性。 附图说明[0009] 图1为闪存模数转换器(ADC)电路的方框示意图； [0010] 图2为管道ADC电路的例子的方框示意图； [0011] 图3为逐次逼近(SA)ADC电路的例子的方框示意图； [0012] 图4为开关电容SA ADC电路的例子的方框示意图； [0013] 图5为电荷再分配开关电容SA ADC电路的例子的方框示意图； [0015] 图7为通过为多个循环将8比特DAC阵列分裂为4个6比特阵列的8比特ADC的实施例的方框示意图； [0017] 图9为允许对于判定误差的容忍度的改进的电压间隔分割方案的例子的示意图； [0018] 图10为使用闪存ADC的多比特SA ADC的例子的方框示意图； [0019] 图11为用于操作SA ADC的方法的例子的流程图； [0020] 图12为用于操作SA ADC的方法的另一个例子的流程图； [0021] 图13、14、15A、15B、16A、16B、17和18为用于执行SA模数转换的装置的例子的方框图。 具体实施方式[0022] 以下所作的详细描述意在对本专利主题技术的各种配置做出说明，其目的并非用于限定本发明的主题技术。附图结合到本说明书中，并构成详细描述的一部分。详细说明包括具体细节，其目的是提供全面了解主题技术的特定细节。然而，本领域技术人员理解，在没有这些特定细节的情况下同样可以实施主题技术。在一些例子中，已知的电路元件和组件显示为框图形式，以免对主题技术的概念产生模糊理解。相同的元件使用相同的标号以便方便理解。 [0023] 概况 [0024] 随着对高数据速率和星座密度(constellation densities)的需求不断增加，特别是在千兆赫兹(GHz)范围内进行传输的信号中，对快速和准确的ADC电路的需求越来越多。对于SA ADC电路而言，需要利用具有较小体积芯片和低消耗的高速电路的应用。 [0025] 在本发明的一方面，需要更好的SA ADC电路来满足更快的速度、更低的功率消耗和更小的体积的要求。广泛而一般地来说，在一方面，本发明提供一种模数转换器(ADC)电路、方法、装置和系统。广泛而一般地来说，本发明描述一种在SA ADC循环内使用多比特量化技术，以通过减少逼近步骤的数量来加快转换。下面具体描述两个实施例。 [0026] 在对应于电容电荷再分配SA ADC的第一个实施例中，DAC电路的电容元件(例如电容阵列)被分组为几个子DAC电路(例如子阵列)，每个子DAC电路可以连接至各个比较器，以便能够并行地执行几个比较操作，从而可以在每个步骤中提取出两个或更多个比特。在之后的步骤中(例如最后几个步骤，例如最后的步骤)，所有的电容子阵列可以结合在一起，从而形成唯一的反馈DAC。因此，在有利的方面，虽然可以同时提取出几个比特，但是本专利公开的技术不会增加所需电容元件(例如基本电容)的全部数量。 [0027] 在第二个实施例中，用PGA电路和闪存ADC电路来替换比较器电路，其中，在转换的每个步骤中逐渐增加放大器的增益。因此，可以在第一部分步骤(即例如SA循环的各个循环)中执行粗略的量子化操作，而在最后一部分的步骤(例如，最后一个或多个步骤)中则执行精细量子化操作。通过所公开的一个实施例或其它实施例可以知道，在SA循环中使用多比特量化的优点包括允许在SA阶段的第一部分步骤中容忍一些判定误差，因为可以在下一部分步骤中对其进行补偿。通过在每个步骤中稍微增加比较次数而在该技术中提供一些冗余，可以实现判定误差的容忍度。 [0028] 奈奎斯特率(Nyquist rate)ADC可以表示这样的ADC，即用于对定义好的时间点(例如，采样时间)的信号值进行量化，而非使用某个时间间隔上的一些平均值。根据所使用的转换技术，奈奎斯特率ADC可以分为四种主要的类型：(1)闪存ADC；(2)管道ADC；(3)算法ADC；和(4)SA ADC。下面将详细对它们进行描述。 [0029] 闪存ADC [0030] 闪存模数转换处理可以用在包括数字通信系统和数字信号与图像处理系统的各种应用中。具体地当涉及高数据速率时，这种ADC方式可以称为闪存ADC。在典型的闪存ADC系统中，对模拟输入信号进行采样并且典型地同时将采样后的信号的幅度与多个模拟参考信号进行比较，从而生成数字表达。例如，在n比特的闪存ADC中，同时将输入信号与(2n-1)个相同间隔的参考值(例如，电压参考值)进行比较，从而形成温度计码(thermometric code)(例如，数字信号)，温度计码在解码之后给出ADC的n比特输出码，如图1所示。 [0031] 图1是根据本发明特定配置的闪存ADC电路100的实施例的方框图。闪存ADC电路100包括参考电压分割电路120、比较器电路130以及温度计解码器140。参考电压分割电路 120将施加在参考电压分割电路120的端口110和112上的参考电压Vref分割为多个(即n个，例如6个、8个、16个等)子参考电压Vr(0)-Vr(2n-1)。通过比较器电路130的比较器将每个子参考电压与输入模拟信号Vin相比较。比较结果Q(0)-Q(2n-1)由温度计解码器140接收并被转换为n比特的输出信号142。 [0032] 这个结构的缺点是，比较器电路130需要具有大量的比较器，并且比较器的偏移电压需要小于输入信号最低有效位(LSB)数值的一半。否则，比较器电路130的输出码142可能不能保证作为温度计信号，并且不能确保转换的单一性。因此，这个结构的应用可能仅限为低解析力(resolution)(例如，小于6比特)的转换。 [0033] 管道ADC [0034] 为了获得更高的解析力，可以通过管道ADC在几个步骤中实现转换，其中，管道的每一级可以提练一个或多个比特，如图2所示。 [0035] 图2是根据本发明特定配置的管道ADC电路200的实施例的方框示意图。管道ADC电路200包括多个级(例如，级210、220和230)以及数字组合电路240。在每个级(例如，级210、220或230中的一个级)中，可以首先对输入信号(例如，Vin、V1、V2或Vm-1)进行采样，然后由粗略ADC(例如，具有低解析力的小型闪存ADC，例如212、222或232)进行量化，从而获得粗略码Qi(例如Q1,Q2,…,Qm)。然后可以由反馈DAC(例如，214或224)将这个信号的数字估值(即Qi)转换回模拟域(例如信号Vdac1or Vdac2)，然后从该级采样后的输入信号(Vin,V1,V2或Vm-1)中减去该值。减法运算的结果用增益级Gi(例如增益级G1-216或G2-226)进行放大，从而获得残余电压Vi(例如V1,V2或Vm-1)，残余电压Vi可以解释为在第i个增益级Gi的输出端的量子误差的图像。通过在管道的下一级对这个量子误差进行评估，可以使得估计值更加精确。然而，对于最后一级管道(即，级230)而言，量化后的信号可能不被重新转换为模拟信号从而产生残余电压(即Vm)，这是因为该残余电压不会被进一步处理。 [0036] 假设ADC输入信号电压(例如Vin)的范围为0V至Vref之间，并且如果这个范围还对应于每级中粗略ADC(212、222或232)的输入电压的范围，则每个DAC(例如214或224)的输出范围也在0V至Vref之间，并且每级的输出电压Vdaci等于Qi*Vref，Qi为第i级ADC的输出码(也就是DAC的输入码)。因此，有这样的公式： [0037] V1＝G1*(Vin–Vdac1)＝G1(Vin–Q1*Vref) [0038] V2＝G2*(V1–Vdac2)＝G2(V1–Q2*Vref) [0039] V3＝G3*(V2–Vdac3)＝G3(V2–Q3*Vref) [0040] 变换后得到以下的公式： [0041] Vin＝Vref*Q1+V1/G1 [0042] V1＝Vref*Q2+V2/G2 [0043] V2＝Vref*Q3+V3/G3 [0044] 将这些公式组合后得到以下公式： [0045] Vin＝Vref*(Q1+Q2/G1)+V2/(G1*G2) [0046] 另一方面，如果将第三级管道考虑进去，则得到以下公式： [0047] Vin＝Vref*(Q1+Q2/G1+Q3/(G1*G2))+V3/(G1*G2*G3). [0048] 在实践中，残余放大器216和226的增益G1和G2为模拟增益(例如，电容值的比率)，但是数值于对应于整数，一般地甚至为2次幂(不考虑误配和增益误差)，从而它们可以容易地作为对不同级的输出进行组合的数字电路中的放大因子映射到数字域中。因此，如果输出码在数字域中计算为： [0049] Code＝K1*Q1+K2*Q2+K3*Q3 [0050] 其中，K1＝1,K2＝K1/G1＝1/G1,K3＝K2/G2＝1/(G1*G2) [0051] 则可以得到以下结果： [0052] Vin＝Vref*Code+V3/(G1*G2*G3). [0053] 这表示输出码与输入信号电压成比例，从而可以表示输入信号电压，而量子误差与表示最后一级(不需要实现)残余电压的V3/(G1*G2*G3)成比例。每级中执行的增益一般k对应于2 ,其中，k为该级中解析的比特数，因此，当增加级的数量时，表示输入的量化误差变得越来越小。例如，如果每级解析两个比特，则在每个级中残余电压可以放大4倍。 [0054] 对于管道ADC电路200，精度并不限于粗略ADC的精度(即比较器的阀值)，因为，通过使用冗余技术，第一级中判定的小误差可以在随后的级中得到补偿。但是，精度受到每级反馈路径中DAC(例如，214或224)的精度和残余放大器Gi(例如216或226)增益精度的很大限制。假设希望得到10比特的解析力，并且从第一级中提取出2比特。这表示第一级的残余电压V1利用8比特精度进行评估，这表示第一增益级216的增益G1的增益误差具有大体上好于1/256＝0.4％的精度。这可以对增益放大器的设置施加很大的限制，主要是当高速工作时。 [0055] 算法ADC [0056] 算法ADC类似于管道ADC，差别在于仅实现单个级，其通过分时逐次执行管道的第一级、第二级…….直至最后一级的功能。因此，放大器在时间步长k的输出作为时间步长k+1处相同方框的输入。这减少了可以由算法ADC采取的数据的吞吐量，因为在对输入电压进行新的采样之前相同的方框逐次执行转换算法的不同步骤。因此，算法ADC更适合小体积的应用，但并不适合高速操作。 [0057] SA ADC [0058] SA ADC的优点在于不需要残余放大器，因为其如图3所示在单级中完成转换。 [0059] 图3为根据本发明特定配置的SA ADC电路300的实施例的方框图。ADC电路300可以包括输入采样器310、反馈DAC 320、比较器330和SAR 340。输入采样器310可以包括开关S1和电容器Cin，并且可以配置为对输入信号电压(例如Vin)进行采样，从而产生采样后的输入信号电压，比较器330可以将采样后的输入信号电压与反馈DAC 320的输出信号进行比较。SAR 340产生反馈DAC 320的逐次输入码，针对此逐次输入码可以对采样后的输入信号电压进行比较。SAR 340接收比较结果并基于接收到的比较结果确定输出码342。 [0060] ADC电路300的操作包括找到最接近采样后输入信号电压的DAC值，并且一般导致二分。一方面，ADC电路300的操作包括找到最接近采样后的输入信号电压的DAC值。考虑到这样的情况，即ADC电路300的输入信号电压的范围和反馈DAC 320的输出范围在零和Vref之间，并且ADC电路300和反馈DAC 320的解析力为8比特。在这种情况下，在操作开始，已知输入电压的范围为0到Vref之间。在第一个步骤，通过将DAC码1000 0000施加到反馈DAC 320，将输入信号电压与Vref/2相比较。如果结果比特数(例如比较器330的输出)较大，则知道输入信号电压高于Vref/2,因此介于Vref/2和Vref之间，否则输入信号电压介于零和Vref/2之间。因此，不确定性(即已经知道输入电压所在的间隔)降了一半。例如，如果第1个比特为零，则施加到反馈DAC 320的下一个码为0100 0000，从而产生电压Vref/4，输入电压将与之进行比较。如果第2个比特较低，则输入电压已知为从零到Vref/4的间隔中，否则在Vref/4到Vref/2的间隔中，从而不确定性再次降为一半。在最后一种情况下，例如，施加到反馈DAC 320上的第三个码为0110 0000，其产生3/8*Vref的电压水平，等等。因此，在每个步骤，解析1个比特，并且不确定性降为一半。这种SA ADC的实施例基于开关电容，如图4所示。 [0061] SA ADC的开关电容实施例 [0062] 图4为根据本专利特定配置的开关电容SA ADC电路400的例子的方框图。ADC电路400可以包括DAC 410、开关S1、S2和S3、具有电容Ci和放大器420的输入电容Cin、比较器430和SAR 440。在预充电阶段1，开关S1和S3闭合，通过将输入电容Cin的一个电极连接至输入信号Vin而电容Cin的另一个电极连接至放大器420的虚拟接地Vgnd，输入电容Cin被预充电至输入电压Vin，其中，放大器420在这个阶段围绕反馈路径被开关S3设定为闭环。当放大器 420的正输入端连接到电压Vgnd时，假设忽略这个放大器的偏移电压，则放大器420的负输入端或虚拟接地位于相同的电压Vgnd。在预充电阶段的最后，开关S1和S3打开，从而输入电容Cin上的电荷Q＝Ci*(Vin-Vgnd)冻结，而放大器被设置为开环状态并且用作比较器(例如，作为比较器的第一级)，从而执行SA阶段。输入电容Cin然后通过闭合开关S2连接至DAC 410。因为电容Cin上的电压差(Vin-Vgnd)被强迫为保持不变(因为没有放电路径)，所以连接至放大器420(现在用作比较器)负输入端的电容Cin的电极上的电压等于Vdac-Vin+Vgnd，因此第一级比较器(即设置为开环的放大器420)的输入端之间的差别误差电压Verror为Verror＝Vdac-Vin。因此Vin和Vdac之间的差异直接通过将电容Cin右侧电级上的电压从Vin切换为Vdac而获得，而保持了整个电容Cin上的恒定电荷(从而为恒定电压)。 [0063] ADC电路400还可以包括阶段控制器模块495，用于控制开关S1、S2、S3和部件430和440(“受控制组件A”)以便允许受控制组件A执行前面所述的功能及其它功能。放大器420有时可以称为开关放大器或放大器电路。 [0064] 能够基于电容DAC实现电荷再分配的SA ADC的开关电容实施例 [0065] 图5为根据本发明特定配置的电荷再分配开关电容SA ADC电路500的方框示意图。在图5中，为了简单起见，没有显示出ADC电路500对应的电容、SAR和阶段控制器电路。放大器520类似于图4中的放大器420。在ADC电路500中，与产生施加于输入电容(例如图4所示的输入电容Cin)上的电压Vdac不同的是，图4所示的输入电容Cin分解为电容组(例如电容阵列Cin1、Cin2……CinN)，从而实现电容性DAC 510。电容阵列(例如电容阵列Cin1、Cin2……CinN)可以经由各自的开关(sN，sNp，sNn，其中N为大于等于1的整数)独立地连接到正参考电压Vrefp或者负参考电压Vrefn(例如，包括零或接地电势)，从而可以实现DAC 510，其中可以对连接到Vrefp或者Vrefn的阵列中的电容阵列的数量进行控制。每个电容阵列可以由任意数量的相同元件电容组成，从而电容阵列可以由单个或两个电容组成，或者均可以。 [0066] SA ADC的一个优点在于不再需要对残余电压(即，图4所示的DAC 410的输入电压Vin和Vdac之间的电压差)进行精确地再次放大以便对残余电压进行量化，以作为表示这个残余误差电压中的信息。另外，一方面，由于总是通过相同的比较器(图4所示的比较器430)将输入信号电压与不同的电压值进行比较，所以与闪存ADC(参见图1)相反，在不同的比较器之间不存在匹配的问题。在SA ADC中，比较器的偏移只会导致ADC特性的整个偏移，但是不会影响其解析力。对于精确的解析力要求，比较器具有低噪声和低于一个LSB的滞后水平。SA的精度基本上由反馈DAC(例如，电容性DAC 510)的精度确定，通常通过对电荷再分配ADC中电容阵列的电容之间进行匹配而进行限定。出于上述理由，SA可以普遍地用于涉及高速(例如GS/s的数量级)运行的应用中。通过交错大量的SA ADC电路，甚至可以实现更快的ADC电路(例如，几十个GS/s). [0067] 但是，SA ADC的缺点在于，当在每个SA步骤中仅计算一个比特时，每次转换所需要的步骤数量对应于SA ADC的比特数。因此，对于8比特SA ADC，小于1/8的转换时间被分配给每个步骤，因为一些时间还分配给了预充电阶段。对于高速ADC(例如大于等于GS/s)，这对于DAC的设置和比较器的速度产生了很严重的限制，从而影响到功率消耗。作为比较，管道ADC在每个时钟循环执行转换，并且每个级都可以执行多比特量化。 [0068] 在一个方面，DAC 510包括图4所示的DAC 410。 [0069] 本说明书中的各种配置提供了通过在每个SA循环(或SA步骤)处理一个以上比特来减少SA ADC中步骤数量的多种方案。图6中示出了一种实现多比特SA ADC的实施例，下面将进行描述。 [0070] 6比特ADC实施例 [0071] 图6为根据本专利特定配置的示出了6比特ADC电路600的实施例的框图，其中，6比特DAC电路600具有用于同时计算2个比特的附加硬件。6比特ADC 600可以包括多个(例如3个)6比特电荷再分配DAC 610、开关放大器电路620、比较器630和SAR 640。6比特电荷再分配DAC 610的每个电容阵列612可以包括在第一级被预充电至输入信号电压Vin的基本电容的阵列，其中，Vref为参考电压。 [0072] 在预充电阶段之后，DAC 610的操作类似于前面所述的图4所述的DAC410的操作。在第一阶段期间，在三个电容阵列612上同时对输入信号电压Vin进行采样。当ADC电路600用作6比特ADC时，输出码为0至63之间。当在每个SAR循环处理2个比特时，每个步骤中已知包括输入信号电压的间隔中的不确定性除以4，从而输出码所在的间隔也除以4。开始时，对于输出码，使用间隔[0，64]中的值。符号“[m,n]”可以理解为介于m和n之间，包括m但不包括n。为了将不确定性除以4，在第一个SAR循环中由三个DAC 610和比较器630同时将输入信号电压与对应于DAC码16、32和48的电压进行比较。这通过将DAC码16、32和48施加至3个DAC 610得以实现。如果输入信号电压介于39和40之间，则三个比较器630表示对应于大于16、大于32和小于48的DAC码。因此，在第一个SAR步骤之后，DAC码已知落入间隔[32，48]内，这是间隔[0，64]的1/4。在第二个SAR循环中，作为结果的间隔[32，48]再次被除以4。这通过将DAC码36、40和44施加在三个DAC 610上得以实现。由于输入信号电压对应于39和40之间的DAC码，所以三个比较器将分别表示大于36、低于40和低于44的DAC码，因此落入间隔[36, 40]中，其再次是第一个SAR循环结果的间隔的1/4。 [0073] 在第三个和最后一个SAR循环中，间隔[36，40]再次除以4，从而通过同时与码37、38和39相比较获得LSB。在这个实施例中，比较器630表示比对应于码37、38和39的DAC 610的电压更高的输入信号电压，从而对应于介于39和40之间的输入码，其在四舍五入之后为ADC电路600的输出码642给出39的数值。在传统的每个SA循环实施的1个比特的情况下，使用单个比较器和由64个基本电容构成的6比特电容性DAC。然而，在ADC电路600中，在每个循环计算2个比特的情况下，三个6比特电容性DAC 610和三个比较器630并行工作，这是对于体积和功率消耗方面很大的代价。 [0074] ADC 600还可以包括阶段控制器方框(例如部件495)，用于控制图6所示的一些或所有的组件。 [0075] 以下公开的作为模数转换替换方法的方面的优点在于，所公开的实施例允许在每个循环对超过1个比特进行处理，而不用增加电容性DAC的面积或者具有几个并行运行的完全的DAC。所公开的实施例的另一个优点在于在SA算法中包括冗余，从而在算法的第一个步骤中的小的判定误差可以在最后一个或几个步骤中得以校正。 [0076] 具有分裂电容阵列的ADC [0077] 为了获得n比特SA ADC电路，与具有几个执行不同n比特码的并行n比特DAC和几个比较器(例如，如使用在图6所示的ADC 600中，并行工作的三个完整6比特DAC用于实现6比特ADC)不同的是，整个电容阵列可以分裂为对于第一部分SA循环具有较低解析力的较小的阵列，并且对于一个或多个最后的SA循环重新结合，如图7所示。在一个实施例中，整个电容阵列为至少一个最后的SA循环而结合。 [0078] 图7为根据本发明特定配置的通过为多个循环将8比特DAC阵列分裂为四个6比特阵列710实现8比特ADC电路700的实施例的方框图。8比特ADC电路700(下称“ADC 700”)可以包括6比特电容性电荷再分配子DAC(下称“子DAC 710”)、开关SM11、SM12、SM21、SM22、SM31和SM32、开关放大器720、比较器730和SAR 740。ADC 700的操作基于至少对于第一部分SA步骤在每个SA步骤中计算2个比特，其输入信号电压的范围为接地电势(即0V＝Vrefn)到Vrefp。在这里描述的例子中，输入信号电压Vin对应于141.2/256*Vref，所以希望找到141的8比特的输出码742。为了获得8比特ADC，需要具有256个基本电容的8比特DAC，其被分组为四个DAC 710，每个DAC包括64个基本电容(简单起见，仅显示两个电容)。为了在每个循环计算2比特，在每个循环执行三次比较。但是，与使用图6所示配置时需要三个并行的8比特DAC不同的是，具有256个基本电容的整个8比特DAC阵列被分裂为4个子DAC 710，每个子DAC用作6比特DAC。在任何一个循环，可以在4个子DAC 710的3个子DAC上执行三个不同的码，产生三个比较比特。为了简化实现，一个比较器730与每个子DAC 710相关联，所以在使用三个比较器的第一个循环中，可以使用输入码对每个子DAC 710进行操作。 [0079] 输入电压信号首先采样为4个6比特子DAC 710。第一个6比特如图6所示进行计算。对于第一个SA循环，为了将输入电压上的不确定性降为1/4，可以将输入电压信号与以下参考值进行比较：1/4*Vref、2/4*Vref和3/4*Vref。这可以通过将码16＝1/4*64、32＝2/4*64和48＝3/4*64施加于4个子DAC 710中的三个(例如，SAR 740产生的Code_dac1、Code_dac2和Code_dac3)上而得以实现。由于输入电压信号等于141.2/256*Vref＝35.3/64，所以知道输入信号电压落入2/4*Vref和3/4*Vref的间隔范围中，从而对应的6比特码落入32-48的范围中。 [0080] 在第二个SA循环中，通过在四个子DAC 710中的三个上执行码36、40和44，2/4*Vref＝32/64*Vref和3/4*Vref＝48/64*Vref之间的间隔再次除以4。由于输入信号电压为35.3/64*Vref，所以将会发现6比特码的间隔限于范围[32,36]中。 [0081] 在第三个SA循环中，通过将码33、34和35施加在三个不同的子DAC 710上，将输入信号电压与33/64*Vref、34/64*Vref和35/64*Vref进行比较。然后知道输入信号电压落入35/64*Vref和36/64*Vref之间的间隔中，从而在140/256*Vref和144/256*Vref之间的间隔中，从而输出码742落入间隔[140，144]，这表示在三个步骤之后已经确定了6个最高位(MSB)。为了找到两个最后的比特(即LSB)，4个子DAC 710通过互相连接开关SM11、SM21和SM31结合为单个8比特DAC。在这点上，ADC 700用作传统的SAR，其同时计算1个比特。为了将间隔[140，144]除以2，首先应用对应于142的8比特码。这通过以下处理完成，即将码35用于 4个子DAC 710中的两个，将码36用于其它两个DAC 710，为子DAC 710形成的整个8比特DAC产生码142＝35+35+36+36。 [0082] 因为子DAC 710的输出通过开关SM11、SM21和SM31相互连接，所以比较器730的输入端有效地短路在一起，所以如果它们具有零或可以忽略的偏移，则比较器730给出相同的结果。因此，任何比较器730可用于确定信号是否小于或大于142/256*Vref。在这个步骤结尾，发现输入电压小于142/256*Vref，所以希望8比特输出码742落入范围[140，142]中。 [0083] 在本发明的特定配置中，通过例如利用开关SM12、SM22和SM32相互连接并行比较器730(输出节点和一些内部节点也可以相互连接，但是为了简洁起见，没有在图7中进行显示)以便平均它们的噪声和偏移电压，还可以获得更高的精度。 [0084] 对于最后的SA步骤，通过将码35用于3个子DAC 710执行码141，当码36用于最后一个DAC时，产生码141＝35+35+35+36。比较结果表示输入电压在141/256和142/256的范围中，产生8比特输出码141，这就是期望的值。 [0085] 在前面的例子中，在5个步骤而非8个步骤中，获得8比特输出码742而不用增加电容的数量，这是因为为步骤1、2和3获得每步骤2比特，而为最后步骤4和5获得每步骤单个比特。 [0086] 在一方面，可能重要的是比较器730具有相同的偏移值，但是，当输入端相互短路时，通过比较它们的输出，可以观察到比较器730之间的相对偏移。如果一个比较器的输出高于其它比较器的输出时，虽然它们的输入端相互短路，这表示特定的比较器的偏移低于其它比较器的偏移。这些偏移误差可以通过例如调节偏移的反馈回路进行补偿。在一个实施例中，包括DAC的反馈回路可以置于每个开关放大器720的输出节点和输入节点之间。虽然为了不使得附图变得复杂这个反馈回路没有显示在图7中，但是从前面的描述中可以理解到它的存在。 [0087] 在前面的例子中，输出码由某个数量的判定实现，但是没有提供冗余。在一方面，如果在实现过程中所有的判定都是准确的，则不需要在处理中包含这样的冗余。 [0088] 具有分裂的电容阵列和冗余度的ADC [0089] 可能会需要对在稍早的步骤中采用的错误判定进行纠正。例如，如果在第一个步骤中，比较结果错误地表示信号低于Vref/2＝128/256*Vref，则不可能最终会聚为等于或大于128的输出码值。为了允许判定误差容许偏差，通过增加所执行的比较次数，增加了一些冗余。为了增加冗余，可以从图7所示的第4个子DAC 710和一个比较器730获得益处，从而在每个步骤执行第4个码。通过使用如图8和图9所示的比较值，可以实现常规的和额外的比较。 [0090] 有关具有分裂的电容阵列的ADC的附加描述 [0091] 一方面，图7中的ADC电路700可以包括阶段控制器模块795，用于控制至少一些图7中显示的组件，例如SM11、SM12、SM21、SM22、SM31、SM32、开关放大器720、比较器730和SAR 740(“被控制的组件B”)，从而允许被控制的组件B执行前面所述的一些或全部功能。虽然为了不增加附图的复杂度在图7中没有示出控制连接，这些连接存在于795和每个被控制的组件B之间(以类似于图4所示的方式)，并且认为这些连接是有所描述的。 [0092] 在一个例子中，每个子DAC 710可以包括图5所示的部件510,并且可以包括双值电容、单值电容或两者的组合。在另一个例子中，每个子DAC 710可以包括组件S1、S2、410和Cin，如图4所示。 [0093] 在一方面，开关放大器720和比较器730一起可以视为比较器735。为了表述的简短，在图7中仅用虚框标识出了一个比较器735。每个开关放大器720可以视为预放大器，其中在第一个阶段(当开关放大器720中的每个分流开关725闭合时)，预放大器可以用作自动归零放大器，因为它将预放大器的输入端和输出端进行了短路。在第二阶段时(当开关放大器720中的每个分路开关725打开时)，预放大器可以用作具有高增益的固定增益的放大器，其增益不需要准确。在一个方面，比较器730可以用闭锁实现。 [0094] 在可替换的配置中，输出节点开关(图7中未显示，但是与输入节点开关SM12、SM22和SM32类似)可以置于比较器730的输出端，从而当输出节点开关闭合时，比较器730的输出端短路在一起。虽然输出节点开关没有显示，这仅是为了避免将附图变得复杂，但是它们可以像SM12、SM22和SM32一样置于图7中，只是它们位于比较器730的输出端而非比较器730的输出端。 [0095] 在一方面，ADC电路700可以看作包括多个片段780、例如SM11、SM12、SM21、SM22、SM31和SM32的多个开关、SAR 740和阶段控制器模块795。每个片段780可以包括DAC 710、放大器720和比较器730。在一个有利的例子中，为了在每个SAR循环中使用p个比特从SAR 740产生n比特的输出节点742，片段780的最小数量(或者比较器730的最小数量)可以通过从2的p次幂中减去1而获得，即(2p)–1，其中，n和p为正整数，p小于n，p大于1。为了具有冗余度，片段780的最小数量(或比较器730的最小数量)为3，计算方法是(2p)–1。在图7所示的例子中，n为8，p为2，其具有冗余度。因此，在图7中，片段780的数量(或者比较器730的数量)大于3，并且在这个例子中，ADC电路700具有更多一个片段(或更多一个比较器)，从而ADC电路 700的片段数量(或比较器数量)为4。在一个方面，片段的数量和比较器的数量是相等的。在一个有利的方面，所需的片段的最大数量(或者比较器的最大数量)小于(2n)–1。 [0096] 电压—间隔分割方案 [0097] 图8为根据本发明特定配置的顺序循环中电压间隔分割的例子的示意图。图8所示的电压间隔DV描述了间隔，在给定的步骤之后，确定输入信号电压的范围。换句话说，输入信号的电压可以确定为落入V1和V2＝V1+DV之间，其中，例如，V1＝(32/64)*Vref和V2＝(48/64)*Vref。但是，如果关于输出节点的一个或多个即时值的之前判定是错误的，则输入信号电压可以稍低于V1。在常规的方法中，在每个步骤之后，通过在三个位置切割电压间隔的数量，电压间隔DV进一步除以4，从而将输入电压信号与三个比较值V1+1*DV/4、V1+2*DV/4和V1+3*DV/4进行比较。根据判定结果，探测的间隔将是[V1,V1+1*DV/4],[V1+1*DV/4,V1+ 2*DV/4],[V1+2*DV/4,V1+3*DV/4]或[V1+3*DV/4,V2]中的一个。因此，下一个要探测的间隔将总是被包括在当前的一个间隔中。在这个方法中，没有空间为之前步骤中作出的错误判定进行校下工在。在这个例子中，错误信号分割间隔的数量为4，因为存在4个电压间隔。 [0098] 图9为根据本专利特定配置的允许容忍判定误差的改进的电压间隔分割方案的例子的示意图。为了允许对之前的错误判定进行校正，通过在4个位置切割电压间隔DV将图9中的电压间隔DV分割为4个部分，从而允许将输入电压信号与4个参考值进行比较，而非如前面参照图8所述的与3个参考值进行比较。当前间隔[V1，V2]中等距离间隔的4个参考值对应于参考值V1+DV/8、V1+3*DV/8、V1+5*DV/8和V1+7*DV/8，如图9中所示。在考虑到比较器的结果之后，信号电压值确定为落入宽度DV/4的稍小间隔中。例如，如果信号大于V1+DV/8并且小于V1+3/8*DV，则确定为落入宽度DV/4的等同间隔中，然后将在随后的SA步骤中对其进行探测。现在，如果比较显示信号小于V1+DV/8，则输入信号电压在理论上落入宽度DV/8而非DV/4的间隔[V1,V1+DV/8]中。因此，为这种情况事先获得更多一个比特。如果V1>V1+7/8*DV，则出现相同的情形。在这种情况下，信号在理论上落入宽度DV/8而非DV/4的间隔[V1+7/8*DV,V2]＝[V2-DV/8,V2]中。但是，可能具有基于信号的多个SA步骤并非有用。还有，对由于之前判定而产生的任何误差进行校正可能是有益的。因此，如果确定Vin [0099] 为了显示出前面所述的改进的分割方案如何工作，考虑一种情形，其中，输入信号电压为161.2/256*Vref＝40.3/64*Vref。在第一步骤(即V1＝0)，通过将码1/8*64＝8,3/8*64＝24,5/8*64＝40,7/8*64＝56应用于图7中4个不同的子DAC 710，输入信号电压(例如图 7的Vin)与4个参考电压1/8*Vref,3/8*Vref,5/8*Vref和7/8*Vref进行比较。输入信号电压与之相比较的对应的参考电压是8/64*Vref,24/64*Vref,40/64*Vref和56/64*Vref。因为输入信号电压为40.3/64*Vref，所以理论上在第一个步骤之后，输入信号电压落入40/64*Vref和56/64*Vref之间的间隔中。但是，因为输入电压信号接近40/64*Vref的阀值，这个判定可能由于一些偏移或设置误差而错误确定。如果相应的比较指示出Vin<40/64*Vref，然后将要被探测的下一个电压间隔错误地决定为落入[24/64*Vref,40/64*Vref]，其不包括输入信号电压值(即，40.3/64*Vref)。下一个4个比较值然后在这个间隔中间隔相等的距离并且对应于码24+1/8*16＝26,24+3/8*16＝30,24+5/8*16＝34和24+7/8*16＝38，其对应的对比值为26/64*Vref、30/64*Vref、34/64*Vref和38/64*Vref。因为信号为40.3/64*Vref，所以这时没有更多的判定误差，信号大于38/64*Vref，因此将要被探测的下一个间隔为间隔[38/64*Vref,42/64*Vref]，现在包括输入信号，指示出第一个步骤中的错误判定在下面的步骤中进行补偿。 [0100] 进行下一步的比较步骤，将要探测的下一个间隔是间隔[38/64*Vref,42/64*Vref]，通过选择4个比较值将其除以4。但是，不可能如前面所述的选择下一个阀值，即38/64+1/8*4/64*Vref(即38.5/64*Vref),38/64+3/8*4/64*Vref(即39.5/64*Vref),38/64+5/ 8*4/64*Vref(即40.5/64*Vref)和38/64+7/8*4/64*Vref(即41.5/64*Vref)，因为它将需要由每个128个基本电容形成的7比特子DAC而不是图7所示的6比特DAC 710。然而，为了选择间隔Vref/64的4个参考值从而精炼间隔[38/64*Vref,42/64*Vref]，4个选择值可以包括 38/64*Vref,39/64*Vref,40/64*Vref,and 41/64*Vref or 39/64*Vref,40/64*Vref,41/ 64*Vref和d 42/64*Vref。由于码38/64*Vref已经在之前的步骤中执行，所以通过施加码 39、40、41和42以及所有的4个子DAC(例如子DAC 710)，4个比较相对于电压39/64*Vref,40/ 64*Vref,41/64*Vref,和42/64*Vref进行。然后信号被确定为落入40/64*Vref＝160/256*Vref和41/64*Vref＝164/256*Vref之间的间隔中。 [0101] 在最后的步骤中，4个子DAC结合在一起并且通过将码40施加于2个子DAC和将码41施加于其它DAC，码40+40+41+41＝162得以执行。由于输入电压为161.2/256*Vref，所以相应的来自于比较器的比特为低。然后间隔限制于[160/256*Vref,162/256*Vref]，所以通过将码40施加于三个子DAC并且将码41施加于最后的子DAC，将输入信号电压与参考值161/256*Vref进行比较，最终的比特被获得。由于输入信号电压高于161/256*Vref，所以来自于比较器的对应比特为高，并且输入电压将被确定为落入间隔[161/256*Vref,162/256*Vref]中。因此，码161将被作为图7的SAR 740的输出码742得以提供。码161对应于期望值，尽管存在在第一个SA步骤中出现并且稍后在随后的步骤中被补偿的误差。上述情况表示一个简单的例子，即通过将电容性DAC阵列分割为几个子DAC来获得冗余度。其它的可能性也是存在的，其取决于每个SA ADC将要提取的比特的总数、电容性DAC分割后的子DAC的数量等。例如，一种技术，其通过在每个循环中执行两次比较而非一次比较操作，可以获得每个循环中1.5个比特或者冗余位数字(RSD)(其中，设计者可以为冗余付出0.5个比特以便对误差进行补偿)，从而利用好的冗余在每个循环提取出单个比特，从而在SA阶段的第一个步骤或者更多的步骤中使得ADC电路(例如，图7所示的ADC电路700)对于判定误差具有很大的容忍度。在图9所示的例子中，由于具有5个电压间隔，所以误差信号判定间隔的数量为5。 [0102] 使用闪存ADC的多比特量化 [0103] 一方面，将DAC分割为几个子DAC并且在SA阶段末端组合子DAC从而提取出最后比特的替代方法是，使用单个再分配DAC，但是其具有多比特闪存ADC。多比特闪存可以在给定步骤更精确地量化误差电压，从而偶尔提取出超过一个比特，如下面结合图10所作的描述。 [0104] 图10是根据本发明特定配置使用闪存ADC的多比特SA ADC电路1000的方框示意图。多比特SA ADC 1000(下称“ADC 1000”)可以包括DAC 1010、开关S1、S2和S3、输入电容Cin、PGA 1020、闪存ADC 1030以及SAR 1040。闪存ADC用于在输入信号电压Vin的当前估值上对误差(Vdac-Vin)进行量化，从而为下一个步骤对这个估值进行精炼。当前估值中的误差在SA阶段的开始可能会稍大，而在随后SA阶段中变小。因此，在操作中，大输入回摆(swing)可以在SA阶段的开始施加于闪存ADC 1030，并且该回摆可能会随着SA阶段的递进而变得越来越小。缓解这个问题的一个方法是通过在闪存ADC 1030之前引入PGA 1020。 [0105] 根据一方面，ADC 1000可以包括使用8比特DAC阵列的8比特ADC(例如，DAC 1010)来生成0和Vref之间的数值。DAC 1010可以通过在电容阵列中的电荷再分配实现，或者通过外部的电阻分配器来提供适当电压值的选择来实现。考虑到这样的一种情形，其中输入信号电压为161.2/256*Vref，正如前面参照图7的ADC 700所描述的例子。在操作的开始，在预充电的阶段1期间，输入电容Cin(例如，电容阵列)被预充电到输入信号电压Vin,Vin被施加到电容cin的左电极上，而右电极(例如，图10中的误差节点)通过开关S3连接到很好界定的电压源，例如，接地电势。 [0106] 在SA阶段的开始(即，第一个SAR循环)，输入电容Cin通过开关S3从电压源(例如接地电势)上断开，从而被迫进入高阻抗状态。输入电容Cin的左电极通过S2连接到Vdac(即，DAC 1010的输出信号)，而预定的DAC码1012通这SAR 1040被施加到DAC 1010的输入端口上。如果，例如，DAC码1012初始由SAR设置为零，则DAC输出电压Vdac 0/256*Vref＝0出现在DAC 1010的输出端上DA。在这种情奖品下，施加在输入电容Cin的右电极上的误差电压Verr等于Vdac-Vin＝0-Vin＝-Vin，所以PGA的输入范围为-Vref到0之间。PGA 1020处于反转配置，从而具有负增益。如果在这个阶段中PGA 1020的可编程增益被设置为-1(例如通过SAR 1040的控制模块，为简洁起见在图10中未显示)，则闪存的输入范围为0到Vin,max＝Vref之间。为了每个循环提取出2个比特而没有冗余，通过将闪存ADC 1020的比较阀值设定为1/4*Vref(即64/256*Vref),2/4*Vref(即128/256*Vref)和3/4*Vref(即192/256*Vref)而除以 3。由于输入信号电压为161.2/256*Vref，从而在128/256*Vref和192/256*Vref之间，将为输出码探测的间隔为[128,92]，两个MSB确定为“10”，并且施加于DAC的下一个DAC码1012为 128，对应于二进制数“10000000”。 [0107] 在下一个SAR循环期间的误差电压Verror为128/256*Vref–Vin，从而在0-Vref/4和0之间。由于闪存ADC的输入范围在0和Vref之间，所以PGA 1020的下一个增益被设定为数值-4(对应于之前提取的2比特)，从而完全提取输入范围。由于输入电压为161.2/256*Vref，所以结果的误差电压-Verror为(128-161.2)/256*Vref＝-33.2/256*Vref，其剩以可编程增益-4，为闪存ADC 1030给出输入电压132.8/256*Vref，从而数值介于128/256*Vref和192/256*Vref之间。所以，两个接下的比特被确定为“10”。 [0108] 在第三个SAR循环，施加于DAC1010的DAC码1012被SAR 1040设定为“1010 0000”，对应于在右侧用0填充的4个所获的比特，其对应于10进制数值160。在第三个SAR循环期间的误差电压是(160-161.2)/256*Vref＝-1.2/256*Vref。所以，在这个循环的误差范围为-Vref/16至0之间，所以在第三个SAR循环由PGA 1020的增益-16放大，从而补偿已经获得的4个比特。因此，闪存ADC 1030的输入电压为16*1.2/256*Vref＝19.2/256*Vref，其位于0至Verf/4的间隔中，所以随后的2比特被确定为“00”。 [0109] 在第四个SAR循环，施加在DAC 1010上的DAC码1012为“10100000”，对应于在末端获得的具有两个增补0的6比特。在这个具体的例子中，事实上具有与之前的循环相同的码(1.2/256*Vref)，这是因为在之前步骤中确定的比特是“00”。但是，由于已经处理了6比特，所以这个误差的范围为-Vref/64到0之间，所以其剩以-64以便与闪存ADC 1030的输入范围相匹配。因此闪存ADC 1030的输入电压为64*1.2/256*Vref＝76.8/256*Vref。因为这个电压介于Vref/4与2*Vref/4之间，所在以最后的2比特确定为“01”，导致输出码1042为10100001，对应于码161，即期望找到的数值。在前面所述的技术中，在4个SA步骤中已经获得了8比特，因为在每个SA步骤中确定2比特。前面所述的技术的原则可以概括为，包括各种具有不同数量比较器和闪存ADC的比特的各种ADC。 [0110] 使用具有可编程增益和冗余度的闪存ADC的多比特量化 [0111] 在图10的ADC 1000的描述中，仅实施了最小数量的比较(对于每个循环2比特实施3次比较)，没有对于由于比较器的偏移电压而产生的误差进行补偿(图10的闪存ADC 1030内部)，也没有提供阀值电压的数值，或者在图10的PGA 1020上执行的增益。但是，再次说明，一些冗余度可以通过增加比较水平值添加到处理中，如参照图9所作的描述。例如，通过使用具有4个而非3个比较数值的闪存ADC，可以具有冗余地提取出每个循环2比特。例如，通过使用4个比较水平值或阀值而非3个，这些水平值可以置于1/8*Vref,3/8*Vref,5/8*Vref和7/8*Vref处，从而可以确定5个结果间隔(如图9所示)而非4个间隔(如图9所示)，允许在第一个SAR步骤中校正一些误差。这些增补的判定水平值可以允许在增加编程增益的同时在闪存ADC的输入端散开误差。 [0112] 有关使用闪存ADC进行多比特量化的附加说明 [0113] 一方面，图10中的ADC电路1000可以包括阶段控制器模块1095，用于控制图10中的至少一些组件，例如开关S1、S和S3、PGA 1020、闪存ADC 1030和SAR 1040(“受控制的组件C”)，从而允许受控制的组件C执行前面所述的一些或全部功能。虽然控制连接没有明确地显示在图10中，这仅是为了不使得附图复杂化，但是应当视为这些连接存在于1095和每个受控制的组件C之间(以类似于图4所示的方式)。在一个有利的实施例中，闪存ADC 1030可以由任何ADC替代。 [0114] 专利主题的进一步说明 [0115] 本专利的一个方面(例如图7)将电容DAC阵列解析为几个子DAC，在第一批逐次逼近的步骤中对每个子DAC施加不同的码，从而加速逐次逼近阶段并且减少所需步骤的数量，而对于最后一个或多个步骤，不同的子DAC(例如所有的子DAC)被组合在一起，从而获得最低有效位。 [0116] 本发明的一个方面(例如图10)提供一种具有多比特闪存ADC(而非比较器)的SAR以及在闪存ADC之前的可编程增益放大器(PGA)电路，从而同时确定超过一个比特。 [0117] 在一个方面，使用附加的比较器(或者使用附加的比较操作)可以获得对于一些(由于阀值、偏移、设置、增益误差等带来的)判定误差的容忍度。这些附加的比较器(或附加的比较操作)可以在例如图7和图10所示的ADC的逐次逼近ADC中实现。 [0118] 一般地，在一个方面，本发明提供一种n比特模数转换器(ADC)电路，用于在多个逐次逼近(SA)循环中将模拟输入信号转换为数字输出信号。N比特ADC电路可以包括一个或多个以下装置：包括一个或多个电容子DAC电路的数模转换器(DAC)电路、多个开关、一个或多个比较器以及SA寄存器(SAR)电路。N比特DAC电路可以包括相应数量的电容元件，每个电容元件配置为预充电至模拟输入信号以便获得误差信号。相应数量的电容元件可以编组为多个电容子DAC电路。每个比较器可以连接到一个电容子DAC电路。开关可以配置为在SA循环的一个或多个第一批循环期间隔离电容子DAC，并且在SA循环的一个或多个最后一批循环期间对电容子DAC电路进行组合。SAR电路可以配置为从多个比较器中的每个比较器接收输出信号，并且生成数字输出信号或多个DAC数字信号。在一个方面，多个比较器代表大于1的正整数。在一个方面，n比特ADC的数字n表示正整数。SA循环可以包括第一部分和第二部分，其中，第一部分可以包括一个或多个第一循环，第二部分可以包括一个或多个最后循环，其中，第一部分在第二部分之前。在一方面，SA循环可以包括一个或多个第一循环以及一个或多个最后循环。在一方面，一个或多个第一循环包括多个循环。 [0119] 一般地，在一方面，本发明提供一种n比特ADC电路，用于在多个SA循环中将模拟输入信号转换为数字输出信号。N比特ADC可以包括一个或多个以下装置：DAC电路、输入电容、可编程增益放大器(PGA)电路、多比特闪存ADC电路以及SAR电路。DAC电路可配置为通过将DAC数字信号转换为DAC模拟信号产生DAC模拟信号。输入电容可以配置为预充电一个或多个模拟输入信号或DAC模拟信号。PGA电路可配置为对包括模拟输入信号和DAC模拟信号之间差异的误差信号进行放大。PGA电路的增益配置可以在一些SA循环中改变。多比特闪存ADC电路可配置为将放大后的误差信号转换为多比特数字信号。SAR电路可以配置为使用多比特数字信号来在一些SA循环中产生一个或多个DAC数字信号或数字输出信号。 [0120] 在一个例子中，术语逐次逼近循环可以指这样的循环，即连续的并且能够提供近似的数值。在另一个例子中，术语逐次逼近循环可以指连续的并且是迭代的。在一个例子中，术语逐次逼近寄存器是指基于连续计算出的近似值产生最终值的寄存器。在一个例子中，逐次逼近可以指基于连续计算出的近似值产生近似值。在一个例子中，在逐次逼近循环中，搜索范围首先被分割为前半部分和后半部分。然后比较的结果判断搜索的下一步骤是否在前半部分中或是在后半部分中。然后，基于判断结果，前半部分或后半部分被分割为另一个前半部分和后半部分，处理继续进行，直至找到最后的结果。在一个例子中，在逐次逼近方法中，初始的逼近是粗略的，而随着逐次逼近循环的进展越来越精确，直至到达最终码，如前面详细所述的。这些仅为示例，并且这些术语并非仅限于这些示例。 [0121] 使用条款说明主题发明 [0122] 为方便起见，将本发明各个方面的示例用带有标号的条款(1，2，3等)进行说明。这些仅作为示例，并不限制主题技术。下面提供的附图标记和参考数字仅作为示例和说明的目的，并不对本发明构成限制。 [0123] 1.一种n比特模数转换器(ADC)电路(例如图7中的700)，用于通过在多个逐次逼近循环中的每个循环中对超过一个比特进行处理将模拟输入信号转换为数字输出信号，所述n比特ADC电路包括： [0124] n比特数模(DAC)电路(例如，图7中的一些或全部710)，包括相应数量的电容元件，每个所述电容元件配置为被预充电到所述模拟输入信号，从而获得误差信号，所述相应数量的电容元件被分组为多个电容子DAC电路(图7中标号710所示)； [0125] 多个比较器(例如，图7中标号730所示的部分或全部)，每个比较器连接到所述电容子DAC电路中的一个； [0126] 多个第一开关(例如图7中的SM11、SM21和SM31)，配置为在逐次逼近循环中的一个或多个第一循环期间对所述电容子DAC进行隔离，并且在逐次逼近循环的一个或多个最后循环期间对所述电容子DAC进行组合；以及 [0127] 逐次逼近寄存器(SAR)电路(例如，图7中的标号740)，配置为从所述多个比较器接收输出信号，并且生成至少一个数字输出信号和多个DAC数字信号(例如前面参照图7所示的Code-dac1(5:0),Code_dac2)， [0128] 其中，n表示大于1的正整数。 [0129] 2.根据条款1所述的n比特ADC电路，其中，所述误差信号包括所述模拟输入信号和参考信号之间的差值。 [0130] 3.根据条款1所述的n比特ADC电路，其中，所述相应数量的电容元件基本上等于2n。 [0131] 4.根据条款1所述的n比特ADC电路，还包括多个第二开关(例如，图7中的SM12、SM22和SM32)，每个所述第二开关配置为实现所述多个比较器中的两个相邻比较器的互连。 [0132] 5.根据条款1所述的n比特ADC电路，还包括放大器电路(图7中的标号720)，连接在每个所述电容子DAC电路的输出端和所述多个比较器中相应比较器的输入端之间，其中，每个所述电容子DAC电路配置为接收DAC数字信号(例如，Code-dac1(5:0),Code_dac2，如前面参照图7所述)，并且其中，每个所述电容子DAC电路的多个比特小于所述数字输出信号的多个比特。 [0133] 6.根据条款5所述的n比特ADC电路，还包括多个分流开关(例如图7中标号725所示的部分开关或全部开关)，每个所述分流开关配置为当对应的一个或多个电容元件被预充电时闭合以便将对应的一个放大器电路的输入端和输出端短路，所述多个分流开关中的每个分流开关配置为当对应的一个放大器电路的输入端准备好进行比较时打开以便将对应的一个放大器电路的输入端和输出端相互断开连接。 [0134] 7.根据条款1所述的n比特ADC电路，其中，所述SAR电路配置为在一个或多个最后循环之前的循环期间每个逐次逼近循环计算一个以上比特。 [0135] 8.根据条款1所述的n比特ADC电路，其中，n为8，并且每个电容子DAC电路包括6比特DAC(例如，图7中的标号710)，并且其中，所述一个或多个最后循环包括逐次逼近循环的最后两个循环。 [0136] 9.根据条款1所述的n比特ADC电路，其中，所述n比特ADC电路配置为在小于8个循环中计算数字输出信号，其中，所述n比特ADC电路配置为在前三个逐次逼近循环期间计算2比特的数字输出信号，并且其中，n为8。 [0137] 10.根据条款1所述的n比特ADC电路，其中，所述多个比较器中的每个比较器配置为执行多次比较，并且其中，一个或多个比较器配置为在比较次数之外额外执行一次或多次操作，从而允许所述n比特ADC电路对于判定误差具有容忍度，所述判定误差包括与阀值、偏移电压、设置时间和增益值中至少一个相关的判定误差(例如图9所示)。 [0138] 11.一种用于通过在多个逐次逼近循环中的每个循环中处理超过1个比特而将模拟输入信号转换为数字输出信号的n比特模数转换器(ADC)电路(例如图10中的1000)，所述n比特ADC电路包括： [0139] 数模转换器(DAC)电路(例如图10的1010)，配置为通过将DAC数字信号转换为DAC模拟信号产生DAC模拟信号； [0140] 输入电容(例如图10的Cin)，配置为被预充电至所述模拟输入信号和所述DAC模拟信号中的至少一个； [0141] 可编程增益放大器(PGA)电路(例如图10的1020)，配置为对误差信号进行放大，所述误差信号包括模拟输入信号和DAC模拟信号之间的差异，其中，所述PGA电路配置为在至少一些逐次逼近循环期间改变PGA的增益； [0142] 多比特闪存ADC电路(例如图10的1030)，配置为将放大后的误差信号转换为多比特数字信号；以及 [0143] 逐次逼近寄存器(SAR)电路(例如图10的1040)，配置为在至少一些逐次逼近循环中使用多比特数字信号来产生DAC数字信号和数字输出信号中的至少一个， [0144] 其中，n表示大于1的正整数。 [0145] 12.根据条款11所述的n比特ADC电路，其中，DAC电路包括单个电荷再分配电容DAC。 [0146] 13.根据条款11所述的n比特ADC电路，还包括多个开关，用于在所述PGA电路的输入端提供误差信号。 [0147] 14.根据条款11所述的n比特ADC电路，还包括控制电路，配置为将控制信号提供给PGA电路，并且其中，所述PGA电路还配置为响应于所述控制信号改变PGA电路的增益。 [0148] 15.根据条款11所述的n比特ADC电路，其中，所述SAR电路配置为计算每个逐次逼近循环的一个以上比特。 [0149] 16.根据条款11所述的n比特ADC电路，其中，所述多比特闪存ADC电路配置为通过执行多次比较来对放大后的误差信号进行转换，并且其中，所述多比特闪存ADC电路还配置为通过在上述比较次数之外额外执行一次或多次比较允许n比特ADC电路对判定误差具有容忍度，所述判定误差包括与阀值、偏移电压、设置时间、增益值中的至少一个相关联的判定误差。 [0150] 17.一种将模拟输入信号转换为数字输出信号的方法(例如图11的1100)，包括以下步骤： [0151] 操作逐次逼近模数转换器(ADC)电路在每个循环处理一个以上比特，所述循环为逐次逼近循环，所述操作(例如图11的1120)包括： [0152] 在一个或多个第一循环期间操作ADC电路的电容数模(DAC)阵列作为多个解析后的电容子DAC电路(例如图11的1130)；以及 [0153] 在一个或多个最后循环期间将所述电容DAC阵列的多个解析后的电容子DAC电路进行结合(例如图11的1140)。 [0154] 18.根据条款17所述的方法，其中，操作逐次逼近ADC电路的步骤包括执行多次比较以便减少判定误差，其中，比较的次数大于比较的最小次数，其中，比较的最小次数为(2p)–1，其中，p为每个循环利用的比特数，其中p为大于1的整数。 [0155] 19.根据条款18所述的方法，其中，操作逐次逼近ADC电路的步骤包括产生误差信号，所述误差信号包括模拟输入信号和与一个循环相关联计算的信号之间的差值，还包括在至少一次比较中利用所述误差信号， [0156] 其中，比较的最小次数与第一数量的误差信号分割间隔相关，其中，比较的次数与第二数量的误差信号分割间隔相关联，其中，所述第二数量的误差信号分割间隔大于所述第一数量的误差信号分割间隔。 [0157] 20.一种将模拟输入信号转换为数字输出信号的方法(例如图12的1200)，包括： [0158] 操作逐次逼近模数转换器(ADC)电路在每个循环中处理一个以上比特，所述循环为逐次逼近循环，操作步骤(例如图12的1210)包括： [0159] 将第一数字信号转换为第一模拟信号(例如图12的1215)； [0160] 放大误差信号，所述误差信号包括模拟输入信号和第一模拟信号之间的差值(例如图12的1220)； [0161] 将放大后的误差信号转换为多比特数字信号(例如图12的1230)；以及 [0162] 基于所述多比特数字信号在至少一些循环中产生数字信号和数字输出信号中的至少一个(例如图12的1240)， [0163] 其中，在至少一些循环中与放大操作相关的增益被增加。 [0164] 21.根据条款20所述的方法，其中，将放大后的误差信号转换为多比特数字信号的步骤包括执行多次操作，并且其中，将放大后的误差信号转换为多比特数字信号的步骤包括执行额外的比较以便减少判定误差。 [0165] 22.一种用于在多个循环中将模拟输入信号转换为数字输出信号的模数转换器(ADC)电路，包括： [0166] 数模(DAC)电路，包括相应数量的电容元件，所述电容元件配置为进行预充电，所述相应数量的电容元件被分组为多个电容子DAC电路； [0167] 多个比较器，连接到所述电容子DAC电路； [0168] 多个第一开关，配置为在最后部分循环期间对所述电容子DAC电路进行结合；以及[0169] 处理电路，配置为从至少一些比较器接收输出信号，并且产生数字输出信号和一个或多个数字信号中的至少一个。 [0170] 23.一种用于在多个循环中将模拟输入号转换为数字输出信号的模数转换器(ADC)电路，所述ADC电路包括： [0171] 数模转换器(DAC)电路，配置为将DAC数字信号转换为DAC模拟信号； [0172] 电容器，配置为进行预充电至模拟输入信号和DAC模拟信号中的至少一个； [0173] 放大器电路，配置为对误差信号进行放大； [0174] 多比特ADC电路，配置为将放大后的误差信号转换为多比特数字信号；以及[0175] 处理电路，配置为使用多比特数字信号来产生DAC数字信号和数字输出信号中的至少一个。 [0176] 为方便起见，本发明的各个方面列在编号的条款中(1，2，3等)。这些仅作为例子提供，并不对主题技术构成限制。附图的标号仅作为示例提供以用作描述，以下条款并不受这些标号的限制。 [0177] 1.一种n比特模数转换器(ADC)电路(例如图13中的1300)，用于在多个逐次逼近循环中将模拟输入信号转换为数字输出信号，所述n比特ADC电路包括： [0178] 用于对电容元件进行预充电的装置，所述电容元件被分组为多个电容子DAC电路(例如图13中的1310)； [0179] 用于执行比较的装置，连接至所述电容子DAC电路(例如图13的1320)； [0180] 用于在逐次逼近循环的一个或多个第一循环期间隔离电容子DAC电路并且在逐次逼近循环的一个或多个最后循环期间结合电容子DAC电路的装置(例如图13中的1330)； [0181] 用于从多个比较器接收输出信号的装置(例如图13中的1340)；以及 [0182] 用于产生至少一个数字输出信号和多个DAC数字信号的装置(例如图13中的1350)， [0183] 其中，n表示大于1的正整数。 [0184] 2.根据条款1所述的n比特ADC电路，其中，误差信号包括模拟输入信号和参考信号之间的差值。 [0185] 3.根据条款1所述的n比特ADC电路，其中，所述电容元件基本上包括2n个元件。 [0186] 4.根据条款1所述的n比特ADC电路，其中，用于执行比较的装置包括多个比较器，并且其中，n比特ADC电路包括用于将多个比较器中的相邻比较器进行互连的装置。 [0187] 5.根据条款1所述的n比特ADC电路，还包括用于执行放大的装置，其连接在用于预充电的装置和用于执行比较的装置之间，其中，每个电容子DAC电路配置为接收DAC数字信号，并且其中，每个电容子DAC电路的多个比特小于数字输出信号的多个比特。 [0188] 6.根据条款5所述的n比特ADC电路，其中，用于执行放大的装置包括放大器电路，其中，n比特ADC电路包括用于分流的装置，并且其中，用于分流的装置配置为当对应的一个或多个电容元件被预充电时将对应的一个放大器电路的输入端和输出端相短路，并且当对应的一个放大器电路准备好进行比较时打开以便将对应一个放大器电路的输入端和输出端相互断开。 [0189] 7.根据条款1所述的n比特ADC电路，其中，用于产生DAC数字信号的装置配置为在一个或多个最后循环之前的循环中在每个逐次逼近循环计算超过一个比特。 [0190] 8.根据条款1所述的n比特ADC电路，其中，n为8，并且每个电容子DAC电路包括6比特DAC，并且其中，所述一个或多个最后循环包括所述逐次逼的循环的最后两个循环。 [0191] 9.根据条款1所述的n比特ADC电路，其中，n比特ADC电路配置为在小于8个循环中计算数字输出信号，其中，n比特ADC电路配置为在逐次逼近循环的前三个循环中的每个循环期间计算2比特的数字输出信号，其中，n为8。 [0192] 10.根据条款1所述的n比特ADC电路，其中，用于执行比较的装置包括多个比较器，其中，每个比较器配置为执行多次比较，并且其中，一个或多个比较器配置为在前面的比较次数之外附加执行一次或多次比较，以便允许n比特ADC电路对于判定误差具有容忍度，所述判定误差包括与阀值、偏移电压、设置时间以及增益值中至少一个相关联的判定误差。 [0193] 11.一种用于在多个逐次逼近循环中将模拟输入信号转换为数字输出信号的n比特模数转换器(ADC)电路，所述n比特ADC电路包括： [0194] 用于通过将DAC数字信号转换为DAC模拟信号来产生DAC模拟信号的装置(例如图14中的1410)； [0195] 用于使用模拟输入信号和DAC模拟信号中的至少一个对电容器进行预充电的装置(例如图14中的1420)； [0196] 用于对误差信号进行放大的装置，所述误差信号包括模拟输入信号和DAC模拟信号之间的差值，其中，用于放大的装置配置为在至少一些逐次逼近循环期间改变用于放大的装置的增益(例如图14中的1430)； [0197] 用于将放大后的误差信号转换为多比特数字信号的装置(例如图14中的1440)；以及 [0198] 用于基于多比特数字信号在至少一些逐次逼近循环中产生DAC数字信号和数字输出信号中的至少一个的装置(例如图14中的1450)， [0199] 其中，n表示大于1的正整数。 [0200] 12.根据条款11所述的n比特ADC电路，其中，用于产生DAC模拟信号的装置包括单个电荷再分配电容DAC。 [0201] 13.根据条款11所述的n比特ADC电路，还包括用于切换的装置，其配置为在用于放大的装置的输入端口上提供误差信号。 [0202] 14.根据条款11所述的n比特ADC电路，还包括用于控制的装置，其配置为向用于放大的装置提供控制信号，并且其中，用于放大的装置还配置为响应于控制信号改变用于放大的装置的增益。 [0203] 15.根据条款11所述的n比特ADC电路，其中，用于产生DAC数字信号和数字输出信号中至少一个信号的装置配置为在每个逐次逼近循环中计算超过一个比特。 [0204] 16.根据条款11所述的n比特ADC电路，其中，用于对放大后的误差信号进行转换的装置配置为通过执行多次比较对放大后的误差信号进行转换，并且其中，用于对放大后的误差信号进行转换的装置还配置为通过在上述比较次数之外附加执行一次或多个比较来允许所述n比特ADC电路对判定误差具有容忍度，所述判定误差包括与阀值、偏移电压、设置时间以及增益值中至少一个相关联的判定误差。 [0205] 17.一种用于在多次逐次逼近循环中将模拟输入信号转换为数字输出信号的装置，包括： [0206] 用于在逐次逼近循环的一个或多个循环期间操作电容数模(DAC)阵列作为解析后的多个子DAC电路的装置(例如图15A中的1510)；以及 [0207] 用于在逐次逼近循环的一个或多个最后循环期间对电容DAC阵列的多个解析后的电容子DAC电路进行结合的装置(例如图15A的1520)。 [0208] 18.根据条款17所述的装置，其中，用于操作用于结合的装置的装置包括用于执行多次比较以便减少判定误差的装置(例如图15B的1530)，其中，比较的次数大于比较的最小次数，而比较的最小次数为(2p)–1，其中p为每个逐次逼近循环利用的比特数，p为大于1的整数。 [0209] 19.根据条款18所述的装置，其中，用于操作的装置和用于结合的装置包括用于产生误差信号和在至少一次比较中利用所述误差信号的装置(例如图15B中的1540)，所述误差信号包括模拟输入信号和与一个逐次逼近循环相关联而计算的信号之间的差值，[0210] 其中，比较的最小次数与误差信号的分割间隔的第一个数字相关，其中，比较的次数与误差信号的分割间隔的第二个数字相关，其中，误差信号的分割间隔的第二个数字大于误差信号的分割间隔的第一个数字。 [0211] 20.一种用于在多个逐次逼近循环中将模拟输入信号转换为数字输出信号的装置，包括： [0212] 用于将第一数字信号转换为第一模拟信号的装置(例如图16A中的1610)； [0213] 用于放大误差信号的装置，所述误差信号包括模拟输入信号和第一模拟信号之间的差值(例如图16A中的1620)； [0214] 用于将放大后的误差信号转换为多比特数字信号的装置(例如图16A中的1630)；以及 [0215] 用于基于多比特数字信号在至少一些循环中产生数字信号和数字输出信号中的至少一个的装置(例如图16A的1640)， [0216] 其中，与用于放大的装置相关联的增益在至少一些逐次逼近循环期间得以增加。 [0217] 21.根据条款20所述的装置，其中，用于将放大后的误差信号转换为多个比特数字信号的装置包括用于执行多次比较的装置(例如图16B中的1650)，并且其中，用于将放大后的误差信号转换为多个比特数字信息的装置包括用于执行附加次数的比较从而减少判定误差的装置。 [0218] 22.一种用于在多个循环中将模拟输入信号转换为数字输出信号的模数转换器(ADC)电路，所述ADC电路包括： [0219] 用于预充电电容元件的装置，所述电容元件被分组为多个电容子DAC电路(例如图17中的1710)； [0220] 用于执行比较的装置，其连接到所述电容子DAC电路(例如图17中的1720)； [0221] 用于在最后一部分循环期间结合所述电容子DAC电路的装置(例如图17中的1730)；以及 [0222] 用于产生数字输出信号和一个或多个数字信号中的至少一个的装置(例如图7中的1740)。 [0223] 23.一种用于在多个循环中将模拟输入信号转换为数字输出信号的模数转换器(ADC)电路，所述ADC电路包括： [0224] 用于将DAC数字信号转换为DAC模拟信号的装置(例如图18中的1810)； [0225] 用于利用模拟输入信号和DAC模拟信号中的至少一个来对电容器进行预充电的装置(例如图18中的1820)； [0226] 用于对误差信号进行放大的装置(例如图18中的1830)； [0227] 用于将放大后的误差信号转换为多比特数字信号的装置(例如图18中的1840)；以及 [0228] 用于基于所述多比特数字信号产生DAC数字信号和数字输出信号中的至少一个的装置(例如图18中的1850)。 [0229] 其它评价 [0230] 一方面，这里的任何权利要求可以依赖于任何独立权利要求或任何从属权利要求。一方面，任何权利要求(例如从属或独立权利要求)可以与任何其它的权利要求(例如从属或独立权利要求)相组合。一方面，权利要求可以包括权利要求中引用的一些或全部词汇(例如步骤、操作、装置或组件)、句子、词组或段落。一方面，权利要求可以包括引用在一个或多个款项、句子、词组或段落中引用的一些或全部词汇。一方面，每个款项、名子、词组或段落中的一些词汇可以删除。一方面，额外的词汇或组件可以添加到款项、句子、词组或段落中。一方面，本专利的主题技术可以在不使用这里所描述的组件、元件、功能或操作的情况下得以实现。一方面，本发明的主题技术可以利用附加的组件、元件、功能或操作得以实现。 [0231] 一方面，这里描述或主张权利的任何方法、指令、代码、装置、逻辑、组件、方块、模块或类似(例如软件或硬件)可以表示在附图中(例如流程图、方框图)中，这些附图(无论其是否明确示出)引入本说明书作为参考，并且这种附图(如果没有明确示出)可以添加到本说明书中而不会构成新的主题。为简洁起见，一些(但不是必须为全部)款项/描述/权利要求书明确地表示在附图中，但并非所有的款项/描述/权利要求书均可以与类似这里明确显示的附图的类似方式在附图中表示。例如，可以为方法的任何款项、句子或流程图绘制流程图，从而每个操作或步骤通过箭头连接到下一个操作或步骤。在另一个例子中，可以为具有组件装置(例如用于执行动作的装置)的款项、句子或权利要求书绘制方框示意图，从而每个组件装置可以用组件模块(例如，用于执行动作的模块)来表示。 [0232] 本领域技术人员应当理解，这里所描述的例如各种示意性方块、模块、组件、元件、方法、操作、步骤和算法的项目可以实现为电子硬件或硬件和软件的组合。 [0233] 为了示出硬件和软件的可交换性，例如各种示意性方块、模块、组件、元件、方法、操作、步骤和算法的项目通过它们的功能进行描述。这些功能是否实现为硬件或软件取决于特定的应用以及整个系统的设计限制。熟练的技术人员可以为各种特定的应用以各种方式实现所描述的功能。 [0234] 一方面，“装置”、方框、模块、元件、组件或处理器可以是用于执行一个或多个功能或操作的项目(例如，一个或多个方框、模块、元件、组件或处理器)。一方面，这种项目可以是装置、硬件或它们的一部分。在一个例子中，一个项目可以实现为一个或多个配置为执行功能或操作的电路。电路可以包括一个或多个电路和/或逻辑。电路可以是模拟和/或数字。电路可以是电学电路和/或光学电路。电路可以包括晶体管。在一个例子中，一个或多个项目可以实现为处理系统(例如数字信号处理器(DSP)、专用集成电路(ASIC)、场可编程门阵列(FPGA)等)。在一个例子中，项目可以包括一种结构，其形式例如是用于执行功能或操作的指令，其中，指令在机器可读媒介、在另一设备或其一部分上进行编码或存储，指令可以是软件、应用、子程序或它们的一部分。本领域普通技术人员将会认识到如果实现这些指令、电路和处理系统。 [0235] 对于以单数形式表示的元件并非指“一个并且仅有一个”，除非特别声明，而是指“一个或多个”。例如，时钟信号可以指一个或多个时钟信号，控制信号可以指一个或多个控制信号，输入信号可以指一个或多个输入信号，输出信号可以指一个或多个输出信号，信号可以指不同的电压信号。 [0236] 除非特别指出，术语“一些”是指一个或多个。以男姓方式表示的代名词(例如他)包括女性和无性(例如，她和它)，反之亦然。如果存在，则标题和子标题用于方便而非对本发明构成限制。 [0237] 单词“示例”用于表示“用作例子或图示”。这里描述的用作“示例”的任何方面或设计并非表示优选于其它方面或设计。一方面，这里描述的各种可替换的配置和操作可以考虑为至少是等同的。 [0238] 例如“方面”的词组并非暗示这个方面对于发明主题技术是基本的或者指这个方面适用于本发明的所有配置。与一方面相关的说明可以适用于所有配置或者一个或多个配置。一个方面可以提供一个或多个例子。例中方面的词组可以表示一个或多个方面，反之亦然。例如“实施例”的词组并非暗示这种实施例对于发明主题技术是基本的，或者这种实施例适用于发明的主题的所有配置。与实施例有关的描述可以适用于所有实施例或一个或多个实施例。实施例可以提供一个或多个例子。例如实施例的词组可以指一个或多个实施例，反之亦然。例如“配置”的词组并非暗示这种配置对于发明主题是基本的或者这种配置适用于发明主题的所有配置。与配置相关的描述可以适用于所有的配置，也可以适用于一个或多个配置。一个配置可以提供一个或多个例子。这种配置的词组可以指一个或多个配置，反之亦然。 [0239] 在本发明的一个方面，当动作或功能被描述为由某个项目执行(例如，接收、确定、提供、产生、转换、显示、通知、接收、选择、控制、发送、报告、传送或任何其它的动作或功能)，应当理解为这种动作或功能可以由项目直接或间接完成。一方面，当模块被描述为执行动作时，该模块可以理解为直接执行该动作。一方面，当模块被描述为执行动作时，模块可以理解为间接执行动作，例如，通过推动、促进或导致这种动作。 [0240] 一方面，除非另行声明，所有的措施、数值、比率、位置、幅度、大小和其它在本说明书中规定的规格包括随后的权利要求书，均是近似值而非准确值。一方面，它们旨在给出与其有关的功能相一致的合理的范围，它们在其相关领域中属于惯例。 [0241] 一方面，术语“连接”或类似术语可以表示直接连接。另一方面，术语“连接”或类似术语可以表示间接连接。 [0242] 例如“顶部”、“底部”、“前部”、“后部”及其类似用于本发明的术语应当理解为表示随意的参照而非从重力角度的参照。因此，顶表面、底表面、前表面、后表面在重力参照系中可以表示向上延伸、向下延伸、对角延伸或水平延伸。 [0243] 各种项目可以不同安排(例如以不同的顺序安排或者以不同的方式分割)，这不会脱离本发明的范围。在本发明的一个方面，在所附权利要求书中引用的元件可以由一个或多个模块或子模块执行。 [0244] 应当理解，所公开的特定顺序或步骤层次、操作或处理仅为示意的方式。基于设计的参数选择，应当理解到这些特定的顺序或步骤层次、操作或处理可以重新安排。一些步骤、操作或处理可以同时执行。所附的方法权利要求书以样本顺序描述出各种步骤、操作或处理，并非意在受限于所描述的特定顺序或层次。 [0245] 本说明书用于使得本领域技术人员对这里所描述的各个方面进行实践。本说明书提供了主题技术的各种例子，而本发明的主题技术并非限于这些例子。对于这些方面的各种修改对于本领域普通技术人员而言是明显的，并且这里所定义的一般原则可以适用于其它方面。 [0246] 一方面，晶体管可以指双极结晶体管、场效应晶体管或类似。一方面，图7和图10提供了具有特定数量的比特、子DAC、开关、放大器、比较器、SAR、DAC、PGA和其它组件的配置的例子。但是，本发明的主题并不仅限于这些示例性的数字，而是可以以其它数量的比特或组件来实现。 [0247] 对于本领域普通技术人员而言是已知的或者以后成为已知的在本说明书中描述的各个方面的元件的所有等同的结构和功能在本说明书中作为参考引入，它们包含在权利要求书中，另外，这里没有公开的内容意在向公众开放，无论这样的披露是否明确地表示在权利要求书中。没有权利要求元素基于35U.S.C.§112第六段的规定，不需要解释任何权利要求元素，除非该元素已经使用词组“用于…….的装置”明确加以引用，而在方法权利要求中，则使用词组“……的步骤”加以引用。另外，就术语“包括”、“具有”或类似术语而言，当这样的术语在权利要求中用作过渡语时表示以类似于术语“包括”的解释方式。 [0248] 本说明书的标题、背景、发明内容、附图说明和摘要引入本说明书并且作为本说明书的示例而非用于限制本发明或权利要求书的范围。另外，在详细描述中，可以看出，描述提供了示例并且各种特征组合在各个实施例中用于对本发明进行说明。这种描述方法不应当解释为除了权利要求书明确引用的特征之后还需要更多的特征。而是如所附权利要求所反映的，本发明的主题少于所描述的单个配置或操作的所有特征。所附的权利要求书引入详细描述，每个权利要求单独构成一个主题。 [0249] 权利要求书并非旨在受限于这里所描述的方面，而是与权利要求书的整个范围相一致并且包含所有的等同方案。然而，没有权利要求意在包含不符合35U.S.C.§101,102,or 103规定的主题，并且也不应当以此方式进行解释。这种主题在这里予以放弃。 |
||||||
QQ群二维码
意见反馈
意见反馈