증폭기 제한기 회로
제1도는 본 발명에 따른 증폭기 제한기가 포함된 예시적인 회로도. 제2도 및 제3도는 본 발명에 따른 선택적인 증폭기 제한기 회로의 개략도. 제4도는 제2도에 도시된 회로의 전달 함수 특성을 도시한 그래프. * 도면의 주요부분에 대한 부호의 설명 25 : 차동 증폭기 30 : 제한 증폭기 32 : 저주파 통과 필터 TN1 내지 TN4 : N 형 전계 효과 트랜지스터 TP1 내지 TP4 : P 형 전계 효과 트랜지스터
본 발명은 전자 신호 제한(limiter) 회로에 관한 것이다. 제한 회로는 공지되어 있으며, 일반적으로 바이어스 영역 아래 위를 선택적으로 전도하거나 전도시키지 않도록 바이어스된 비선형 소자를 포함한다. 선택적으로, 제한 회로는 제한 증폭기의 출력 스윙이 소정의 입력 클립핑 레벨에서 포화되도록 하는 제한된 공급 퍼텐셜을 가진 증폭기로서 설치될 수도 있다. 예컨대 , 1965 년 뉴욕의 McGraw Hill 사에서 출판된 Millman씨 및 Taub씨의 책 펄스,디지털 및 스위칭 파형의 제7장을 참조하라. 그러나, 보다 전통적인 제한 회로가 실용적이지 않는 상황이 발생한다. 예컨대 낮은 전압 배터리로 동작되는 회로는, 포화 증폭기가 제한기로서 동작하거나 또는 비선형 제한 소자(다이오드)로부터 충분한 선형 동작을 실현하도록 하는 동작 퍼텐셜을 제공하지 않을 수도 있다. 더우기, 제한기로 하여금 어떤 공칭 퍼텐셜 범위내의 출력을 제공하도록 하는 것이 요구될 수도 있다. 본 발명은 특정한 퍼텐셜 범위내로 신호를 제한하는 트랜지스터 증폭기 제한기 회로에서 구현된다. 이 회로는 직렬 접속되어 있는 한 쌍의 전송 게이트들을 구동하는 증폭기를 포함하는데, 이 전송 게이트쌍의 마주보는 종단부는 공급 퍼텐셜의 분할값으로 바이어스 된다. 전송 게이트의 제어 전극에는 적절한 동작 퍼텐셜이 제공된다. 출력 신호는 직렬 접속된 전송 게이트의 상호 접속부로부터 얻어진다. 출력 신호의 퍼텐셜 스윙은 공급 퍼텐셜보다 작은 퍼텐셜 범위로 제한된다. 제1도에 대해 언급하자면, 차동 증폭기(26)가 두 신호 VA 및 VB 사이의 차이를 발전시키는 형태로 연결된다. 여기에서, 증폭기(26)의 비반전 입력과 출력 사이에 접속된 저주파 통과 필터(32) 및 제한 증폭기(30)로 구성되어 있는 제1피드백 회로는 이 회로의 최적 동작점 근처로 증폭기를 직류 바이어스 한다. 증폭기(26)의 반전 입력 접속부에 연결된 직류 동작 퍼텐셜은 증폭기 공급 퍼텐셜의 1/2과 같다. 반전 입력 단자가 공급 퍼텐셜의 반으로 직류 바이어스되기 때문에, 증폭기 래치업 (latchup)을 막기 위해 피-드백 증폭기(30)의 출력 퍼텐셜을 공급 퍼텐셜의 약 절반값의 범위로 제안하는 것이 바람직하다. 저항기 R1 및 R2 그리고 캐패시터 C2 를 포함하는 제2피드백 회로는 증폭기(26)의 반전 입력 단자와 출력 사이에 연결된다. 저항기 R1, R2 는 회로 이득값을 1 + 2R 2 /R 1 로 만든다. 신호가 캐패시터 C1 및 스위치(14),(16) 및 (19)를 통해 반전 입력 단자에 연결된다. 캐패시터 C1 및 C2 는 회로 이득이 저항기 R1 및 R2 의 저항값에 의해서만 좌우되도록 같은 값을 갖는다. 회로 동작은 다음과 같이 진행된다. 스위치(14), (20), (22) 및 (24)는 클럭 신호 P2' 및 P2 의 제어하에 동시에 닫혀진다. 각기 기준 퍼텐셜에 연결된 단자를 갖는 스위치 (20),(22) 및 (24)가 캐패시터 C2 의 양 전극 및 캐패시터 C1 의 한 전극에 기준 퍼텐셜을 인가한다 . 이 작동은 증폭기 (26)가 그의 중간 영역 동작점에서 동작하도록 조절한다(즉 자동 제로화(auto-zeroing)). 동시에, 스위치(14)는 신호 VA 를 캐패시터 C1 의 제 2 전극에 연결시킨다. 스위치(14), (20), (22) 및 (24)가 닫혀지는 동안, 스위치(16) 및 (19)는 개방된 회로로 된다. 이때 스위치(14), (20), (22) 및 (24)는 개방된 회로이고 스위치(16) 및 (19)는 클럭 신호 P1 의 제지하에서 닫혀진다. 신호 VA 는 캐패시터 C1 으로부터 분리되고 신호 VB 가 연결될때 캐패시터 C1 는 증폭기의 반전 입력 단자에 연결된다. 신호 VA 및 신호 VB 사이에 전위차가 존재한다면 캐패시터 C1 및 C2 에 전류가 흐른다. 이 전류는 캐패시터 C2에 축적된 전하 △Q 에 변화를 발생시켜 증폭기(26)의 반전 입력 단자에서(VA - VB) = △Q/C2 만큼의 퍼텐셜 변화를 발생시킨다. 이 퍼텐셜은 증폭되어 단자(34)에서 출력된다. 각각의 스위치를 제어하는 클럭 신호 P1 및 P2 는 사실상 역위상, 비중첩 및 장방형인 파형을 나타낸다. 클럭 신호 P2'는 클럭 신호 P2 의 펄스와 동시에 발생한다. 시간적으로 좁게 한정된 순간에서 신호 VA 의 값을 포착하는 것이 요구된다면, 신호 P2'의 펄스는 좁게 만들어져야 한다. 예컨대, 회로의 대역 폭이 7MHz 정도이고, 클럭 신호(P1, P2 및 P2')가 나이퀴스트 샘플링 판별법을 만족시키기 위해 14MHz정도에 있을 경우, 클럭 신호 P2'의 펄스는 5 내지 10nsec 정도일 것이다. 선택적으로, 입력 신호 VA 및 VB 가 거의 직류 신호일 경우, 클럭 신호 P2는 신호 P2'로 대체될 수 있다. 저주파 통과 필터(32)는 자동 제로화 간격동안 출력단자(34)상에서 퍼텐셜을 샘플링하는 스위치형 캐패시터 필터이다. 필터(32)는 증폭기(26)내의 입력 오프셋 퍼텐셜을 수정하기 위한, 즉 직류 신호 소자를 출력 바이어스 퍼텐셜로부터 보호하기 위한 피드-백 퍼텐셜을 제공하기 위해 자동 제로화된(auto-zeroed) 출력 퍼텐셜을 균분한다. 증폭기/제한기(30)가 제2도에 도시된다. 이 회로는 소-스 접지 증폭기로서 배열된 P 형 전계 효과 트랜지스터(FET) TP2 를 포함한다. 전류원처럼 바이어스된 상보적인 N 형 FET TN2 가 부하 소자로 트랜지스터 TP2 에 접속된다 . 소-스 접지 증폭기로부터의 출력 신호는 트랜지스터 TP2 및 TN2 의 상호 접속부로부터 추출된다. 트랜지스터 TN2 의 게이트 전극에 대한 바이어스 퍼텐셜은 또다른 N 형 트랜지스터 TNI 의 게이트-드레인 접속부에 의해 공급된다. 트랜지스터 TN1 및 TN2 는 공지된 전류 미러(mirror) 구성으로 배열된다. 트랜지스터 TN1 에 대한 동작 전류는 또 다른 P 형 트랜지스터 TP1 의 드레인 전류에 의해 공급된다. 트랜지스터 TP1 의 게이트 전극에는 기준 퍼텐셜이 제공되는데, 이 기준 퍼텐셜은, 예컨대, 트랜지스터 TP2 및 TN2 앙단에 연결된 공급 퍼텐셜의 1/2 이다. 명목상, 트랜지스터 TP2, TN2 및 TP1, TN1 은 상보적인 특성을 갖도록 디자인되며, 트랜지스터 TP1 : TP2 의 기하학적 비(및 그에 따른 상호 콘덕턴스)는 TN1 : TN2 의 기하학적 비와 같다. 상기 조건이 만족되고, 공급 퍼텐셜의 1/2 에 해당하는 기준 퍼텐셜이 트랜지스터 TP1 의 게이트 전극에 인가될 경우, 소-스 접지 증폭기의 직류 출력 퍼텐셜은 공급 퍼텐셜의 1/2과 같을 것이다. 소-스 접지 증폭기의 출력 접속부는 P 형 트랜지스터 TP3 와 N 형 트랜지스터 TN3 의 병렬 접속부의 1 차 전도 경로에 연결된다. 트랜지스터 TP3 및 TN3 의 게이트 전극은 각각 상대적으로 음(접지)인 공급 퍼텐셜 및 상대적으로 양(V D) 인 공급 퍼텐셜에 연결된다. 병렬 접속된 트랜지스터 TN3 및 TP3 의 1 차 전도 경로는 또 다른 P 형 트랜지스터 TP4 및 또 다른 N 형 트랜지스터 TN4 의 병렬 접속부의 1 차 전도 경로에 연결된다. 트랜지스터 TP4 및 TN4 의 1 차 전도 경로의 다른쪽 종단부는 직렬 접속된 저항기쌍 R3 의 상호접속부에 연결되며, 이 저항기쌍은 공급 퍼텐셜 사이에 접속된다. 공급 퍼텐셜의 1/2 과 동일한 퍼텐셜이 트랜지스터 TP4 및 TN4 의 1 차 전도 경로에 인가된다. 트랜지스터 TP4 및 TN4 의 게이트 전극은 각기 상대적으로 음인 공급 퍼텐셜 및 상대적으로 양인 공급 퍼텐셜에 연결된다. 증폭기/제한기 회로에 대한 입력 신호는 트랜지스터(TP2)의 게이트 전극에 연결된다. 본 회로로부터의 출력 신호 OUT 는 트랜지스터 TN3 및 TN4 (TP3, TP4)의 상호 접속부로부터 얻어진다. 트랜지스터 TN3 및 TP3 그리고 TN4 및 TP4 는 각 병렬쌍의 트랜지스터중 적어도 하나가 전도 상태로 바이어스되도록 배열된다. 그러므로, 트랜지스터의 병렬쌍은 Re 로 표시될 실효 저항 임피던스를 공급한다. 직렬 접속된 저항기 R3 는 테브난 퍼텐셜 V D /2 와 직렬인 테브난 저항 R 3 /2 를 나타낸다. 소-스 접지 증폭기는 R o 로 표시될 고유 출력 임피던스를 나타낸다. 테브난 저항 R 3 /2 이 αR o 와 같고, 증폭기에 의해 제공되는 출력 퍼텐셜이 e o 라고 가정하자. 상기 조건으로부터 퍼텐셜 OUT 는 다음 공식으로 표현될 수 있다.
계수 α =1일 경우, 식(1)은 다음과 같다.
OUT= e o /2 + V D /4 e o 가 나타낼 수 있는 최대 및 최소 퍼텐셜 값은 각각 V D 및 제로(접지)이다 . 그러므로, 신호 OUT 이 나타낼 수 있는 최대 및 최소 퍼텐셜 값은 각각 3V D /4 및 V D /4 이다. 제4도는 2 의 이득을 나타내는 소-스 접지 증폭기 및 α = 1 인 제2도 회로의 전달 함수를 도시한다. α 가 값 1 에 가까워지거나, Re ≫ Ro 인 경우 극한값은 3V D /4 및 V D /4 와 같거나 근접하다. α 가 커질수록 제한 퍼텐셜은 공급 퍼텐셜에 가까워진다. 선형 영역에 있어서, 증폭기/제한기 회로(30)의 이득은 증폭기(TP2, TN2)의 이득의 약 1/2 이다. 제2도 회로에 있어서 퍼텐셜 Vref 는 직렬 접속된 저항기 R 3 의 상호 접속부로부터 얻어질 수 있다. 저항 R 3 는 직류 바이어스된 트랜지스터에 의해 실현될 수도 있다. 제3도는 비반전 증폭기 제한기이다. 본장치에 있어서, 트랜지스터 TP1 는 트랜지스터 TN1 및 TN2 으로 구성된 전류 미러 증폭기를 구동하는 소-스 접지 입력 증폭기로서 구성된다. 퍼텐셜 Vref 가 자신의 게이트 전극에 연결되어 있는 트랜지스터 TP2 는 트랜지스터 TN2 에 대해 전류원 부하 소자로서 작동한다. P 형 트랜지스터 TP1 에 인가된 입력 퍼텐셜의 증가는 트랜지스터 TP1 의 드레인 전류의 감소를 초래하고 그에 따라 트랜지스터 TN1 의 전류 감소를 초래한다는 것을 주의하여라. 트랜지스터 TN1 의 전류 감소는 트랜지스터 TN2 에 반영되어 트랜지스터 TP2 및 TN2 사이의 상호 접속부에서 출력 퍼텐셜의 증가를 초래한다. 트랜지스터 TP2 의 게이트 전극은 저주파 통과 필터(R 4 , C 3 )를 통해 저항기 R 3 의 상호 접속부에 연결된다. 저주파 통과 필터는 임의의 신호 퍼텐셜을 약화시키기 위해 부가되며 트랜지스터 TP3, TN3, TP4, 및 TN4 를 통해 저항기 R 3 의 상호 접속부에 연결될 수도 있다. |
