피드백 클램프 회로

[발명의 명칭]

피드백 클램프 회로

[발명의 상세한 설명]

[기술분야]

본 발명은 디지탈 정보를 처리하는 경우 등에 사용하여 적합한 피드백 클램프 회로에 관한다.

[배경기술]

A/D 변환기를 거치는 디지탈의 피드백 클램프 회로로서 종래 제15도에 도시하는 것같은 것이 있다. 동 도면에서 입력단자(1)로부터의 입력 신호는 클램프 회로(2)에서 단자(3)로부터의 클램프 펄스의 기간 소정의 클램프 전위에 클램프되며 A/D 변환기(4)에서 A/D 변환되어서 출력 단자(5)에 출력된다.

또, A/D 변환기(4)의 출력 신호의 일부가 차분 검출기(6)에서 단자(7)로부터의 기준 전위 기간(또는 클램프 전위기간)을 나타내는 펄스의 간기준 전위(또는 클램프 전위)와 비교되며 그 차분이 반전 앰프(8)에서 증폭되며 D/A 변환기(9)에서 D/A 변환된 후 저역 통과 필터(10)을 통해서 클램프 전위로서 클램프 회로(2)에 공급된다. 그리고, 차분 검출기(6)의 양 입력이 늘 일정하게 되도록 피드백이 가해진다.

그런데, 제15도와 같은 구성의 피드백 클램프 회로의 경우, 입력 단자(1)로부터의 입력 단자의 노이즈량이 클 때 귀환루프의 앰프(8)의 이득 및 저역 통과 필터(10)의 시정수를 일정하게 해두면 노이즈에 의해 클램프 회로(2)에 주어지는 클램프 전위가 진동하고 만다. 이것에 대처하기 위해서 앰프(8)의 이득을 내리거나 저역 통과 필터(10)의 시정수를 길게 하면 클램프 능력이 저하되는 결점이 있다.

[발명의 개시]

본 발명은 이같은 점을 감안하여 이뤄진 것이며 노이즈량이 많은 소오스에서도 안정된 클램프 동작이 가능한 피이드백 클램프 회로를 제공하는 것이다.

본 발명의 제1의 특징에 의한 피이드백 클램프 회로는 입력신호에 미리 포함되는 디지탈의 콘트롤 코드 신호를 판별하는 판별 수단(20)과 이 판별 수단(20)의 출력에 따라서 귀환 루프의 이득 또는 불감대 폭을 콘트롤하는 이득 제어 수단(8)을 구비하고 디지탈 정보를 이용해서 클램프 제어를 행하도록 구성하고 있다.

본 발명의 제2의 특징에 의한 피이드백 클램프 회로는 입력 신호에 포함되는 노이즈량을 검출하는 노이즈 검출 수단(30)과, 이 노이즈 검출 수단(30)의 출력에 따라서 귀환 루프의 이득 또는 불감대 폭을 콘트롤하는 이득 제어 수단을 구비하며 디지탈 정보를 이용해서 클램프 제어를 행하도록 구성하고 있다.

이 제1의 특징에 의하면 판별 수단(20)에서 디지탈의 콘트롤 코드 신호를 판별하고, 그 판별 출력에 따라서 이득 제어 수단(8)에서 귀환 루프의 이득 또는 불감대 폭을 콘트롤한다. 즉, 입력 신호의 종류에 따라서 S/N 이 나쁜 신호를 나타내는 코드일 때는 이득을 내리는 영역을 넓히든가 불감대 폭을 넓히고, S/N 이 양호한 신호를 나타내는 코드일 때는 이득을 내리는 영역을 좁히든가 또는 불감대폭을 좁힌다.

또, 제2의 특징에 의하면 노이즈 검출 수단(30)에서 입력 신호에 포함되는 노이즈량을 검출하고 그 검출 출력에 따라서 이득 제어 수단(8)에서 귀환 루프의 이득 또는 불감대 폭을 콘트롤한다. 즉, 입력 신호에 포함되는 노이즈량이 클 때는 이득을 내리는 영역을 넓히든가 또는 불감대 폭을 넓히고, 노이즈량이 작을 때는 이득을 내리는 영역을 좁히든가 또는 불감대 폭을 좁힌다. 어느 발명에서도 노이즈가 다소 많이 포함되는 입력 신호가 입력된 경우에도 클램프 전위가 진동하는 수가 없고 안정된 클램프 동작이 가능해진다.

[도면의 간단한 설명]

제1도는 본 발명의 제1의 실시예를 도시하는 회로 구성도.

제2도 내지 제5도는 본 발명에 의한 앰프의 입출력 특성도.

제6도 및 제7도는 각각 본 발명의 동작 설명에 제공하기 위한 도면.

제8도는 본 발명의 제2의 실시예를 도시하는 회로 구성도.

제9도 내지 제12도는 본 발명에 의한 앰프의 입출력 특성도.

제13도는 본 발명의 주요부의 일예를 도시하는 구성도.

제14도는 제13도의 동작 설명에 제공하기 위한 도면.

제15도는 종래예를 도시하는 회로 구성도이다.

[발명을 실시하기 위한 가장 양호한 상태]

이하, 본 발명의 1실시예를 제1도∼제14도에 의거해서 상세하게 설명한다.

제1도는 본 실시예의 제1의 발명의 회로 구성을 도시하는 것이며 동 도면에서 제15도와 대응하는 부분은 동일 부호를 붙이고 그 상세 설명은 생략한다.

본 실시예에선 A/D 변환기(4)의 뒤에 콘트롤 코드 판별기(20)를 두고 이것으로 A/D 변환기(4)의 출력측에 얻어지는 신호에 포함되고 콘트롤 코드를 판별하고, 입력 신호의 종류를 식별한다. 그리고, 그 판별 출력에 따라서 반전 앰프(8)의 이득을 콘트롤하거나 불감대 폭을 콘트롤하게 한다. 이때문에 반전 앰프(8)의 입출력 특성을 제3도∼제5도에 도시하는 특성중의 어느 하나에 미리 설정해둔다.

여기에서 입력 단자(1)에 공급되는 입력 신호에는 BS 방송 신호나 VTR, DISC 등으로부터의 신호 등이 있으며 VTR이나 DISC 에는 일반적으로 특유한 콘트롤 코드가 할당되어 있다. 이것은 BS 방송과는 상이한 신호 형식을 취하기 때문이며 콘트롤 코드에 의해서 어느 신호(BS/VTR/DISC)의 어느 형식의 것이 입력되었는지를 판별할 수 있으며 이것으로 입력 신호의 종류에 맞는 신호 처리가 가능해진다.

제6도는 콘트롤 코드의 1예를 도시한 것이며 예컨대 콘트롤 코드가 연속하는 25비트로 이루어진다고 하면 19 비트째에는 BS 방송이든가 그 이외가 할당되며, 19 비트째가 0이면 BS 방송, 1이면 그밖인 것을 알 수 있다. 또한, 20 비트째는 DISC 인가 VTR 등의 소오스의 판별이 할당되어, 0이면 DISC, 1이면 VTR 인 것을 안다. 더우기 25 비트째는 소오스의 노이즈량의 식별에 할당되며, 0이면 노이즈 소(小)의 소오스이며, 1이면 노이즈 대(大)의 소오스임을 안다.

이 제6도의 콘트롤 코드에서 예컨대 제7도와 같은 코드의 할당이 생각되며 식별이 가능해진다. 예컨대 20 비트째가 1이고 25 비트째가 0이면, 노이즈 소이소 S/N 이 양호한 VTR 이 소오스이며, 20 비트째가 1이고 25 비트째도 1이면 노이즈 대이며 S/N 이 나쁜 VTR 이 소오스인 것을 안다. 또한 20 비트째가 0이고 25 비트째도 0이면 노이즈 소의 DISC 가 소오스이고, 20 비트째가 0이고 25 비트째가 1이면 노이즈 대의 DISC 가 소오스인 것을 안다.

그래서, 콘트롤 판별기(20)에서 판별한 결과, 19 비트째가 0이면 BS 방송이므로 다른 코드 비트의 여하를 불문하고 우선적으로 반전 앰프(8)의 입출력 특성을 제2도와 같이 콘트롤한다. 한편, 판별한 결과, 19 비트째가 1이면 제7도의 코드 할당에 따라서 처리를 행한다.

즉, 예컨대 반전 앰프(8)의 입출력 특성을 제3도와 같은 특성에 설정해두면, 판별기(20)에서 20 비트째가 1이고 25 비트째가 1이면, 즉, 제7도에서 말하자면 코드가 11이면 소오스는 노이즈 대의 VTR 이므로 제3도의 이득을 내리는 영역(a ₁ )은 넓혀지며 20 비트째가 1이고 25 비트째가 0이면, 즉 제7도에서 말하자면 코드가 10이면 소오스는 노이즈 소의 VTR 이므로 제3도의 이득을 내리는 영역(a ₁ )은 좁혀진다. 또, 판별기(20)에서 20 비트째가 0이고 25 비트째가 1이면, 즉 제7도에서 말하자면 코드가 1이면 소오스는 노이즈 대의 DISC 이므로 제3도의 이득을 내리는 영역(a ₁ )은 넓혀지며, 20 비트째가 0이고 25 비트째가 0이면 즉 제7도에서 말하자면 코드가 0이면 소오스는 노이즈 소의 DISC 이므로 제3도의 이득을 내리는 영역(a ₁ )은 좁혀진다.

또, 예컨대 반전 앰프(8)의 입출력 특성을 제4도 같은 특성에 설정해두면, 판별기(20)에서 20 비트째가 1이고 25 비트째가 1이면 즉, 제7도에서 말하자면 코드가 11이면 소오스는 노이즈 대의 VTR 이므로 제4도의 불감대폭(a ₂ )은 넓혀지며, 20 비트째가 1이고 25 비트째가 0이면 즉, 제7도에서 말하자면 코드가 10이면 소오스는 노이즈 소의 VTR 이므로 제4도의 불감대폭(a ₂ )은 좁혀진다. 또, 판별기(20)에서 제 20 비트째가 0이고 25 비트째가 1이면 즉, 제7도에서 말하자면 코드가 1이면 소오스는 노이즈 대의 DISC 이므로 제4도의 불감대폭(a ₂ )은 넓혀지며, 20 비트째가 0이고 25 비트째가 0이면 즉, 제7도에서 말하자면 코드가 0이면 소오스는 노이즈 소의 DISC 이므로 제4도의 불감대폭(a ₂ )은 좁혀진다.

또, 예컨대 반전 앰프(8)의 출력 특성을 제5도 같은 특성에 설정해두면 판별기(20)에서 20 비트째가 1이고 25 비트째가 1이면 즉, 제7도에서 말하자면 코드가 11이면 소오스의 노이즈 대의 VTR 이므로 제5도의 이득을 내리는 영역과 불감대폭(a ₃ )은 넓혀지며, 20 비트째가 1이고 25 비트째가 0이면 즉 제7도에서 말하자면 코드가 10이면 소오소는 노이즈 소의 VTR 이므로 제5도의 이득을 내리는 영역과 불감대폭(a ₃ )은 좁혀진다. 또, 판별기(20)에서 20 비트째가 0이고 25 비트째가 1이면 즉, 제7도에서 말하자면 코드가 1이면 소오스는 노이즈 대의 DISC 이므로 제5도의 이득을 내리는 영역과 불감대폭(a ₃ )은 넓혀지며, 20 비트째가 0이고 25 비트째가 0이면 즉, 제7도에서 말하자면 코드가 0이면 소오스는 노이즈 소의 DISC 이므로 제5도의 이득을 내리는 영역과 불감대폭(a ₃ )은 좁혀진다.

이같이 이득 또는 불감대폭이 콘트롤된 반전 램프(8)로 부터의 출력 신호는 D/A 변환기(9)에서 D/A 변환되며, 저역 통과 필터(10)를 통하여 클램프 전위로서 클램프 회로(2)에 공급된다. 이것으로 노이즈가 다소 많이 포함되는 입력 신호가 입력된 경우에도 클램프 전위가 진동하지 않으며 안정된 클램프 동작이 가능해진다.

다음에 제8도는 본 발명의 제2의 실시예의 회로구성을 도시하는 것이며 제8도에 대해 설명하면 동 도면에서도 제15도와 대응하는 부분에는 동일 부호를 붙이고 그 상세 설명은 생략한다.

본 실시예세선 A/D 변환기(4)의 뒤에 노이즈 검출 회로(30)를 설치하고 이것으로 A/D 변환기(4)의 출력측에서 얻어지는 신호에 포함되는 노이즈량을 검출한다. 그리고, 그 검출 출력에 따라서 반전 앰프(8)의 이득을 콘트롤하거나 불감대폭을 콘트롤하게 된다. 이때문에 반전 앰프(8)의 입출력 특성을 제10도∼제12도에 도시하는 특성중의 어느 하나에 미리 설정해둔다.

예컨대, 반전 앰프(8)의 입출력 특성을 제10도와 같은 특성에 설정해두면 노이즈 검출 회로(30)에서 검출되는 노이즈량이 영일때는 반전 앰프(8)의 입출력 특성은 제9도 같이 되지만, 노이즈 검출 회로(30)에서 노이즈량이 검출되면 그 노이즈량에 따라서 반전 앰프(8)의 입출력 특성은 제10도 같이 변화한다. 즉, 검출되는 노이즈량이 클 때는 이득을 내리는 영역(b ₁ )은 넓혀지며, 검출되는 노이즈량이 작을 때는 이득을 내리는 영역(b ₁ )은 좁혀진다.

또, 예컨대 반전 앰프(8)의 입출력 특성을 제11도와 같은 특성에 설정해두면, 노이즈 검출 회로(30)에서 검출되는 노이즈량이 영일 때는 반전 앰프(8)의 입출력 특성은 제9도 같이 되지만, 노이즈 검출 회로(30)에서 노이즈량이 검출되면 그 노이즈량에 따라서 반전 앰프(8)의 입출력 특성은 제11도 같이 변화한다. 즉, 검출되는 노이즈량이 클 때는 불감대폭(b ₂ )은 넓혀지며, 검출되는 노이즈량이 작을 때는 불감대폭(b ₂ )은 좁혀진다.

또, 예컨대 반전 앰프(8)의 입출력 특성을 제12도 같은 특성에 설정해두면, 노이즈 검출 회로(30)에서 검출되는 노이즈량이 영일 때는 반전 앰프(8)의 입출력 특성은 제9도 같이 되지만, 노이즈 검출 회로(30)에서 노이즈량이 검출되면 그 노이즈량에 따라서 반전 앰프(8)의 입출력 특성은 제12도 같이 변화한다. 즉, 검출되는 노이즈량이 클 때는 이득을 내리는 영역과 불감대폭(b ₃ )은 넓혀지며, 검출되는 노이즈량이 작을 때는 게인을 내리는 영역과 불감대폭(b ₃ )은 좁혀진다.

이같이 본 실시예에서도 이득 또는 불감대폭이 콘트롤된 반전 앰프(8)부터의 출력 신호는 D/A 변환기(9)에서 D/A 변환되며, 저역 통과 필터(10)을 통하여 클램프 전위로서 클램프 회로(2)에 공급된다. 이것으로 노이즈가 다소 많이 포함되는 입력 신호가 입력된 경우에도 클램프 전위가 진동하는 일없고 안정된 클램프 동작이 가능해진다.

제13도는 노이즈 검출 회로(30)의 구체적 회로의 1예를 도시하는 것이며, 동 도면에서 (21)은 A/D 변환기(4)(제8도)부터의 출력 신호가 공급되는 입력 단자이며, 이 입력 단자(21)부터의 입력 신호는 비교 회로(22)에 공급되어 기준 전위와 비교된다. 비교 회로(22)는 입력 신호의 레벨이 기준 전위보다 크면 예컨대 1의 신호를 발생하고, 작으면 예컨대 0의 신호를 발생한다.

비교 회로(22)의 출력 신호를 카운터(23)에 공급되며 카운터(23)는 단자(24)로부터 인가되는 기준 전위 기간을 나타내는 펄스의 기간중 비교 회로(22)부터의 1의 신호를 카운트한다. 카운터(23)의 카운트값은 비교 회로(25)에 공급되어서 기준 회수와 비교되어, 카운트값이 기준 회수보다 크면 출력 단자(26)에 노이즈량 검출 신호가 얻어진다.

제14도는 기준 회수와 입력 신호의 기준 전위 기간의 빈도를 나타낸 것이며, 카운터(23)의 카운트값이 기준 회수보다 크면 노이즈량 검출 출력이 많이 얻어진다.

상술한 바와같이 이 발명에 의하면 입력 신호에 미리 포함되는 디지탈의 콘트롤 코드의 판별 결과, 또는 노이즈량의 검출 결과에 따라서 귀환 루프의 이득 또는 불감대폭을 콘트롤하게 하므로 VTR 이나 디스크 등의 노이즈량이 많은 소오스일 때도 안정된 클램프 동작이 가능해지며, 디지탈 정보를 처리하는 경우 등에 매우 유용하다.

또한, 본 발명은 상술 실시예에 한정되지 않고 본 발명의 요지를 벗어나는 일이 없이 기타 여러가지의 구성을 취할 수 있음은 물론이다.

인용 부호의 설명

(2)는 클램프 회로, (4)는 A/D 변환기, (6)은 차분 검출기, (8)은 앰프, (9)는 D/A 변환기, (10)은 저역 통과 필터, (20)은 콘트롤 코드 판별기, (30)은 노이즈 검출 회로이다.