电源控制电路 |
|||||||
| 申请号 | CN200780003454.2 | 申请日 | 2007-01-15 | 公开(公告)号 | CN101375229B | 公开(公告)日 | 2012-06-27 |
| 申请人 | 英国福威科技有限公司; | 发明人 | 艾丽森·伯戴特; | ||||
| 摘要 | 一种用于控制集成 电路 的装置，包括：电源控制设备，用于对至少部分集成电路进行供电控制，所述电源控制设备连接至用于接收断电 信号 的第一输入，以及用于接收加 电信号 的第二输入，所述电源控制设备适于，在至少部分集成电路处于断电状态时，在第二输入端接收到加电信号的情况下，为至少部分集成电路加电，电源控制设备还适于，在至少部分集成电路处于加电状态的情况下，不管在第二输入端接收到什么信号，都将至少部分集成电路保持在加电状态，对所述装置进行配置，使第二输入还连接至集成电路的一个组件，并且所述装置包括，用于在至少部分集成电路处于加电状态时，通过第二输入向所述集成电路组件发送信号的单元。 | ||||||
| 权利要求 | 1.一种混合信号芯片，包括：串行接口和用于对所述芯片上的至少部分集成电路进行供电控制的电源控制设备，所述电源控制设备连接至用于接收断电信号的所述串行接口以及用于接收加电信号的、与所述串行接口相分离的外部控制线，所述电源控制设备适于：在所述至少部分集成电路处于断电状态时，在所述外部控制线接收到加电信号的情况下，为所述至少部分集成电路加电，所述电源控制设备还适于：在所述至少部分集成电路处于加电状态的情况下，与在外部控制线接收到的信号无关，将所述至少部分集成电路保持在加电状态，所述混合信号芯片被配置成：所述外部控制线还连接至所述集成电路的组件，并且该组件被配置为：在所述至少部分集成电路处于加电状态时，通过所述外部控制线接收数据。 |
||||||
| 说明书全文 | 电源控制电路技术领域[0001] 本发明涉及一种用于集成电路(IC)芯片中的电源控制电路。 背景技术[0002] 如图1所示，混合信号IC芯片11将模拟电路15和数字14电路合并于单一半导体芯片。混合信号IC芯片11可以使用通常为3伏特(V)的单一电压源13(以下称RFVDD)，其中，通常直接利用该电压为模拟电路15供电。然而，为了给芯片11上的数字电路14供电，还需要一个较低的供电电压。因此，为了给数字电路14提供低电压，通常需配备片上调压器18，以便通过3V的电压源13中产生比如1.8V的电压(或DIGVDD)。 [0003] 数字电路14的一目的在于，通过将“断电”控制位存储在数字寄存器(也称断电寄存器16)中的方式，控制芯片11上各种模拟电路15的状态。断电控制位的控制方式可以遵守“非”逻辑约定。在这种情况下，如果模拟电路中断电电路17的断电位被设置为0V或逻辑“低”电平，电路将处于活动状态，且不将电路断电；如果断电位被设置为DIGVDD或逻辑“高”电平，就将电路断电。 [0004] 断电寄存器16中的断电位由外部数字控制器12予以设置，该外部数字控制器通过适当的串行接口19(如串行外设接口SPI或内置集成电路I2C)将目标值写入寄存器16。对于直接利用RFVDD各模拟电路15而言，逻辑电平为DIGVDD的断电信号可能不足以准确实现断电功能。因此，用电平转换电路100将DIGVDD断电信号转换成RFVDD。图2示出了典型的电平转换电路100。在图2中，数字反相器INV1 103产生断电信号PD2V 101的反相信号，用于驱动差分电平转换锁存器LVL1 104，从而产生断电信号PD3V 102。同单端电平转换放大器相比，采用如图2所示的差分电平转换电路的优势在于，图2电路无需消耗直流偏置电流，而单端电平转换放大器通常需要一个直流偏置电流。该附加直流偏置电流在使用电池供电的便携应用中可能是不利的。 [0005] 如果不需要芯片11的功能，外部控制器12就通过串行接口19发送适当命令，将断电寄存器16中的所有数字位设置为高电平。将芯片上的所有电路断电，从而节省能量进而延长电池寿命。 [0006] 同时，如果外部控制器12发送了一个将用于产生数字供电电压DIGVDD的片上调压器18断电的指令，还可能出现问题。首先，断电寄存器16中的数字位将骤降为零，断电电平转换电路100无法继续正常工作(图2中的断电及其反相信号均降为零)。3V逻辑断电电平不明确(三态)，并可能变为低电平，导致使用RFVDD的模拟电路15被加电，吸收大量电流。其次，由于没有了数字供电电压，因而串行接口19将无法继续工作，而且也不可能通过利用该接口19发送指令的方式为芯片11再次加电。 [0007] 本发明提供的一可行的解决方案是，通过一外部管脚，而非通过串行接口19来控制调压器18的加电和断电。这样就可以克服第二个问题，即不能为芯片11再次加电，但仍可能导致断电寄存器16的值变为低电平。此外，在片上系统设计中，外部管脚通常是有限的，而且可能不存在用于实现该调压器断电功能的多余管脚。如果不提供调压器断电功能，那么在待机模式下，调压器将继续产生数字供电电压，导致能量的浪费。 发明内容[0008] 本发明旨在提供一种解决上述问题的解决方案。 [0009] 在本发明的第一方案中，提供了用于控制集成电路的装置，包括：电源控制设备，用于对至少部分集成电路进行供电控制，所述电源控制设备连接至用于接收断电信号的第一输入，以及用于接收加电信号的第二输入，所述电源控制设备适于，在至少部分集成电路处于断电状态时，在第二输入端接收到加电信号的情况下，为至少部分集成电路加电，电源控制设备还适于，在至少部分集成电路处于加电状态的情况下，不管在第二输入端接收到什么信号，都将至少部分集成电路保持在加电状态，对所述装置进行配置，使第二输入还连接至集成电路的一个组件，并且所述装置包括，用于在至少部分集成电路处于加电状态时，通过第二输入向所述集成电路组件发送信号的单元。 [0010] 优选情况下，所述至少部分集成电路包括数字控制电路，并且优选情况下数字控制电路包括串行接口。 [0011] 第一输入可连接至串行接口，第二输入可连接至与串行接口相分离的外部控制线。 [0012] 上述特征尤其重要，因而在本发明的另一方案中，提供了用于控制集成电路的装置，所述集成电路包括数字控制电路，且所述数字控制电路包括串行接口，所述装置包括电源控制设备，电源控制设备连接至用于接收断电信号的第一输入，以及用于接收加电信号的第二输入，电源控制设备适于，对断电信号予以响应，将数字控制电路断电，还适于，对加电信号予以响应，为数字控制电路加电，其中，对所述装置进行配置，使断电信号经串行接口发送至第一输入，加电信号经与串行接口相分离的外部控制线发送至第二输入。 [0013] 优选情况下，电源控制设备包括锁存电路，并且第一输入和第二输入分别连接至锁存电路。锁存电路可以包括置位复位锁存电路，在这种情况下，第一输入可连接至锁存电路的置位输入，第二输入可连接至锁存电路的复位输入。 [0014] 优选情况下，电源控制设备适于，对在第一输入端接收到的断电信号予以响应，在锁存电路的第二输出端产生断电信号，并适于，在至少部分集成电路处于断电状态时，对在第二输入端接收到的加电信号予以响应，在锁存电路的第一输出端产生加电信号。 [0015] 锁存电路的第一输出以及锁存电路的第二输出可分别连接至用于调整电源输出能量的电源调节电路，并且电源控制设备可适于通过控制电源调节电路的方式对至少部分集成电路进行供电控制。 [0016] 电源控制设备可包含在集成电路当中。 [0017] 至少部分集成电路可包括数字控制电路，且所述数字控制电路可适于对包含在集成电路内的模拟电路的断电进行控制。 [0018] 上述特征尤其重要，因而在另一方案中，提供了控制集成电路的装置，包括：用于为至少包含在集成电路内的模拟电路供电的电源、用于将模拟电路断电的断电电路、以及数字控制电路，适于通过向断电电路发送控制信号的方式，控制模拟电路的断电，所述数字控制电路还适于断电，其中，所述装置还包括开关单元，所述开关单元被配置为，在数字控制电路断电时，处于闭合状态，并且在闭合时，将电源连接至断电电路，以确保模拟电路始终保持在断电状态。所述开关单元可以包括晶体管，例如场控晶体管，尤其可包括PMOS设备。 [0019] 优选情况下，数字控制电路适于利用电平转换电路向断电电路发送控制信号。在这种情况下，开关单元适于，在关闭时，将电源连接至电平转换电路的输出。 [0020] 开关单元可适于根据电源控制设备的输出信号闭合。 [0021] 优选情况下，数字控制电路适于接收外部信号，并适于在接收到外部信号时，将模拟电路断电，并且优选情况下，通过串行接口接收外部信号。 [0022] 电源控制设备也可适于接收外部信号，并且优选情况下，电源控制设备适于在接收到外部信号时，将数字控制电路断电。 [0023] 开关单元可适于根据电源控制设备的另一输出信号打开，并且数字控制电路可适于根据电源控制设备的、所述的另一输出信号加电。 [0024] 优选情况下，电源控制设备适于接收另一外部信号，并适于在接收到所述的另一外部信号时，产生所述的另一输出信号。 [0025] 电源控制设备可连接至同串行接口分离的外部控制线，并且可适于通过外部控制线接收所述的另一外部信号。 [0026] 电源控制设备可包括锁存电路，且优选情况下，所述输出信号由锁存电路的第一输出输出的，所述的另一输出信号由锁存电路的第二输出输出的。 [0027] 所述装置可包括延时单元，如延时电路，用于在将输入信号保持一段预先确定的时间后再输出信号。因而，能减小无关信号，如脉冲信号的影响。可以对所述装置加以配置，将延时工具应用于此处提及的任意输入信号，特别是此处提及的断电信号或者加电信号。 [0028] 在本发明的另一方案中，提供了一种控制集成电路的方法，包括：提供电源控制设备，所述电源控制设备用于对至少部分集成电路进行供电控制；在至少部分集成电路处于断电状态的情况下，利用输入在电源控制设备上接收加电信号，并为至少部分集成电路加电；以及在至少部分集成电路处于加电状态的情况下，不管通过所述输入接收到什么信号，都将至少部分集成电路保持在加电状态，该方法还包括，当至少部分集成电路处于加电状态时，通过所述输入向集成电路的一组件发送信号。 [0029] 在本发明的另一方案中，提供了一种控制集成电路的方法，所述集成电路包括数字控制电路，且所述数字控制电路包括串行接口，所述方法包括：对断电信号予以响应，将数字控制电路断电；以及对加电信号予以响应，为数字控制电路加电，该方法还包括：利用串行接口发送断电信号、以及利用与串行接口分离的外部控制线发送加电信号。 [0030] 在本发明的另一方案中，提供了一种控制集成电路的方法，所述集成电路包括：模拟电路、用于令所述模拟电路断电的断电电路、以及适于控制模拟电路断电的数字控制电路，所述方法包括：利用数字控制电路向断电电路发送控制信号从而将模拟电路断电；以及将电源连接至断电电路，以便在数字控制电路断电时，将模拟电路保持在断电状态。 [0032] 以下，将仅以示例方式，参考附图，对本发明各实施例予以说明，其中： [0033] 图1示出了一混合信号芯片； [0034] 图2示出了一电平转换电路； [0035] 图3示出了依照本发明一实施例的含电源控制设备的混合信号芯片； [0036] 图4示出了依照本发明一实施例的电源控制设备； [0037] 图5示出了依照本发明一实施例的电平转换电路的一种配置。 具体实施方式[0038] 公开了一种信号处理装置。在以下说明中，为了让读者能够充分的理解本发明的各个实施例，给出了本发明的大量具体细节。然而，对于所属领域技术人员而言，显而易见，为实现本发明，不一定必需采用这些具体细节。 [0039] 图3示出了依照本发明一实施例的包含电源控制设备40的混合信号芯片31。本发明的一个特征在于，外部控制器32能够使整块芯片31进入完全的断电状态。在本例中，外部控制器32包括微型控制器，还可以包括：数字信号处理器(DSP)、专用集成电路(ASIC)设备或其它能够处理信号并发送命令的仪器。为了将混合信号芯片31和片上调压器38断电，必须通过串行接口39向电源控制设备40发送适当的命令。参照图4为例，当向电源控制设备40的输入killchip 51写入数字“1”时，将在REG_PD 42产生适当的输出，有效地将调压器38断电。从而，使芯片31进入断电状态。可以通过向电源控制设备50的Resusc_N 52发送数字“0”的方式，为调压器38重新加电。 [0040] 只有当芯片处于断电状态时，Resusc_N信号才对电源控制设备的运行有所影响。当芯片处于加电状态时，Resusc_N信号对电源控制设备的运行不起作用。 [0041] Resusc_N信号来自与外部数字控制器32相连接却与串行接口39相分离的外部管脚。外部管脚具有两用功能，且连接至芯片的另一组件，以及电源控制装置。当芯片处于加电状态时，外部探脚用于向所述另一组件发送数据(此时外部管脚上的信号对电源控制装置的运行不起作用)。在优选实施例中，另一组件是断电寄存器36，而在优选实施例的各种变体中，另一组件可以是数字电路36的任何其它部分，或者实际上是集成电路31的任何其它部分，外部管脚可用于发送数据，指示行动或接收诊断信息。 [0042] 电源控制设备50的核心是一个由3V逻辑构成的SR锁存器58。如图4所示，置位和复位输入均是低电平有效的。置位输入信号是通过用一个2V至3V的反相放大器57对输入信号进行反相的方式产生的。在正常工作情况下，killchip 51的信号是低电平，因而置位输入是高电平，即非激活的。复位输入得自于Resusc_N 52信号。在正常工作情况下，当起初为芯片加电时，Resusc_N 52信号取为低电平，因而复位输入为低电平，后者将SR锁存器58清空，并将REG_PD 42信号设置为低电平(如，非激活的)。 [0043] 下面考虑利用适当的命令将killchip 51位设置为高电平。用两个D型触发器(DFF)54、55对该killchip 51信号进行采样，其中，D型触发器54、55的时钟信号由时钟53(未示出)提供。DEF 54、55确保，除非killchip51在至少两个时钟周期内处于高电平，否则电源控制装置不执行任何操作，也就是说，DEF 54、55确保killchip 51上的噪声脉冲不会令整块芯片断电。 [0044] 假设killchip 51在两个时钟脉冲周期内保持高电平，那么置位输入将变为低电平。从而将锁存器的Q输出，即REG_PD 42设置成3V。因而，调压器断电。所有1.8V的数字逻辑均被设置为零。这意味着，killchip 51信号自身会下降至零，进而将锁存器的置位输入设置为RFVDD，即非激活的。 [0045] 为了给芯片加电，Resusc_N 52在一段适当的时间内保持低电平状态。这种做法令SR锁存器58直接复位，并再次将REG_PD 42设置成低电平。 [0046] 如上所述，REG_PD 42取高电平的后果是，DIGVDD骤降为零，从而使得所有3V(RFVDD)断电信号均不明确。因此，为了避免上述情况的发生，所有3V(RFVDD)断电信号均采用一附加PMOS设备PM0 305，如图5所示，该设备具有连接在RFVDD和PD_3V输出之间的源级和漏级，如图4和图5所示，该设备的栅极连接至REG_EN 43。当REG_EN 43处于高电平(正常工作情况)时，PM0 305截止，并且同正常情况下一样，断电信号受电平转换锁存器300的控制。当REG_EN 43为低电平时，即REG_PD 42为高电平且芯片31彻底停工时，开启PMOS装置PM0 205。将所有断电输出拉到RFVDD，即，确认所有断电信号。 |
||||||
QQ群二维码
意见反馈
意见反馈