증폭 회로{WIDEBAND DUAL AMPLIFIER CIRCUITS}
본 발명은 전반적으로 최소 잡음으로 광대역 증폭을 제공하는 증폭 회로에 관한 것이며, 특히 기능 보완 디바이스 쌍을 사용하는 증폭 회로에 관한 것이다.
전계 효과 트랜지스터(이후부터는 FET라 칭함)의 이득 대역폭 곱(a gain-bandwidth product)(GB 곱) 및 잡음 요소는 광 범위의 주파수에 걸쳐 낮은 레벨의 전압 입력 신호를 증폭하는 FET의 능력을 제한한다. 또한, 자기 터널 접합 디바이스(이후부터는 MTJ라 칭함)의 이득 대역폭 곱 및 잡음 요소도 광 범위의 주파수에 걸쳐 낮은 레벨의 전류 입력 신호를 증폭하는 MTJ의 능력을 제한한다. 무선 주파수 및 마이크로웨이브 회로에서, FET 또는 MTJ을 능동 필터로서 사용하는 증폭기의 이득은 FET 또는 MTJ의 통과 대역 폭을 작게 함으로써 증가될 수 있다. 그러나, 이러한 이득 응답 값은 균일하지 않으며 종종 위상 불연속성을 갖는다. 또한, 스테이지들이 케스케이드(cascade)될 때, 잡음 성능이 보다 저하된다. 그러므로, 고 주파수 전자 산업은 증폭 회로의 이득 대역폭 곱을 개선하기 위해 부단히 노력하고 있는 중이다. 발명의 개요 본 발명은 높은 이득 대역폭 곱을 제공하는 디바이스가 듀얼되는 성질(duality)을 이용하는 증폭 회로에 관한 것이다. FET 및 MTJ는 증폭, 임피던스, 잡음, 각 디바이스의 동작 모드 특성을 최선으로 이용하기 위해 기능적으로 케스케이드 접속된다. 이러한 복합체는 상기 케스케이드된 쌍의 이득 대역폭 곱에서의 시너지성 증가(a synergistic improvement)를 이용한다. 한 형태에서 MJT의 입력은 FET의 부하이다. 다른 형태에서는, FET 입력(게이트 전극)이 MTJ의 부하이다. FET/MTJ 복합체는 각각의 바람직한 임피던스 특성들을 정합시켜서 통상적인 케스케이드 구성에서 저항에 의해 생성되는 잡음을 제거한다. 본 발명의 전술한 형태 및 다른 형태, 특징 및 장점은 첨부 도면을 참조하여 독해될, 다음의 바람직한 실시예의 상세한 설명에 의해 분명해질 것이다. 상세한 설명 부분 및 도면은 본 발명을 설명하기 위한 것이지 한정하기 위한 것은 아니며, 본 발명의 범위는 첨부된 청구 범위에 의해 규정된다.
도 1은 FET 및 MTJ의 소신호 모델(small-signal model)을 도시한 도면, 도 2는 케스케이드된 FET 및 MTJ 증폭기의 도면, 도 3a는 본 발명의 듀얼 개념(duality concept)을 사용하는 듀얼 전압 증폭기를 도시한 도면, 도 3b는 본 발명의 듀얼 개념을 사용하는 듀얼 전류 증폭기를 도시한 도면, 도 3c는 본 발명의 듀얼 개념을 사용하는 케스케이드된 듀얼 전압 증폭기의 도면, 도 3d는 도 3a의 증폭기에 대한 소신호 모델을 도시한 도면, 도 4는 본 발명에 따른 MTJ의 도면, 도 5는 도 4의 MTJ의 자기저항 응답 곡선의 그래프, 도 6은 도 3a의 증폭기의 동작에 사용될 수 있는 도 5의 자기저항 응답 곡선의 일부의 그래프.
2 개의 전기 회로가 전압 및 전류의 역할이 서로 교환되어도 동일한 회로식에 따른다면 이들은 서로 "듀얼(dual)"되는 것으로 지칭된다. 일반적으로, 듀얼 회로는 표 1에서 제안된 파라미터/구성 교환에 의해 이루어질 수 있다.
반도체 전계 효과 트랜지스터 및 자기 터널 접합 디바이스는 능동 듀얼 요소와 같이 행동한다. FET는 전압 제어되는데, 즉, 게이트에서의 전압이 채널 (출력) 전류를 제어하며, 게이트는 용량성 임피던스를 유도하며, 차동 채널 임피던스는 높으며, 이상적으로는 전류 소스이다. MTJ는 전류 제어되는데, 즉, 제어 라인을 통한 전류가 출력 전압을 제어하며, 제어 라인은 유도성 임피던스를 유도하며, 차동 채널 임피던스는 낮으며, 이상적으로는 전압 소스이다. FET 및 MTJ에 대한 중요한 소신호 파라미터(small-signal parameter)가 표 2에 리스트된다.
만일 도 2에 도시된 바와 같이 개별 FET 증폭기 스테이지들 또는 MTJ 스테이지들을 케스케이드시킨다면, 증폭기는 항상 최대 GB 곱 ω v 또는 ω c 를 가지며 잡음 특성은 개별 스테이지의 잡음 특성보다 악화된다. 반도체 FET(20)가 GB 곱 ω v 을 갖고 MTJ(30)이 GB 곱 ω c 를 갖는다면, 도 3a의 듀얼 증폭기(10)는 GB 곱 ω v 또는 ω c 보다 큰 대역폭 ω h 에 대해 신호 이득 및 전력 이득을 획득할 수 있다. 이 증폭기(10)의 유일한 특성은 "부하" 요소를 가지지 않는다는 것인데, 듀얼 디바이스 FET(20) 및 MTJ(30)는 전압을 전류로 간단하게 변환시키며 반대로 전류를 전압으로 간단하게 변환시킨다. 도 3a의 듀얼 전압 증폭기(10)의 전압 이득 및 도 3b의 듀얼 전류 증폭기(40)의 전류 이득은 다음 등식 (1)로 표현된다. 여기서, g m 은 동작 지점에서 FET(20)의 트랜스컨덕턴스이며, r m 은 동작 지점에서 MTJ(30)의 트랜스저항이다. 고 출력 임피던스를 갖는 FET(20) 스테이지는 MTJ(30)의 저 (유도성) 입력 임피던스를 구동시키며, MTJ(50)의 저 출력 임피던스는 FET(60)의 고 (용량성) 입력 임피던스를 구동시킨다. 이로써, 양호한 이득 균일도를 갖는 매우 넓은 대역폭 응답값이 생성된다. r v 가 FET(20 또는 60)의 소신호 출력 임피던스이고, g c 가 MTJ(30 또는 50)의 소신호 출력 컨덕턴스이면, 혼성 증폭기(10 또는 40)의 GB 곱은 다음 등식 (2)으로 표현된다. 여기서, L i 및 C i 는 각기 자기적으로(magnetically) 결합된 MTJ(30 또는 50)의 입력 인덕턴스 및 FET(10 또는 40)의 입력 캐패시턴스이다. 흥미롭게도, ω h 는 FET(10 또는 40)의 폭 및 직렬 접속된 MTJ(30 또는 50)의 길이 또는 수와 무관한다. 이는 g m 및 C i 및 r v -1 은 FET(10 또는 40)의 폭에 비례하고, r m 및 L i 및 g c -1 은 MTJ(30 또는 50)의 길이에 비례하기 때문이다. 각각 FET 및 MTJ를 포함하는 듀얼 증폭기(10 또는 40)는 정확한 성능 측정치를 나타내는 GB 곱을 갖는 단일 스테이지처럼 동작한다. 대수학적 조작에 의해, ω h 는 FET의 (가능한 최대) 전압 이득(A v = g m r v ) 및 자기적으로 결합된 MTJ의 (가능한 최대) 전류 이득(A c = r m g c ) 및 FET의 GB 곱(ω v ) 및 MTJ의 BF 곱(ω c )으로 표현될 수 있는데, 이는 다음의 등식 (3)과 같이 표현될 수 있다. 만일 A v 및 A c 가 단일 상태보다 매우 크다면, ω h 는 ω v 및 ω c 보다 매우 크게 된다. 이것은 매우 획기적인 결과인데, 그 이유는 GB 곱이 광대역 증폭기의 보다 중요한 파라미터이기 때문이다. 듀얼 증폭기(10 또는 40)의 잡음이 낮은 세 가지의 특정한 이유가 있다. 제 1 이유로, 부하 저항이 존재하지 않으며 이 저항과 관련된 존슨 잡음이 존재하지 않기 때문이다. 제 2 이유로, 개별 스테이지들이 자기적으로 결합되기 때문이다. 이로써, 각 개별 스테이지의 전원 또는 접지 리드(ground leads)에서의 접지 바운스(ground bounce) 또는 전압 방해가 고립될 수 있어서 케스케이드된 체인을 통해 전파되지 않는다. 제 3 이유로, 트랜지스터의 폭 및 MTJ의 길이 또는 수가 이득 대역폭 곱에 크게 영향을 주지 않으면서 증가될 수 있기 때문이다. 폭이 큰 트랜지스터를 사용하거나 MTJ의 수를 증가시킴으로써 존슨 잡음 및 1/f 잡음을 모두 감소시킬 수 있다. 도 3c는 각각이 연속적으로 접속된 스테이지로 해서 듀얼 개념을 더욱 사용하는 듀얼 증폭기(10)의 다중 스테이지 케스케이드형 구성을 도시한다. 여기서, 각 듀얼 증폭기의 MTJ 출력은 연속적인 듀얼 증폭기 스테이지의 FET 입력에 접속된다. 대응하는 케스케이드 구성은 도 3b에 도시된 바처럼 듀얼 증폭기(40)를 사용하여 달성될 수 있다. 도 3d는 도 3a의 듀얼 증폭기(10)에 대한 소신호 모델을 도시한다. 디바이스 특성들의 선택적인 정합이 도 1에 도시된 개별 FET 및 MTJ 소신호 모델과 비교하여 쉽게 파악될 수 있다. 도 4는 MTJ(30)를 상세하게 도시한다. MTJ(30)는 전극(21), 자유 강자성체(22), 터널 장벽(23), 고정된 강자성체(24), 반강자성체(25), 전극(26)을 포함한다. 가령, Ti, Ti/PD 또는 Ta/Pt와 같은 전극(26)은 가령 실리콘, 석영, N58과 같은 기판(27) 상에 형성된다. 가령, MnFe 또는 IrMn과 같은 반강자성체(25)는 전극(26) 상에 형성된다. 가령, CoFe 또는 NiFe/CoFe와 같은 고정된 강자성체(24)는 반강자성체(25) 상에 형성된다. 가령, Al 2 O 3 와 같은 터널 장벽(23)은 고정된 강자성체(24) 상에 형성된다. 가령, CoFe/NiFe와 같은 자유 강자성체(22)는 터널 장벽(23) 상에 형성된다. 가령, Ti, Ti/PD 또는 Ta/Pt와 같은 전극(21)은 자유 강자성체(22) 상에 형성된다. 도 5 및 도 6에서, 곡선(28)은 내부 자계가 강도가 감소되면서 자유 강자성체(22) 및 고정된 강자성체(24)에 평행하게 인가될 때의 MTJ(30)의 자기저항의 변화를 나타낸다. 곡선(29)은 내부 자계가 강도가 증가되면서 자유 강자성체(22) 및 고정된 강자성체(24)에 평행하게 인가될 때의 MTJ(30)의 자기저항의 변화를 나타낸다. 곡선(28,29)은 ±20 Oe의 범위에 걸쳐 대략 36% 변화 정도를 나타낸다. 따라서, 듀얼 증폭 회로(10)(도 3a)에 경우, FET(20)를 통한 전류가 ±20 Oe의 범위에 걸친 내부 자계를 생성하는 전류 레벨 범위로 유지되어야 하며, 듀얼 증폭 회로(40)(도 3b)에 경우, 전류 입력 신호 I i 가 ±20 Oe의 범위에 걸친 내부 자계를 생성하는 전류 레벨 범위로 유지되어야 한다. FET(20)에 부여되는 바람직한 전자적 특성들에 대한 설명을, 도 3a 및 도 3b와 함께 독해함으로써, 본 기술의 당업자는 FET가 다른 타입의 전계 효과 디바이스로 대체될 수 있는 본 발명에 따른 듀얼 증폭 회로를 제작할 수 있을 것이다. 또한, MTJ(30 또는 50)에 대한 설명을 도 3a a및 도 3b와 함께 독해함으로써, 본 기술의 당업자는 MTJ가 다른 타입의 능동 자석 또는 스핀트로닉 디바이스(spintronic device)로 대체될 수 있는 본 발명에 따른 듀얼 증폭 회로를 제작할 수 있을 것이다. 본 명세서에서 개시된 본 발명의 실시예들은 바람직한 실시예로 간주되며, 다른 변경 및 수정이 본 발명의 정신 및 범위 내에서 가능하다. 본 발명의 범위는 첨부된 청구 범위에서 규정되며, 이러한 의도 내에 해당하는 모든 변경은 청구 범위 내에 포함되어야 한다. |
