半导体电路以及使用了其的显示驱动器 |
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| 申请号 | CN201710177260.X | 申请日 | 2017-03-23 | 公开(公告)号 | CN107231137A | 公开(公告)日 | 2017-10-03 |
| 申请人 | 辛纳普蒂克斯日本合同会社; | 发明人 | 引地利行; | ||||
| 摘要 | 本 发明 涉及 半导体 电路 以及使用了其的显示 驱动器 。半导体电路具备：根据输入数字数据的高位m位来选择第一和第二参照 电压 的DA变换器、根据输入数字数据的低位n位输出每一个为第一或第二参照电压的任一个的第一至第N选择输入电压的选择部、第一至第N 差动输入级 、以及尾 电流 源。第一至第N差动输入级的每一个具备NMOS差动对。向第i差动输入级（i为1以上N以下的整数）的输入端分别供给第i选择输入电压。尾电流源根据输入数字数据的低位n位来控制在第一至第N差动输入级的每一个生成的尾电流的大小。 | ||||||
| 权利要求 | 1.一种半导体电路，其中，具备： |
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| 说明书全文 | 半导体电路以及使用了其的显示驱动器技术领域[0001] 本发明涉及半导体电路以及使用了其的显示驱动器，并且，涉及具有进行数字-模拟变换和阻抗变换的功能的半导体电路。 背景技术[0002] DA变换器（digital-analog converter）为接收输入数字数据而输出具有与该输入数字数据对应的信号电平的模拟输出信号的电路，为在半导体电路中广泛地使用的电路之一。最典型的DA变换器被构成为：对彼此不同的多个参照电压进行接收，通过选择器从该多个参照电压之中选择与输入数字数据的值对应的电压，将所选择的电压输出为模拟输出电压。向DA变换器供给的该多个参照电压例如使用电阻串来生成。 [0003] 近年来，关于DA变换器，存在寻求具有高的分辨率即能够生成与多位的输入数字数据对应的模拟输出电压的情况。关于例如液晶显示装置或OLED（organic light emitting diode，有机发光二极管）显示装置那样的、构成为将与图像数据对应的驱动电压向显示面板供给的面板显示装置，为了与显示颜色数目的增大对应而寻求在对显示面板进行驱动的显示驱动器中集成化具有高的分辨率的DA变换器。 [0004] 另一方面，具有高的分辨率的DA变换器存在电路规模大这样的问题。实现具有高的分辨率的DA变换器的最典型的手法为使向DA变换器供给的参照电压的数目增大。但是，当使参照电压的数目增大时，生成参照电压并将参照电压向DA变换器供给的电路部分的电路规模增大，此外，从许多参照电压选择模拟输出电压的选择器的电路规模也增大。DA变换器的电路规模的增大由于导致成本的增大而不是优选的。这样的问题在将许多DA变换器集成化后的集成电路例如对显示面板进行驱动的显示驱动器中是特别重大的。 [0005] 再有，用于对显示面板进行驱动的显示驱动器的差动放大电路的结构被特开2015-211266号公报公开。 [0007] 发明要解决的课题在上述那样的背景之下，发明者讨论了向连接于DA变换器的输出的差动放大电路提供数字-模拟变换的功能。关于DA变换器，由于通常输出阻抗大，所以在半导体电路的实际的安装中常常采用通过将DA变换器的输出连接于差动放大电路来进行阻抗变换的电路结构。 在这样的电路结构中，只要向差动放大电路也提供进行数字-模拟变换的功能，则能够作为电路整体来实现高的分辨率。例如，只要将具有n位的数字-模拟变换的功能的差动放大电路连接于与m位的输入数字数据对应的DA变换器，则作为整体能够实现针对（m+n）位的输入数字数据的数字-模拟变换。根据发明者的讨论，这样的电路结构对于电路规模的增大的抑制是有利的。 [0008] 然后，专心研究的结果是，发明者们发现了在将具有数字-模拟变换的功能的差动放大电路连接于DA变换器的输出的结构的半导体电路中同时实现高的分辨率和电路规模的减少的技术。 发明内容[0009] 因此，本发明的目的在于提供一种在具有进行数字-模拟变换和阻抗变换的功能的半导体电路中同时实现高的分辨率和电路规模的减少的技术。对于本领域技术人员从以下的公开理解本发明的其他的目的、新的特征吧。 [0010] 用于解决课题的方案在一个实施方式中，半导体电路具备：第一DA变换器，对多个参照电压进行接收，从多个参照电压之中根据（m+n）位的输入数字数据的高位m位来选择第一参照电压；第二DA变换器，对多个参照电压进行接收，从多个参照电压之中根据输入数字数据的高位m位来选择比第一参照电压低的第二参照电压；选择部，对第一参照电压和第二参照电压进行接收，根据输入数字数据的低位n位输出每一个为第一参照电压和第二参照电压的任一个的第一至第N选择输入电压，其中，N为2以上的整数；第一至第N差动输入级；第一漏极布线；第二漏极布线；输出级，根据在第一漏极布线和第二漏极布线中流动的电流将模拟输出电压向输出端输出；以及第一尾电流源。第一至第N差动输入级的每一个具备：第一MISFET，具有第一导电型，源极被连接于第一节点，漏极被连接于第一漏极布线；以及第二MISFET，具有第一导电型，源极被连接于第一节点，漏极被连接于第二漏极布线。向第一至第N差动输入级之中的第i差动输入级的第一MISFET的栅极分别供给第i选择输入电压，其中，i为1以上N以下的整数。第一至第N差动输入级各自的第二MISFET的栅极被连接于输出端。第一尾电流源被构成为在第一至第N差动输入级的每一个的第一节点流动第一尾电流。第一尾电流源根据输入数字数据的低位n位来控制在第一至第N差动输入级的每一个生成的第一尾电流的大小。 [0011] 上述的半导体电路例如能够优选地用于根据图像数据来驱动显示面板的源极线的显示驱动器。在一个实施方式中，上述的半导体电路能够用作显示驱动器的、生成向源极线供给的源极电压的源极驱动器电路。在另一实施方式中，能够用作将参照电压向源极驱动器电路供给的参照电压生成电路的前置放大器。 [0013] 图1是示出一个实施方式的半导体电路的结构的电路图。 [0014] 图2是示出一个实施方式中的差动放大电路的结构的电路图。 [0015] 图3是示出尾电流源电路的结构的一个例子的电路图。 [0016] 图4是示出本实施方式的半导体电路的工作的一个例子的表。 [0017] 图5是示出一个变形例中的尾电流源电路的结构的电路图。 [0018] 图6是示出一个实施方式中的各差动输入级仅具有PMOS差动对的情况下的差动放大电路的结构的电路图。 [0019] 图7是示出一个实施方式中的各差动输入级仅具有NMOS差动对的情况下的差动放大电路的结构的电路图。 [0020] 图8A是示出差动放大电路具有4个差动输入级的变形例中的半导体电路的结构的电路图。 [0021] 图8B是示出具有4个差动输入级的差动放大电路的结构的一个例子的电路图。 [0022] 图9是示出差动放大电路包含4个差动输入级的情况下的尾电流源电路的结构的一个例子的电路图。 [0023] 图10是示出差动放大电路具备4个差动输入级而其中的2个仅具有PMOS差动对并且剩下的2个仅具有NMOS差动对的情况下的差动放大电路的结构的例子的电路图。 [0024] 图11是概略性地示出一个实施方式中的面板显示装置的结构的框图。 [0025] 图12是概略性地示出显示驱动器的结构的框图。 [0026] 图13是示出显示驱动器的驱动部的结构的一个例子的电路图。 具体实施方式[0028] 以下，一边参照附图一边说明本发明的实施方式。再有，在以下，存在同一或类似的结构要素通过同一或对应的参照附图标记进行参照的情况，此外，请注意：在将多个同一结构要素彼此区别的情况下，存在对参照附图标记附加下标的情况。 [0029] 图1是示出本发明的一个实施方式的半导体电路10的结构的电路图。半导体电路10具有进行数字-模拟变换和阻抗变换的功能，更具体的是被构成为：对输入数字数据DIN进行接收，生成具有与输入数字数据DIN的值对应的电压电平的模拟输出电压VOUT。在此，在本实施方式中，输入数字数据DIN为（m+n）位数据（m、n都为自然数），半导体电路10被构成为输出具有2（m+n）阶段的电压电平的任一个电压电平的模拟输出电压VOUT。即，本实施方式的半导体电路10具有（m+n）位的分辨率。 [0030] 在本实施方式中，半导体电路10具备：DA变换器1、2、选择器3、4、以及差动放大电路5。 [0031] DA变换器1、2分别被构成为：根据输入数字数据DIN的高位m位的值来选择从参照电压总线6供给的参照电压VREF1-VREFq之中的任一个，并输出所选择的参照电压。在此，向DA变换器1、2供给的参照电压VREF1~VREFq的数目q为2m+1。在以下，将由DA变换器1选择并输出的参照电压记载为参照电压VREFH，将由DA变换器2选择并输出的参照电压记载为参照电压VREFL。在此，DA变换器1、2被构成为：每一个选择的参照电压VREFH、VREFL彼此不同，参照电压VREFH比参照电压VREFL高。 [0032] 在一个实施方式中，生成参照电压VREF1 VREFq，以使满足下述的条件：~ VREF1< VREF2< … [0033] 在该情况下，也可以将参照电压VREF1~VREFq之中电压电平邻接的2个参照电压VREFk、VREF（k+1）（k为1以上、q-1以下的整数）选择为参照电压VREFH、VREFL。如后述那样，本实施方式的半导体电路10被构成为：生成模拟输出电压VOUT，以使模拟输出电压VOUT为参照电压VREFL以上且比参照电压VREFH低。 [0034] 选择器3、4作为选择部进行工作，所述选择部对参照电压VREFH、VREFL进行接收并且根据输入数字数据DIN的低位n位的值来输出应该输入到差动放大电路5中的选择输入电压VIN1、VIN2。在此，选择输入电压VIN1、VIN2的每一个为从参照电压VREFH、VREFL选择的电压。选择器3根据输入数字数据DIN的低位n位的值，将参照电压VREFH、VREFL的任一个输出为选择输入电压VIN1，选择器4根据输入数字数据DIN的低位n位的值，将参照电压VREFH、VREFL的任一个输出为选择输入电压VIN2。请注意也存在从选择器3、4输出的选择输入电压VIN1、VIN2相同的情况。 [0035] 差动放大电路5被构成为：从选择器3、4接收选择输入电压VIN1、VIN2，根据所接收的选择输入电压VIN1、VIN2来生成模拟输出电压VOUT。如之后详细地议论那样，请注意根据输入数字数据DIN的低位n位的值来调节从差动放大电路5输出的模拟输出电压VOUT的电压电平。 [0036] 图2是示出一个实施方式中的差动放大电路5的结构的电路图。差动放大电路5具备：2个差动输入级111、112、尾电流源电路12、13、有源负载电路14、输出级15、以及尾电流源控制电路16。差动放大电路5通过分别连接于差动输入级111、112的输入端171、172接收从选择器3、4供给的选择输入电压VIN1、VIN2，从输出端18输出模拟输出电压VOUT。 [0037] 详细地，差动输入级111具备：PMOS晶体管MP11、MP21、以及NMOS晶体管MN11、MN21。再有，如对于本领域技术人员众所周知那样，NMOS晶体管为N沟道MISFET（metal insulator semiconductor field effect transistor，金属绝缘体半导体场效应晶体管）的一种，PMOS晶体管为P沟道MISFET的一种。 [0038] 关于PMOS晶体管MP11、MP21，源极被共同连接，构成PMOS差动对。详细地，PMOS晶体管MP11、MP21的源极被共同连接于节点N11。PMOS晶体管MP11的栅极被连接于从选择器3输入选择输入电压VIN1的输入端171，PMOS晶体管MP21的栅极被连接于输出模拟输出电压VOUT的输出端18。此外，PMOS晶体管MP11的漏极被连接于漏极布线21，PMOS晶体管MP21的漏极被连接于漏极布线22。 [0039] 关于NMOS晶体管MN11、MN21，源极被共同连接，构成NMOS差动对。详细地，NMOS晶体管MN11、MN21的源极被共同连接于节点N21。NMOS晶体管MN11的栅极被连接于输入端171，NMOS晶体管MN21的栅极被连接于输出端18。此外，NMOS晶体管MN11的漏极被连接于漏极布线23，NMOS晶体管MN21的漏极被连接于漏极布线24。 [0040] 差动输入级112具有与差动输入级111同样的结构，具备：PMOS晶体管MP12、MP22、以及NMOS晶体管MN12、MN22。 [0041] 关于PMOS晶体管MP12、MP22，源极被共同连接，构成PMOS差动对。详细地，PMOS晶体管MP12、MP22的源极被共同连接于节点N12。PMOS晶体管MP12的栅极被连接于从选择器4输入选择输入电压VIN2的输入端172，PMOS晶体管MP22的栅极被连接于输出模拟输出电压VOUT的输出端18。此外，PMOS晶体管MP12的漏极被连接于漏极布线21，PMOS晶体管MP22的漏极被连接于漏极布线22。 [0042] 关于NMOS晶体管MN12、MN22，源极被共同连接，构成NMOS差动对。详细地，NMOS晶体管MN12、MN22的源极被共同连接于节点N22。NMOS晶体管MN12的栅极被连接于输入端172，NMOS晶体管MN22的栅极被连接于输出端18。此外，NMOS晶体管MN12的漏极被连接于漏极布线23，NMOS晶体管MN22的漏极被连接于漏极布线24。 [0043] 尾电流源电路12分别将尾电流Icp1、Icp2供给到差动输入级111、112的节点N11、N12。在本实施方式中，尾电流源电路12具备：连接于高电位线19与节点N11之间的可变电流源261、以及连接于高电位线19与节点N12之间的可变电流源262。在此，在本实施方式中，向高电位线19供给模拟电源电压VSP。可变电流源261生成流过节点N11的尾电流Icp1，可变电流源262生成流过节点N12的尾电流Icp2。从尾电流源控制电路16向尾电流源电路12供给控制信号，根据该控制信号控制尾电流Icp1、Icp2各自的电流电平。 [0044] 同样地，尾电流源电路13从差动输入级111、112的节点N21、N22分别引出尾电流Icn1、Icn2。在本实施方式中，尾电流源电路13具备：连接于节点N21与低电位线20之间的尾电流源271、以及连接于节点N22与低电位线20之间的尾电流源272。在本实施方式中，低电位线20连接于电路接地。尾电流源271生成流过节点N21的尾电流Icn1，尾电流源272生成流过节点N22的尾电流Icn2。从尾电流源控制电路16向尾电流源电路13供给控制信号，根据该控制信号控制尾电流Icn1、Icn2各自的电流电平。 [0045] 有源负载电路14作为连接于漏极布线21 24的有源负载进行工作。在本实施方式~中，有源负载电路14具备：PMOS晶体管MP3、MP4、NMOS晶体管MN3、MN4、以及恒流源28、29。 [0046] PMOS晶体管MP3、MP4构成连接于漏极布线23、24的电流反射镜（current mirror）。关于PMOS晶体管MP3、MP4，源极被共同连接于高电位线19，栅极被共同连接于PMOS晶体管MP4的漏极。PMOS晶体管MP3、MP4的漏极被分别连接于漏极布线23、24。 [0047] NMOS晶体管MN3、MN4构成连接于漏极布线21、22的电流反射镜。关于NMOS晶体管MN3、MN4，源极被共同连接于低电位线20，栅极被共同连接于NMOS晶体管MN4的漏极。NMOS晶体管MN3、MN4的漏极被分别连接于漏极布线21、22。 [0048] 恒流源28被连接于PMOS晶体管MP3的漏极与NMOS晶体管MN3的漏极之间，恒定电流I3从PMOS晶体管MP3的漏极流向NMOS晶体管MN3的漏极。同样地，恒流源29被连接于PMOS晶体管MP4的漏极与NMOS晶体管MN4的漏极之间，恒定电流I4从PMOS晶体管MP4的漏极流向NMOS晶体管MN4的漏极。 [0049] 输出级15根据在漏极布线21 24中流动的电流来驱动输出端18。在本实施方式中，~输出级15具备：PMOS晶体管MP5、NMOS晶体管MN5、以及相位补偿电路25。PMOS晶体管MP5与NMOS晶体管MN5作为对输出端18进行驱动的输出晶体管进行工作。关于PMOS晶体管MP5，源极被连接于高电位线19，漏极被连接于输出端18，栅极被连接于有源负载电路14的PMOS晶体管MP3的漏极。关于NMOS晶体管MN5，源极被连接于低电位线20，漏极被连接于输出端18，栅极被连接于有源负载电路14的NMOS晶体管MN3的漏极。相位补偿电路25被连接于PMOS晶体管MP5的栅极、NMOS晶体管MN5的栅极、以及输出端18，进行差动放大电路5的相位补偿。 [0050] 尾电流源控制电路16根据输入数字数据DIN的低位n位DIN[n-1:0]来生成向尾电流源电路12、13供给的控制信号，对由尾电流源电路12、13生成的尾电流Icp1、Icp2、Icn1、Icn2进行控制。根据输入数字数据DIN的低位n位DIN[n-1:0]来控制尾电流Icp1、Icp2、Icn1、Icn2的情况是重要的。如之后详细地说明那样，在本实施方式中，通过根据输入数字数据DIN的低位n位DIN[n-1:0]来控制尾电流Icp1、Icp2、Icn1、Icn2，从而实现n位的分辨率的数字-模拟变换的功能。 [0051] 图3是示出尾电流源电路12、13的结构的一个例子的电路图。在图3的结构中，尾电流源电路12具备：将尾电流Icp1供给到差动输入级111的节点N11的可变电流源261、以及将尾电流Icp2供给到差动输入级112的节点N12的可变电流源262。可变电流源261具备：在高电位线19与差动输入级111的节点N11之间并联地连接的多个恒流源311、以及与该多个恒流源311分别串联地连接的多个开关321。同样地，可变电流源262具备：在高电位线19与差动输入级112的节点N12之间并联地连接的多个恒流源312、以及与该多个恒流源312分别串联地连接的多个开关322。根据从尾电流源控制电路16供给的控制信号来控制开关321、322的接通关断。像这样构成的可变电流源261、262能够通过对所接通的开关321、322的数目进行调节来控制尾电流Icp1、Icp2的大小。 [0052] 在一个实施方式中，恒流源311、312也可以被构成为生成同一电流电平的恒定电流。在该情况下，可变电流源261所生成的尾电流Icp1能够取得的电流电平的阶段数目与恒流源311的数目相同，可变电流源262所生成的尾电流Icp2能够取得的电流电平的阶段数目与恒流源312的数目相同。此外，也可以对恒流源311、312所生成的恒定电流进行加权。根据这样的结构，能够使尾电流源电路12所输出的尾电流Icp1、Icp2能够取得的电流电平的阶段数目增大。例如，在存在α个恒流源311的情况下，只要将各个恒流源321所生成的恒定电流的电流电平设定为I、2×I、…、2α-1×I（I为规定的常数），则能够使可变电流源261所生成的α尾电流Icp1的电流电平的阶段数目为2。关于可变电流源262所生成的尾电流Icp2也是同样的。 [0053] 同样地，尾电流源电路13具备：从差动输入级111的节点N21引出尾电流Icn1的可变电流源271、以及从差动输入级112的节点N22引出尾电流Icn2的可变电流源272。可变电流源271具备：在低电位线20与差动输入级111的节点N21之间并联地连接的多个恒流源331、以及与该多个恒流源331分别串联地连接的多个开关341。同样地，可变电流源272具备：在低电位线20与差动输入级112的节点N22之间并联地连接的多个恒流源332、以及与该多个恒流源332分别串联地连接的多个开关342。根据从尾电流源控制电路16供给的控制信号来控制开关341、342的接通关断。像这样构成的可变电流源271、272能够通过对所接通的开关341、342的数目进行调节来控制尾电流Icn1、Icn2的大小。 [0054] 在一个实施方式中，恒流源331、332也可以被构成为生成同一电流电平的恒定电流。在该情况下，可变电流源271所生成的尾电流Icn1能够取得的电流电平的阶段数目与恒流源331的数目相同，可变电流源272所生成的尾电流Icn2能够取得的电流电平的阶段数目与恒流源332的数目相同。此外，也可以对恒流源331、332所生成的恒定电流进行加权。根据这样的结构，能够使尾电流源电路13所输出的尾电流Icn1、Inp2能够取得的电流电平的阶段数目增大。例如，在存在α个恒流源331的情况下，只要将各个恒流源331所生成的恒定电流的电流电平设定为I、2×I、…、2α-1×I（I为规定的常数），则能够使可变电流源271所生成的尾电流Icn1的电流电平的阶段数目为2α。关于可变电流源272所生成的尾电流Icn2也是同样的。 [0055] 接着，对本实施方式的半导体电路10的工作进行说明。 [0056] 本实施方式的半导体电路10作为整体被构成为输出具有与（m+n）位的输入数字数据DIN对应的电压电平的模拟输出电压VOUT。此外，在本实施方式的半导体电路10中，通过差动放大电路5来进行阻抗变换，因此，能够使输出阻抗低。这意味着本实施方式的半导体电路10能够驱动具有大的电容的负载。以下，对本实施方式的半导体电路10的各电路的工作进行说明。 [0057] DA变换器1基于输入数字数据DIN的高位m位来从参照电压VREF1 VREFq选择参照电压~VREFH，DA变换器2基于输入数字数据DIN的高位m位来从参照电压VREF1~VREFq选择参照电压VREFL。选择参照电压VREFH、VREFL以使参照电压VREFH比参照电压VREFL高。进行这样的工作的DA变换器1、2向本实施方式的半导体电路10提供m位的数字-模拟变换的功能。将由DA变换器1、2选择的参照电压VREFH、VREFL向选择器3、4供给。 [0058] 选择器3根据输入数字数据DIN的低位n位来选择参照电压VREFH、VREFL的一个，将所选择的参照电压作为选择输入电压VIN1向差动放大电路5的差动输入级111供给。另一方面，选择器4根据输入数字数据DIN的低位n位来选择参照电压VREFH、VREFL的一个，将所选择的参照电压作为选择输入电压VIN2向差动放大电路5的差动输入级N112供给。由选择器3、4选择的选择输入电压VIN1、VIN2也可以相同。 [0059] 差动放大电路5在选择输入电压VIN1、VIN2相同的情况下，输出具有与选择输入电压VIN1、VIN2相同的电压电平的模拟输出电压VOUT，在选择输入电压VIN1、VIN2不同的情况下，根据输入数字数据DIN的低位n位来输出具有选择输入电压VIN1、VIN2之间的电压电平的模拟输出电压VOUT。 [0060] 详细地，如根据图2的电路图理解那样，在选择输入电压VIN1、VIN2相同的情况下，差动放大电路5进行与通常的电压跟随器（voltage follower）同样的工作，输出具有与选择输入电压VIN1、VIN2相同的电压电平的模拟输出电压VOUT。 [0061] 另一方面，在选择输入电压VIN1、VIN2不同的情况下，差动放大电路5根据尾电流Icp1、Icp2、Icn1、Icn2的大小来输出具有选择输入电压VIN1、VIN2之间的电压电平的模拟输出电压VOUT。在尾电流Icp1比尾电流Icp2大的情况下，输出具有更靠近选择输入电压VIN1的电压电平的模拟输出电压VOUT，在尾电流Icp2比尾电流Icp1大的情况下，输出具有更靠近选择输入电压VIN2的电压电平的模拟输出电压VOUT。关于尾电流Icn1、Icn2也同样地，在尾电流Icn1比尾电流Icn2大的情况下，输出具有更靠近选择输入电压VIN1的电压电平的模拟输出电压VOUT，在尾电流Icn2比尾电流Icn1大的情况下，输出具有更靠近选择输入电压VIN2的电压电平的模拟输出电压VOUT。 [0062] 在此，在本实施方式中，通过尾电流源控制电路16根据输入数字数据DIN的低位n位来控制尾电流Icp1、Icp2、Icn1、Icn2，因此，作为结果，差动放大电路5能够针对特定的选择输入电压VIN1、VIN2输出低位n位的2n阶段的电压。通过这样的工作，本实施方式的半导体电路10能够进行（m+n）位的数字-模拟变换。 [0063] 再有，将选择输入电压VIN1、VIN2之中的一个固定为参照电压VREFH或VREFL也可。即使向2个差动输入级111、112的一个供给的选择输入电压（VIN1或VIN2）被固定，也能够通过适当地选择向另一个供给的选择输入电压而通过选择器3、4和差动放大电路5实现n位的分辨率的数字-模拟变换。在选择输入电压VIN1、VIN2之中的一个被固定为参照电压VREFH或VREFL的情况下，也可以不设置与其对应的选择器（选择器3或4），这样的结构对于电路规模的减少是有用的。但是，关于设置有选择器3、4两者的结构，由于能够灵活地设定从半导体电路10输出的模拟输出电压VOUT的电压电平，所以是优选的。 [0064] 图4是示出本实施方式的半导体电路10的工作特别是选择器3、4和差动放大电路5的工作的一个例子的表。在图4中，图示了n=2的情况下的工作。在此，“连接电流源数目”的栏示出了可变电流源261、262、271、272所包含的恒流源311、312、331、332之中用于尾电流Icp1、Icn1、Icp2、Icn2的供给的恒流源的数目。详细地，“连接电流源数目”的栏之中的“Icp1/Icn1”的列示出了在尾电流Icp1、Icn1的生成中分别使用的恒流源311、331的数目，“Icp2/Icn2”的列示出了在尾电流Icp2、Icn2的生成中分别使用的恒流源312、332的数目。 [0065] 在本实施方式中，恒流源311、312所生成的恒定电流的电流电平被调节为相同，恒流源331、332所生成的恒定电流的电流电平被调节为相同。此外，通过对在尾电流Icp1、Icn1、Icp2、Icn2的生成中使用的恒流源311、331、312、332的数目进行控制，从而控制尾电流Icp1、Icn1、Icp2、Icn2的大小。 [0066] 选择器3、4从DA变换器1、2接收参照电压VREFH、VREFL，根据输入数字数据DIN的低位2位的值，对选择输入电压VIN1、VIN2进行选择。 [0067] 更具体地，在输入数字数据DIN的低位2位为“00”的情况下，选择器3、4将选择输入电压VIN1、VIN2两者设定为参照电压VREFL。在该情况下，从差动放大电路5输出的模拟输出电压VOUT与参照电压VREFL相同。此时，尾电流源控制电路16将在尾电流Icp1、Icn1的供给中分别使用的恒流源311、331的数目设定为2，将在尾电流Icp2、Icn2的供给中分别使用的恒流源312、332的数目设定为2。即，尾电流源控制电路16使开关321之中的2个为接通，使开关322之中的2个为接通，并且，使开关341之中的2个为接通，使开关342之中的2个为接通。 [0068] 在输入数字数据DIN的低位2位为“01”、“10”、“11”的情况下，选择器3、4将选择输入电压VIN1设定为参照电压VREFH，将选择输入电压VIN2设定为参照电压VREFL。另一方面，尾电流源控制电路16根据输入数字数据DIN的低位2位来对尾电流Icp1、Icn1、Icp2、Icn2的电流电平进行控制。在本实施方式中，尾电流源控制电路16通过对开关321、341、322、342之中的接通（turn on）的开关的数目进行控制来对在尾电流Icp1、Icn1、Icp2、Icn2的供给中使用的恒流源的数目进行控制，由此，对尾电流Icp1、Icn1、Icp2、Icn2的电流电平进行控制。 [0069] 详细地，在输入数字数据DIN的低位2位为“01”的情况下，尾电流源控制电路16将在尾电流Icp1、Icn1的供给中分别使用的恒流源311、331的数目设定为1，将在尾电流Icp2、Icn2的供给中分别使用的恒流源312、332的数目设定为3。即，尾电流源控制电路16使开关321之中的1个为接通，使开关341之中的1个为接通，并且，使开关322之中的3个为接通，使开关342之中的3个为接通。由此，从差动放大电路5输出的模拟输出电压VOUT为（VREFH+VREFL× 3）/4。 [0070] 此外，在输入数字数据DIN的低位2位为“10”的情况下，尾电流源控制电路16将在尾电流Icp1、Icn1的供给中分别使用的恒流源311、331的数目设定为2，将在尾电流Icp2、Icn2的供给中分别使用的恒流源312、332的数目设定为2。即，尾电流源控制电路16使开关321之中的2个为接通，使开关341之中的2个为接通，并且，使开关322之中的2个为接通，使开关342之中的2个为接通。由此，从差动放大电路5输出的模拟输出电压VOUT为（VREFH+VREFL）/2。 [0071] 进而，在输入数字数据DIN的低位2位为“11”的情况下，尾电流源控制电路16将在尾电流Icp1、Icn1的供给中分别使用的恒流源311、331的数目设定为3，将在尾电流Icp2、Icn2的供给中分别使用的恒流源312、332的数目设定为1。即，尾电流源控制电路16使开关321之中的3个为接通，使开关341之中的3个为接通，并且，使开关322之中的1个为接通，使开关342之中的1个为接通。由此，从差动放大电路5输出的模拟输出电压VOUT为（VREFH×3+VREFL）/4。 [0072] 通过这样的工作，在图4所图示的半导体电路10的工作中，由根据输入数字数据DIN的高位m位选择的参照电压VREFH、VREFL，生成具有与低位2位的值对应的电压电平的模拟输出电压VOUT。因此，半导体电路10作为整体进行（m+2）位的分辨率的数字-模拟变换。 [0073] 再有，在图4所图示的工作中，从选择器4向差动输入级112供给的选择输入电压VIN2被固定为参照电压VREFL，因此，在进行图4所图示的工作的情况下不需要选择器4。在该情况下，从DA变换器2输出的参照电压VREFL直接作为选择输入电压VIN2被输入到差动放大电路5中也可。 [0074] 在此，请注意：在本实施方式的半导体电路10中，虽然所供给的参照电压VREF1 VREFq~的数目q为2m+1，但是实现（m+n）位的分辨率。只不过在从所供给的多个参照电压选择模拟输出电压的结构的DA变换器中，为了实现（m+n）位的分辨率而需要使参照电压的数目为2（m+n）。另一方面，在本实施方式的半导体电路10的结构中，虽然具有（m+n）位的分辨率，但是能够将所供给的参照电压VREF1 VREFq的数目q减少到2m+1。这对于电路规模的减少是有效的。像~ 这样，本实施方式的半导体电路10能够在进行数字-模拟变换和阻抗变换时同时实现高的分辨率和电路规模的减少。 [0075] 在以下，对本实施方式的半导体电路10的各种变形例进行说明。 [0076] 图5是示出本实施方式的半导体电路10的一个变形例中的差动放大电路5的尾电流源电路12、13的结构的电路图。 [0077] 在图5的变形例中，尾电流源电路12具备多个恒流源35、多个开关36以及多个开关37。相对于一个恒流源35而设置有一个开关36和开关37。多个恒流源35被构成为：并联地连接于高电位线19，每一个生成恒定电流。各开关36被连接于所对应的恒流源35与差动输入级111的节点N11之间，各开关37被连接于所对应的恒流源35与差动输入级112的节点N12之间。开关36、37构成开关电路，所述开关电路被构成为：在由尾电流源控制电路16进行的控制之下，根据输入数字数据DIN的低位n位，将恒流源35的每一个连接于差动输入级111的节点N11和差动输入级112的节点N12的任一个。换句话说，连接于各恒流源35的开关36、37具有将该恒流源35电连接于差动输入级111的节点N11和差动输入级112的节点N12的一个的功能。 [0078] 尾电流源电路13也与尾电流源电路12同样地构成，具备多个恒流源38、多个开关39以及多个开关40。相对于一个恒流源38而设置有一个开关39和开关40。多个恒流源38被构成为：并联地连接于低电位线20，每一个生成恒定电流。各开关39被连接于所对应的恒流源38与差动输入级111的节点N21之间，各开关40被连接于所对应的恒流源38与差动输入级 112的节点N22之间。开关39、40构成开关电路，所述开关电路被构成为：在由尾电流源控制电路16进行的控制之下，根据输入数字数据DIN的低位n位，将恒流源38的每一个连接于差动输入级111的节点N21和差动输入级112的节点N22的任一个。连接于各恒流源38的开关39、40具有将该恒流源38电连接于差动输入级111的节点N21和差动输入级112的节点N22的一个的功能。 [0079] 在图5的结构中，根据需要在差动输入级111中的尾电流Icp1的生成和差动输入级112中的尾电流Icp2的生成的哪一个中都能够使用尾电流源电路12所包含的各恒流源35。 根据这样的结构，能够有效地利用各恒流源35，能够使尾电流源电路12的电路规模小。 [0080] 图5那样的尾电流源电路12的结构可变地控制尾电流Icp1、Icp2，另一方面，在尾电流Icp1的生成中使用的恒流源的数目和在尾电流Icp2的生成中使用的恒流源的数目的和为固定那样的情况下是特别有用的。例如，关于恒流源35的数目为4并且恒流源35所生成的恒定电流的大小相同的结构，要考虑进行图4所示的那样的工作的情况。在输入数字数据DIN的低位2位为“00”的情况下，在尾电流Icp1、Icp2的生成中使用的恒流源的数目分别为2，因此，2个恒流源35被连接于差动输入级111的节点N11，2个恒流源35被连接于差动输入级112的节点N12。同样地，在输入数字数据DIN的低位2位为“01”的情况下，在尾电流Icp1、Icp2的生成中使用的恒流源的数目分别为1、3，因此，1个恒流源35被连接于差动输入级111的节点N11，3个恒流源35被连接于差动输入级112的节点N12。请注意：在哪一个情况下都将4个恒流源35的全部用于尾电流Icp1或Icp2的生成。输入数字数据DIN的低位2位为“10”、“11”的情况也同样地将4个恒流源35的全部用于尾电流Icp1或Icp2的生成。像这样，在各恒流源35与差动输入级111的节点N11和差动输入级112的节点N12的哪一个都能够选择性地连接的图 5的结构中，能够有效地利用恒流源35。 [0081] 关于尾电流源电路13，同样的议论也成立。在图5的结构中，根据需要在差动输入级111中的尾电流Icn1的生成和差动输入级112中的尾电流Icn2的生成的哪一个中都能够使用尾电流源电路13所包含的各恒流源38。根据这样的结构，能够有效地利用各恒流源38，能够使尾电流源电路13的电路规模小。图5所图示的尾电流源电路13的结构可变地控制尾电流Icn1、Icn2，另一方面，在尾电流Icn1的生成中使用的恒流源的数目和在尾电流Icn2的生成中使用的恒流源的数目的和为固定那样的情况下是特别有用的。 [0082] 在图3的差动放大电路5的结构中，差动输入级111、112具有PMOS差动对和NMOS差动对两者，但是，在一个变形例中，差动输入级111、112也可以仅具有PMOS差动对。在这样的结构中，能够减少差动输入级111、112所包含的电路元件的数目。 [0083] 图6是示出差动输入级111、112仅具有PMOS差动对的情况下的差动放大电路5的结构的电路图。在图6所图示的差动放大电路5的结构中，从差动输入级111、112除去构成NMOS差动对的NMOS晶体管MN11、MN21、MN12、MN22。与此伴随地，除去向差动输入级111、112的NMOS差动对供给尾电流Icn1、Icn2的尾电流源电路13和连接于NMOS晶体管MN11、MN21、MN12、MN22的漏极布线23、24。 [0084] 此外，在另一变形例中，差动输入级111、112仅具有NMOS差动对也可。在这样的结构中也能够减少差动输入级111、112所包含的电路元件的数目。 [0085] 图7是示出差动输入级111、112仅具有NMOS差动对的情况下的差动放大电路5的结构的电路图。在图7所图示的差动放大电路5的结构中，从差动输入级111、112除去构成PMOS差动对的PMOS晶体管MP11、MP21、MP12、MP22。与此伴随地，除去向差动输入级111、112的PMOS差动对供给尾电流Icp1、Icp2的尾电流源电路12和连接于PMOS晶体管MP11、MP21、MP12、MP22的漏极布线21、22。 [0086] 在图3所图示的结构中，差动放大电路5具有2个差动输入级（111、112），但是，也可以具有3个以上的差动输入级。特别地，在差动输入级的数目为2b个的结构中（b为2以上的整数），能够通过与将选择输入电压向各差动输入级供给的选择器的工作的组合以该结构自身提供b位的分辨率，因此，对于分辨率的增大是有用的。 [0087] 图8A是示出本实施方式的半导体电路10的另一变形例中的结构的电路图，更具体地，示出了差动放大电路5具有4个差动输入级的情况下的半导体电路10的结构。图8A所图示的半导体电路10的结构与图1所图示的半导体电路10的结构相同，但是，在图8A所图示的半导体电路10的结构中，在半导体电路10中设置有与差动输入级相同的数目的即4个选择器31 34。向选择器31 34的每一个供给从DA变换器1、2根据输入数字数据的高位m位选择的~ ~参照电压VREFH、VREFL。选择器31~34的每一个从参照电压VREFH、VREFL之中根据输入数字数据DIN的低位n位分别选择应该输入到差动放大电路5中的选择输入电压VIN1~VIN4。在此，选择输入电压VIN1~VIN4分别为从选择器31~34向差动放大电路5供给的选择输入电压。 [0088] 图8B是示出具有4个差动输入级的差动放大电路5的结构的一个例子的电路图。在图8B中，该4个差动输入级由附图标记111 114示出。图8B所图示的差动放大电路5的结构与~图2所图示的差动放大电路5的结构相同，除了差动放大级111~114之外还具备尾电流源电路 12、13、有源负载电路14、输出级15、以及尾电流源控制电路16。 [0089] 各差动输入级11（i i为1以上4以下的整数）具备PMOS晶体管MP1i、MP2i和NMOS晶体管MN1i、MN2i。 [0090] 关于PMOS晶体管MP1i、MP2i，源极被共同连接，构成PMOS差动对。PMOS晶体管MP1i、MP2i的源极被共同连接于节点N1i。此外，PMOS晶体管MP1i的漏极被连接于漏极布线21，PMOS晶体管MP2i的漏极被连接于漏极布线22。 [0091] 关于NMOS晶体管MN1i、MN2i，源极被共同连接，构成NMOS差动对。NMOS晶体管MN1i、MN2i的源极被共同连接于节点N2i。此外，NMOS晶体管MN1i的漏极被连接于漏极布线23，NMOS晶体管MN2i的漏极被连接于漏极布线24。 [0092] 各差动输入级11i的PMOS晶体管MP1i的栅极被连接于从选择器3i输入选择输入电压VINi的输入端17i，各差动输入级11i的PMOS晶体管MP2i的栅极连接于输出模拟输出电压VOUT的输出端18。同样地，各差动输入级11i的NMOS晶体管MN1i的栅极被连接于输入端17i，各差动输入级11i的NMOS晶体管MN2i的栅极被连接于输出端18。 [0093] 尾电流源电路12具备与差动输入级相同数目的即4个可变电流源261~264。各可变电流源26i将尾电流Icpi供给到所对应的差动输入级11i的节点N1i。根据输入数字数据DIN的低位n位来控制尾电流Icp1 Icp4的大小。~ [0094] 同样地，尾电流源电路13具备与差动输入级相同数目的即4个可变电流源271~274。各可变电流源27i从所对应的差动输入级11i的节点N2i引出尾电流Icni。根据输入数字数据DIN的低位n位来控制尾电流Icn1~Icn4的大小。 [0095] 在图8A、图8B所图示的结构的半导体电路10中，通过差动放大电路5具有4个差动输入级111~114的结构和选择器31~34的工作，能够提供2位的分辨率。因此，根据图8A、图8B所图示的结构，能够增大半导体电路10所提供的数字-模拟变换的分辨率或者减少各可变电流源26i、27i所供给的尾电流的调节的阶段数目。但是，如图8A、图8B的结构的半导体电路10那样，当差动输入级的数目增大时，应该向差动输入级供给的尾电流的大小增大，消耗电流增大。因此，在消耗电流的减少的观点的方面，如图1、图2所图示那样，优选的是，差动输入级的数目为2。 [0096] 再有，在差动放大电路5包含3个以上的差动输入级的情况下，也与图5所图示的结构同样地，尾电流源电路12所包含的恒流源35的每一个以能够用于3个以上的差动输入级的每一个中的尾电流的生成的方式构成尾电流源电路12也可。同样地，尾电流源电路13所包含的恒流源38的每一个以能够用于3个以上的差动输入级的每一个中的尾电流的生成的方式构成尾电流源电路13也可。 [0097] 图9是示出差动放大电路5包含4个差动输入级111 114的情况下的尾电流源电路~12、13的结构的一个例子的电路图。在图9的结构中，尾电流源电路12具备多个恒流源35和多个开关361~364。在图9中图示了4个恒流源35，但是，本领域技术人员能够理解在实际的实施中设置对于尾电流Icp1 Icp4的调节充分的数目的恒流源35。相对于一个恒流源35而分~ 别各一个地设置有开关361~364。多个恒流源35被构成为：并联地连接于高电位线19，每一个生成恒定电流。各开关361被连接于所对应的恒流源35与差动输入级111的节点N11之间，各开关362被连接于所对应的恒流源35与差动输入级112的节点N12之间。此外，各开关363被连接于所对应的恒流源35与差动输入级113的节点N13之间，各开关364被连接于所对应的恒流源35与差动输入级114的节点N14之间。开关361~364构成开关电路，所述开关电路被构成为： 在由尾电流源控制电路16进行的控制之下，根据输入数字数据DIN的低位n位，将恒流源35的每一个连接于差动输入级111 114的节点N11 N14的任一个。 ~ ~ [0098] 尾电流源电路13也与尾电流源电路12同样地构成，具备多个恒流源38和多个开关391~394。在图9中图示了4个恒流源38，但是，本领域技术人员能够理解在实际的实施中设置对于尾电流Icn1 Icn4的调节充分的数目的恒流源38。相对于一个恒流源38而分别各一个~ 地设置有开关391 394。多个恒流源38被构成为：并联地连接于低电位线20，每一个生成恒定~ 电流。各开关391被连接于所对应的恒流源38与差动输入级111的节点N21之间，各开关392被连接于所对应的恒流源38与差动输入级112的节点N22之间。此外，各开关393被连接于所对应的恒流源38与差动输入级113的节点N23之间，各开关394被连接于所对应的恒流源38与差动输入级114的节点N24之间。开关391 394构成开关电路，所述开关电路被构成为：在由尾电~ 流源控制电路16进行的控制之下，根据输入数字数据DIN的低位n位，将恒流源38的每一个连接于差动输入级111~114的节点N21~N24的任一个。 [0099] 在图9的结构中，根据需要在差动输入级111~114中的尾电流Icp1~Icp4的哪一个的生成中都能够使用尾电流源电路12所包含的各恒流源35。根据这样的结构，能够有效地利用各恒流源35，能够使尾电流源电路12的电路规模小。关于尾电流源电路13也同样地，根据需要在差动输入级111~114中的尾电流Icn1~Icn4的哪一个的生成中都能够使用尾电流源电路13所包含的各恒流源38。根据这样的结构，能够有效地利用各恒流源38，能够使尾电流源电路13的电路规模小。 [0100] 再有，在图9的电路结构中，也可以将向差动输入级111 114输入的选择输入电压~VIN1~VIN4之中的一个固定为参照电压VREFH或VREFL。在该情况下，也可以不设置输出所固定的该一个选择输入电压的选择器。通常，向差动放大电路5所包含的N个差动输入级（N为2以上的整数）之中的一个供给的选择输入电压也可以被固定为参照电压VREFH或VREFL，在该情况下，在半导体电路10中设置N-1个选择器。但是，关于设置有向N个差动输入级的每一个供给选择输入电压的N个选择器的结构（例如，如图9所图示那样，设置有向差动输入级111~114供给选择输入电压VIN1~VIN4的选择器31~34的结构），由于能够灵活地设置从半导体电路10输出的模拟输出电压VOUT的电压电平，所以是优选的。 [0101] 此外，即使在差动放大电路5包含3个以上的差动输入级的情况下，差动输入级的每一个也可以仅包含PMOS差动对和NMOS差动对的任一个。例如，差动输入级的全部仅包含PMOS差动对也可。差动输入级的全部仅包含NMOS差动对也可。根据差动输入级仅包含PMOS差动对和NMOS差动对的任一个的结构，能够减少各差动输入级所包含的电路元件的数目。 [0102] 但是，为了扩大差动放大电路5的电压工作范围，即使在多个差动输入级的每一个仅包含PMOS差动对和NMOS差动对的任一个的情况下，也优选的是：至少一个差动输入级包含PMOS差动对，至少一个差动输入级包含NMOS差动对。此外，在保持电路的对称性来扩大电压工作范围的观点的方面，优选的是，差动输入级的数目为偶数，该差动输入级的半数仅包含PMOS差动对，剩下的半数仅包含NMOS差动对。 [0103] 图10是示出差动放大电路5具备4个差动输入级111~114且2个差动输入级111、112仅具有PMOS差动对而差动输入级113、114仅具有NMOS差动对的情况下的差动放大电路5的结构的例子的电路图。 [0104] 差动输入级111具备PMOS晶体管MP11、MP21，差动输入级112具备PMOS晶体管MP12、MP22。差动输入级111的PMOS晶体管MP11、MP21的源极被共同连接于节点N11，同样地，差动输入级112的PMOS晶体管MP12、MP22的源极被共同连接于节点N12。差动输入级111的PMOS晶体管MP11和差动输入级112的PMOS晶体管MP12的漏极被连接于漏极布线21，差动输入级111的PMOS晶体管MP21和差动输入级112的PMOS晶体管MP22的漏极被连接于漏极布线22。 [0105] 差动输入级113具备NMOS晶体管MN13、MN23，差动输入级114具备NMOS晶体管MN14、MN24。差动输入级113的NMOS晶体管MN13、MN23的源极被共同连接于节点N13，同样地，差动输入级114的NMOS晶体管MN14、MN24的源极被共同连接于节点N14。差动输入级113的NMOS晶体管MN13和差动输入级114的NMOS晶体管MN14的漏极被连接于漏极布线23，差动输入级113的NMOS晶体管MN23和差动输入级114的NMOS晶体管MN24的漏极被连接于漏极布线24。 [0106] 差动输入级111的PMOS晶体管MP11的栅极被连接于从选择器31输入选择输入电压VIN1的输入端171，差动输入级112的PMOS晶体管MP12的栅极被连接于从选择器32输入选择输入电压VIN2的输入端172。此外，差动输入级111的PMOS晶体管MP21的栅极和差动输入级112的PMOS晶体管MP22的栅极被连接于输出模拟输出电压VOUT的输出端18。 [0107] 同样地，差动输入级113的NMOS晶体管MN13的栅极被连接于从选择器33输入选择输入电压VIN3的输入端173，差动输入级114的NMOS晶体管MN14的栅极被连接于从选择器34输入选择输入电压VIN4的输入端174。此外，差动输入级113的NMOS晶体管MN23的栅极和差动输入级114的NMOS晶体管MN24的栅极被连接于输出端18。 [0108] 尾电流源电路12具备：将尾电流Icp1供给到差动输入级111的节点N11的可变电流源261、以及将尾电流Icp2供给到差动输入级112的节点N12的可变电流源262。根据输入数字数据DIN的低位n位来控制尾电流Icp1、Icp2的大小。 [0109] 另一方面，尾电流源电路13具备：将尾电流Icn3供给到差动输入级113的节点N23的可变电流源273、以及将尾电流Icn4供给到差动输入级114的节点N24的可变电流源274。根据输入数字数据DIN的低位n位来控制尾电流Icn3、Icn4的大小。 [0110] 在图10所图示的差动放大电路5的结构中，通过差动放大电路5具有4个差动输入级111~114的结构和选择器31~34的工作，能够提供2位的分辨率。因此，根据图10所图示的结构，能够增大半导体电路10所提供的数字-模拟变换的分辨率或者减少各可变电流源26i、27i所供给的尾电流的调节的阶段数目。此外，在图10所图示的结构中，能够减少各差动输入级所包含的电路元件的数目，这对于电路规模的缩小是有效的。 [0111] 接着，对上述的本实施方式的半导体电路10的优选的应用例进行说明。本实施方式的半导体电路10具有进行数字-模拟变换和阻抗变换的功能，在面板显示装置中，优选地被应用于对显示面板（例如，液晶显示面板或OLED（organic light emitting diode，有机发光二极管）显示面板）的源极线进行驱动的显示驱动器。 [0112] 图11是概略性地示出一个实施方式中的面板显示装置（在图11中以附图标记50参照）的结构的框图。面板显示装置50具备显示面板51和显示驱动器52。显示面板51具备与栅极线和源极线呈矩阵地配置的像素（其中，在图11中未图示栅极线、源极线和像素）。各像素具备显示不同的颜色（通常为红色、绿色、蓝色）的3个亚像素，各亚像素具备像素电路。在显示面板51为OLED显示面板的情况下，各亚像素具备选择晶体管、驱动晶体管、保持电容、以及OLED元件来作为一个例子。此外，在显示面板51为液晶显示面板的情况下，各亚像素具备选择晶体管、保持电容、以及像素电极来作为一个例子。各像素所显示的颜色由该3个亚像素各自的亮度决定。 [0113] 显示驱动器52根据从主机53接收的像素数据和控制数据来对显示面板51的源极线进行驱动。 [0115] 接口61与主机53进行通信来交换显示驱动器52的工作所需要的各种数据。具体地，接口61从主机53接收图像数据，将所接收的图像数据向显示存储器62转送。此外，接口61从主机53接收控制数据，根据所接收的控制数据的内容，将控制命令或控制参数向控制逻辑电路65供给。 [0116] 显示存储器62将从接口61接收的图像数据临时保存，并向图像IP核63转送。图像IP核63对从显示存储器62发送的图像数据进行期望的图像处理。将由该图像处理得到的图像数据向驱动部64输出。 [0117] 驱动部64经由数据总线66连接于图像IP核63，响应于从图像IP核63接收的图像数据，对连接于源极输出S1 Sx（x为2以上的整数）的显示面板51的源极线进行驱动。关于驱动~部64的结构，之后详细地进行说明。 [0118] 控制逻辑电路65根据从接口61接收的控制命令或控制参数来进行显示驱动器52的各电路的控制。控制逻辑电路65也作为生成定时控制信号（例如，垂直同步信号或水平同步信号）的定时控制器进行工作，所述定时控制信号为用于显示驱动器52的各电路的定时控制的信号。 [0119] 图13是示出驱动部64的结构的一个例子的电路图。驱动部64具备上述的结构的x个半导体电路10（在此，x为2以上的整数）、参照电压总线6、以及数据锁存器671~67x。在此，在图13中，为了将x个半导体电路10彼此区别而标注有下标。在图13的结构的驱动部64中，为了向源极输出S1 Sx输出源极电压而使用半导体电路101 10x。向源极输出S1 Sx输出的源~ ~ ~极电压被供给到连接于源极输出S1 Sx的显示面板51的源极线，由此，驱动该源极线。 ~ [0120] 从图像IP核63经由数据总线66向数据锁存器671~67x供给与源极输出S1~Sx对应的图像数据D1~Dx。在此，图像数据D1~Dx为（m+n）位数据。数据锁存器671~67x分别将图像数据D1 Dx向半导体电路101 10x供给。~ ~ [0121] 半导体电路101 10x分别对从数据锁存器671 67x接收的图像数据D1 Dx进行数字-~ ~ ~模拟变换，将模拟输出电压VOUT1~VOUTx从差动放大电路5的输出输出。在该数字-模拟变换中，使用从参照电压总线6向半导体电路101~10x供给的参照电压VREF1~VREF（q q=2m+1）。从半导体电路101 10x输出的模拟输出电压VOUT1 VOUTx被供给到源极输出S1 Sx，用作对源极线进行驱~ ~ ~ 动的源极电压。 [0122] 再有，在图13中未图示，但是，请注意：能够在半导体电路101~10x与源极输出S1~Sx之间设置对半导体电路101~10x与源极输出S1~Sx之间的连接关系进行切换的开关电路或预充电电路等。 [0123] 在图13所图示的结构中，由伽马电路（参照电压生成电路）70生成向驱动部64供给的参照电压VREF1 VREFq。作为一个例子，伽马电路70具备：电阻串71、锦标赛电路72、前置放大~器731~73p、以及电阻串74。 [0124] 电阻串71被连接于高电位线79与低电位线80之间，为了利用分压在各位置生成电压V1~Vr而使用。在本实施方式中，向高电位线79供给模拟电源电压VSP，低电位线80被连接于电路接地。 [0125] 锦标赛电路72从电阻串71接收电压V1 Vr，将从电压V1 Vr之中选择的电压向前置~ ~放大器731~73p的每一个供给。分别根据参照电压控制数据DREF_CTRL1~DREF_CTRLp来控制向前置放大器731~73p的每一个供给的电压。在此，参照电压控制数据DREF_CTRL1~DREF_CTRLp分别为在参照电压VREF1 VREFq的电压电平的控制中使用的（s+t）位的数字数据。参照电压控制数据~ DREF_CTRL1 DREF_CTRLp分别与前置放大器731 73p对应起来，根据参照电压控制数据DREF_CTRL1~ ~ ~ DREF_CTRLp来选择从锦标赛电路72向前置放大器731~73p供给的电压。 [0126] 前置放大器731~73p分别根据从锦标赛电路72接收的电压生成基准电压VSTD1~VSTDp，并向电阻串74供给。在此，生成基准电压VSTD1 VSTDp，以使满足下述的条件（1）。~ [0127] 。 [0128] 电阻串74从前置放大器731~73p接收基准电压VSTD1~VSTDp，利用分压来生成参照电压VREF1~VREFq。详细地，向电阻串74的一端供给基准电压VSTD1，向另一端供给基准电压VSTDp。基准电压VSTD2~VSTD（p-1）被供给到电阻串74的中间的各位置。在电阻串74的各位置生成参照电压VREF1 VREFq，所生成的参照电压VREF1 VREFq经由参照电压总线6被供给到半导体电路101~ ~ ~ 10x的每一个的DA变换器1、2中。在图13的结构的本实施方式的显示驱动器52中，通过适当地调节基准电压VSTD1~VSTDp的电压电平，从而调节参照电压VREF1~VREFq的电压电平，由此，能够调节显示驱动器52的伽马特性。 [0129] 本实施方式的半导体电路10也能够被用作伽马电路70的锦标赛电路72和前置放大器731~73p。图14是示出该情况下的锦标赛电路72的结构的电路图。在图14中图示了锦标赛电路72之中与一个前置放大器73i对应的电路部分的结构。 [0130] 锦标赛电路72具备DA变换器75、76和选择器77、78。前置放大器73i被连接于选择器77、78的输出，与图2等所图示的差动放大电路5同样地构成。在此，请注意图14所图示的结构与图1所图示的半导体电路10的结构相同。DA变换器75、76、选择器77、78和前置放大器73i分别进行图1所图示的DA变换器1、2、选择器3、4和差动放大电路5所对应的工作。 [0131] 详细地，DA变换器75、76分别被构成为：根据参照电压控制数据DREF_CTRLi的高位s位的值来选择从电阻串71接收的电压V1 Vr之中的任一个，并输出所选择的电压。在此，向DA变~ s 换器75、76供给的电压V1 Vr的数目r为2 +1。在以下，将由DA变换器75选择并输出的电压~ 记载为选择电压VSTDH，将由DA变换器76选择并输出的电压记载为选择电压VSTDL。在此，DA变换器75、76所选择的选择电压VSTDH、VSTDL彼此不同，选择电压VSTDH比选择电压VSTDL高。 [0132] 选择器77、78根据参照电压控制数据DREF_CTRLi的低位t位的值来对选择电压VSTDH、VSTDL的任一个进行选择，并输出所选择的电压。由选择器77选择并输出的电压被用作向前置放大器73i供给的选择输入电压VIN1，由选择器78选择并输出的电压被用作向前置放大器73i供给的选择输入电压VIN2。 [0133] 前置放大器73i被构成为：从选择器77、78接收选择输入电压VIN1、VIN2，根据所接收的选择输入电压VIN1、VIN2生成基准电压VSTDi。在此，前置放大器73i与上述的差动放大电路5同样地构成，根据参照电压控制数据DREF_CTRLi的低位t位的值来调节基准电压VSTDi的电压电平。 [0134] 虽然图14所图示的结构的锦标赛电路72和前置放大器73i具有进行（s+t）位的分辨率的数字-模拟变换的功能，但是能够将所供给的电压V1~Vr的数目r减少到2 s +1。 [0135] 在以上，具体地记述了本发明的实施方式，但是，本发明不会理解为限定于上述的实施方式。与各种变更一起实施本发明而得到的发明对于本领域技术人员是显而易见的。 |
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