可调触发电压的电源钳位静电放电电路、芯片及通信终端 |
|||||||
| 申请号 | CN201710214456.1 | 申请日 | 2017-04-01 | 公开(公告)号 | CN106877303A | 公开(公告)日 | 2017-06-20 |
| 申请人 | 唯捷创芯(天津)电子技术股份有限公司; | 发明人 | 白云芳; 林升; | ||||
| 摘要 | 本 发明 公开了一种可调触发 电压 的电源钳位 静电放电 电路 、芯片及通信终端。该电源钳位静电放电电路包括 定时器 、触发器、 锁 存器、泄流电路，定时器的输出端与触发器的输入端连接，定时器的输出端与锁存器的一个输入端之间设置有第一 反相器 ，触发器的输出端与锁存器的另一个输入端连接，锁存器的输出端与泄流电路连接；第一 电阻 的一端分别与触发器的输出端、锁存器的另一个输入端连接，另一端分别与锁存器的输出端、泄放电路连接。该电源钳位静电放电电路具有可调的触发电压，能够完成快速泄放静电 电流 以实现全面地保护电路元件。 | ||||||
| 权利要求 | 1.一种可调触发电压的电源钳位静电放电电路，其特征在于包括定时器、触发器、锁存器、泄流电路； |
||||||
| 说明书全文 | 可调触发电压的电源钳位静电放电电路、芯片及通信终端技术领域[0001] 本发明涉及一种可调触发电压的电源钳位静电放电电路，同时也涉及包括该电源钳位静电放电电路的集成电路芯片及相应的通信终端，属于射频集成电路技术领域。 背景技术[0002] 射频功率放大器大多数是基于SiGe BiCMOS技术制造而成的，其工作电压范围从3V到6V之间变化。在利用电池进行供电的射频系统中，通常使用包络跟踪法，以提供最佳的射频性能，且能够实现降低其功耗。在使用包络跟踪法时，包络跟踪电源电压是连续调整的，且能够在特定时刻提供所需的能量，在获得峰值效率的同时避免出现电源电压的尖峰。 采用这种射频调制技术，尖峰的上升时间在20ns以内，使峰值电压能够达到与电池电压相同的高度。 [0003] 在目前的射频功率放大器的电路设计中，引入了静电放电(简写为ESD，下同)电源钳位技术，其能够抑制快速上升的高电压尖峰，并且在电压高于电源电压(3～6V)时发生触发，进行电源钳位。同时，在射频功率放大器的电路设计过程中还包含一些具有低击穿电压的CMOS器件，这些CMOS器件在1.8V和3.3V条件下工作。为了抑制射频功率放大器电路中的电压尖峰并且保护相关器件，在射频功率放大器电路的设计中需要加入具有低触发电压的电源钳位器。 [0004] 综上所述，在一个完整的混合信号射频集成电路设计中，射频功率放大器、附属I/O器件以及其它周边电路可能有不同的电源电压需求，为了能够较为全面地保护电路元件，需要开发多种具有不同触发电压的电源钳位静电放电电路。但不同的电源钳位静电放电电路需要专门根据电源需求进行定制，致使其开发工作具有很大的工作量。所以，为了使电源钳位静电放电电路实现较好的工作性能，设计一种具有可调触发电压的电源钳位静电放电电路在混合信号射频集成电路设计应用中具有重要意义。 发明内容[0005] 本发明所要解决的首要技术问题在于提供一种可调触发电压的电源钳位静电放电电路。 [0006] 本发明所要解决的另一技术问题在于提供一种包括该电源钳位静电放电电路的集成电路芯片及相应的通信终端。 [0007] 为了实现上述发明目的，本发明采用下述的技术方案： [0008] 根据本发明实施例的第一方面，提供一种可调触发电压的电源钳位静电放电电路，包括定时器、触发器、锁存器、泄流电路，所述定时器的输出端与所述触发器的输入端连接，所述定时器的输出端与所述锁存器的一个输入端之间设置有第一反相器，所述触发器的输出端与所述锁存器的另一个输入端连接，所述锁存器的输出端与所述泄流电路连接；第一电阻的一端分别与所述触发器的输出端、所述锁存器的另一个输入端连接，另一端分别与所述锁存器的输出端、所述泄放电路连接。 [0009] 其中较优地，所述定时器采用RC时钟电路，所述RC时钟电路由一个电阻和一个电容串联构成，所述电阻的一端与电源电压连接，所述电阻的另一端与所述电容的上极板连接，所述电容的下极板接地； [0010] 所述定时器用于检测区分是ESD脉冲还是正常的电源上电脉冲，并根据检测结果开启或关闭所述电源钳位静电放电电路。 [0011] 其中较优地，所述触发器由电阻分压器、第二NMOS晶体管、第二PMOS晶体管以及二极管组成；所述电阻分压器由第二电阻与第三电阻组成，所述第二电阻的一端与所述第三电阻的一端连接，所述第二电阻与所述第三电阻相连接的这一端分别与所述第二NMOS晶体管的漏极、所述二极管的阳极连接并相交于同一节点，所述二极管的阴极与所述锁存器的另一个输入端以及所述第一电阻的一端连接，所述第二电阻的另一端与所述第二PMOS晶体管的漏极连接，所述第三电阻的另一端、所述第二NMOS晶体管的源极分别接地，所述第二NMOS晶体管的栅极、所述第二PMOS晶体管的源极分别与电源电压连接，所述第二PMOS晶体管的栅极与所述定时器的输出端连接，通过改变所述电阻分压器的等效阻值，使所述触发器调节触发电压。 [0012] 其中较优地，所述触发器由MOSFET分压器与二极管组成；所述MOSFET分压器由第二NMOS晶体管、第二PMOS晶体管组成，所述第二PMOS晶体管的栅极与所述定时器的输出端连接，所述第二PMOS晶体管的源极与电源电压连接，所述第二PMOS晶体管的漏极分别与所述二极管的阳极、所述第二NMOS晶体管的栅极和漏极连接并相交于同一节点，所述第二NMOS晶体管的源极接地，所述二极管的阴极分别与所述锁存器的另一个输入端、所述第一电阻的一端连接，通过改变所述第二NMOS晶体管、所述第二PMOS晶体管的尺寸，使所述触发器调节触发电压。 [0013] 其中较优地，所述触发器用于区分出ESD事件和正常供电期间的电压尖峰，当在正常供电期间时，关闭所述电源钳位静电放电电路；当发生ESD事件且触发电压超过阈值电压时，开启所述电源钳位静电放电电路； [0014] 所述二极管用于当所述锁存器过渡到开启状态时隔离所述触发器，起到去耦合的作用。 [0015] 其中较优地，所述锁存器由第三NMOS晶体管、第三PMOS晶体管以及第二反相器组成；所述第三PMOS晶体管的栅极与所述第一反相器的输出端连接，所述第三PMOS晶体管的漏极与所述第三NMOS晶体管的漏极连接，所述第三NMOS晶体管的栅极分别与所述触发器的二极管的阴极、所述第一电阻的一端连接，所述第二反相器的输入端与所述第三PMOS晶体管的源极连接，所述第二反相器的输出端分别与所述泄流电路、所述第一电阻的另一端连接，所述第三PMOS晶体管的源极与电源电压连接，所述第三NMOS晶体管的源极接地； [0016] 所述锁存器用于输出ESD触发信号，使泄流电路接收到所述ESD触发信号时提供电源与地之间的低阻通道，以泄放静电电流，并通过所述锁存器的反馈机制延长所述泄放电路的开启时间，实现保护内部电路不受静电放电的损伤。 [0017] 其中较优地，所述第二反相器由第四NMOS晶体管与第四PMOS晶体管二者互补形式组成；所述第四NMOS晶体管的栅极与所述第四PMOS晶体管M8的栅极连接在一起形成所述第二反相器的输入端，所述输入端与电源电压连接，所述第四PMOS晶体管的漏极与所述第四NMOS晶体管的漏极连接在一起形成所述第二反相器的输出端，所述第四NMOS晶体管的源极接地。 [0018] 其中较优地，所述泄放电路采用达林顿管，所述达林顿管由至少两只NPN型晶体管组成，第一NPN型晶体管的发射极直接耦合到第二NPN型晶体管的基极，所述第一NPN型晶体管与所述第二NPN型晶体管的集电极分别连接电源电压，所述第二NPN型晶体管的发射极接地，所述第一NPN型晶体管的基极分别与第二反相器的输出端、所述第一电阻的另一端连接。 [0019] 其中较优地，所述第一反相器的输入端与所述定时器的输出端连接，用于实现放大所述定时器输出的ESD触发信号；所述第一反相器的输出端与所述锁存器的第三PMOS晶体管的栅极连接，实现为所述锁存器提供驱动能力，驱动所述锁存器完成反馈和再生过程。 [0020] 其中较优地，所述第一反相器由第一PMOS晶体管与第一NMOS晶体管二者互补形式组成，所述第一PMOS晶体管的栅极与所述第一NMOS晶体管的栅极连接在一起形成所述第一反相器的输入端，所述第一PMOS晶体管的源极与电源电压连接，所述第一PMOS晶体管的漏极与所述第一NMOS晶体管的漏极连接在一起形成所述第一反相器的输出端，所述第一NMOS晶体管的源极接地。 [0021] 根据本发明实施例的第二方面，提供一种集成电路芯片，其中包括有上述可调触发电压的电源钳位静电放电电路。 [0022] 根据本发明实施例的第三方面，提供一种通信终端，其中包括有上述可调触发电压的电源钳位静电放电电路。 [0023] 本发明所提供的可调触发电压的电源钳位静电放电电路，一方面通过定时器检测是否发生ESD事件，并通过触发器调节触发电压，使本电源钳位静电放电电路具有不同的触发电压，同时，通过锁存器驱动泄流电路完成快速泄放电流以实现全面地保护电路元件。另一方面，通过本电源钳位静电放电电路可以区分出ESD事件和正常供电期间的电压尖峰，在正常供电期间时，可以关闭本电源钳位静电放电电路，只有在发生ESD事件且电压超过阈值电压时，本电源钳位静电放电电路才会被开启，提高了触发机制的可靠性。附图说明 [0024] 图1为本发明所提供的可调触发电压的电源钳位静电放电电路的工作原理框图； [0025] 图2为本发明所提供的可调触发电压的电源钳位静电放电电路的第一实施例示意图； [0026] 图3为本发明所提供的可调触发电压的电源钳位静电放电电路的第二实施例示意图。 具体实施方式[0027] 下面结合附图和具体实施例对本发明的技术内容做进一步的详细说明。 [0028] 如图1所示，本发明所提供的可调触发电压的电源钳位静电放电电路包括定时器1、触发器3、锁存器4、泄流电路5。其中，定时器1的输出端与触发器3的输入端连接，同时，在定时器1的输出端与锁存器4的一个输入端之间还设置有第一反相器2，触发器3的输出端与锁存器4的另一个输入端连接，锁存器4的输出端与泄流电路5连接。第一电阻R1的一端分别与触发器3的输出端、锁存器4的另一个输入端连接，第一电阻R1的另一端分别与锁存器4的输出端、泄放电路连接。本电源钳位静电放电电路具有可调的触发电压，可用于对多相混合信号集成电路设计中的双极型器件和CMOS器件的ESD事件保护。同时，本电源钳位静电放电电路还可以区分电源和ESD事件的电压尖峰，提高了触发机制的可靠性。 [0029] 在本发明所提供的电源钳位静电放电电路中，定时器1可以采用RC时钟电路，该RC时钟电路由一个电阻R和一个电容C串联构成，其中可以将电阻R的一端与电源电压VDD连接，电阻R的另一端与电容C的上极板连接，电容C的下极板接地，并且电阻R与电容C以节点A作为输出端。电容C可以是PIP(多晶电容)电容，也可以是MIM(金属电容)电容。定时器1用于检测区分是ESD脉冲还是正常的电源上电脉冲。当电源正常上电时，此时定时器1要保证该电源钳位静电放电电路不开启；当发生ESD事件时，定时器1要能够迅速检测到ESD脉冲信号，并引导和开启该电源钳位静电放电电路的工作状态，从而泄放静电电流，保护芯片内部电路。 [0030] 如图2和图3所示，第一反相器2可以由第一PMOS晶体管M2与第一NMOS晶体管M1二者互补形式组成。其中，第一PMOS晶体管M2的栅极与第一NMOS晶体管M1的栅极连接在一起形成第一反相器2的输入端，第一PMOS晶体管M2的源极与电源电压VDD连接，第一PMOS晶体管M2的漏极与第一NMOS晶体管M1的漏极连接在一起形成第一反相器2的输出端，第一NMOS晶体管M1的源极接地。通过将定时器1的输出端与第一反相器2的输入端连接，可以实现放大定时器1的输出的ESD触发信号；通过将第一反相器2的输出端与锁存器4的一个输入端连接，可以为锁存器4提供驱动能力，从而驱动锁存器4完成反馈和再生过程。 [0031] 在本发明所提供的电源钳位静电放电电路中，参见图2所示的第一实施例，触发器3可以由电阻分压器、第二NMOS晶体管M3、第二PMOS晶体管M4以及二极管D组成。其中，电阻分压器由第二电阻R2与第三电阻R3组成，第二电阻R2的一端与第三电阻R3的一端连接，并且第二电阻R2与第三电阻R3相连接的这一端还分别与第二NMOS晶体管M3的漏极、二极管D的阳极连接并相交于同一节点，以二极管D的阴极作为触发器3的输出端，该输出端与锁存器4的另一个输入端以及第一电阻R1的一端连接。第二电阻R2的另一端与第二PMOS晶体管M4的漏极连接，第三电阻R3的另一端以及第二NMOS晶体管M3的源极分别接地，第二NMOS晶体管M3的栅极以及第二PMOS晶体管M4的源极分别与电源电压VDD连接，第二PMOS晶体管M4的栅极作为触发器3的输入端与定时器1的输出端连接。触发器3采用上述并行结构可以降低触发电压对工艺变化和操作温度的敏感性。当定时器1中的电容C充电达到电源电压VDD时，通过定时器1控制触发器3的第二PMOS晶体管M4处于关断状态，从而减少了触发器3在正常工作期间的漏电流。并且，通过改变电阻分压器的等效阻值，可以使触发器3在很宽的电压范围内调节触发电压。 [0032] 参见图3所示的第二实施例，触发器3还可以由MOSFET分压器与二极管D组成。MOSFET分压器由第二NMOS晶体管M3、第二PMOS晶体管M4组成，其中，第二PMOS晶体管M4的栅极与定时器1的输出端连接，第二PMOS晶体管M4的源极与电源电压VDD连接，第二PMOS晶体管M4的漏极分别与二极管D的阳极、第二NMOS晶体管M3的栅极和漏极连接并相交于同一节点，此时，第二NMOS晶体管M3的栅极和漏极处于短接状态；第二NMOS晶体管M3的源极接地，同样以二极管D的阴极作为触发器3的输出端，该输出端分别与锁存器4的另一个输入端以及第一电阻R1的一端连接。通过改变第二NMOS晶体管M3、第二PMOS晶体管M4的尺寸，可以使触发器3在很宽的电压范围内调节触发电压。 [0033] 所以，通过触发器3可以区分出ESD事件和正常供电期间的电压尖峰，在正常供电期间，可以关闭本电源钳位静电放电电路，只有在发生ESD事件且触发电压超过阈值电压时，本电源钳位静电放电电路才会被开启，提高了触发机制的可靠性。 [0034] 如图2和图3所示，在本发明所提供的电源钳位静电放电电路中，锁存器4由第三NMOS晶体管M5、第三PMOS晶体管M6、电阻RL以及第二反相器组成。其中，电阻RL、第三PMOS晶体管M6、第三NMOS晶体管M5依次串联，电阻RL接电源。第三PMOS晶体管M6的栅极作为锁存器4的一个输入端与第一反相器2的输出端连接，第三PMOS晶体管M6的漏极与第三NMOS晶体管M5的漏极连接，第三NMOS晶体管M5的栅极作为锁存器4的另一个输入端分别与触发器3的二极管D的阴极、第一电阻R1的一端连接。第三PMOS晶体管M6与电阻RL相连的节点作为交叉耦合与非门的输出端，连接到第二反相器的输入端。第二反相器由第四NMOS晶体管M7与第四PMOS晶体管M8二者互补形式组成。第四NMOS晶体管M7的栅极与第四PMOS晶体管M8的栅极连接在一起形成第二反相器的输入端，第二反相器的输入端与第三PMOS晶体管M6的源极连接；第四PMOS晶体管M8的漏极与第四NMOS晶体管M7的漏极连接在一起形成第二反相器的输出端，第二反相器的输出端分别与泄流电路5、第一电阻R1的另一端连接，由此通过电阻R1连接到交叉耦合与非门的输入端(即第三NMOS晶体管M5的栅极)。第三PMOS晶体管M6的源极、第四NMOS晶体管M7的栅极、第四PMOS晶体管M8的栅极和源极分别与电源电压VDD连接，第三NMOS晶体管M5的源极、第四NMOS晶体管M7的源极分别接地。其中，第一电阻R1的作用是：当ESD事件的发生改变锁存器4的状态时，第四NMOS晶体管M7的导通电阻不会构成触发器3的电阻负载，而且第一电阻R1的存在也不会影响锁存器4的反馈和再生过程。当锁存器4过渡到开启状态时，通过触发器3的二极管D可以实现将锁存器4与触发器3进行隔离，相当于去耦合的作用，有效防止了由于第三电阻R3和第二NMOS晶体管M3的负载作用，使第三NMOS晶体管M5的栅极电压被钳位在较低的数值，从而无法开启锁存器4。通过锁存器4输出ESD触发信号，可以用于驱动泄流电路5进行泄放静电电流，并通过其反馈机制延长泄放电路的开启时间，从而实现保护内部电路不受静电放电的损伤。 [0035] 泄放电路可以采用达林顿管，其中达林顿管可以采用复合连接方式，可以将至少两只NPN型晶体管的集电极连接在一起。如图1～图3所示，以达林顿管由两只NPN型晶体管组成为例对其进行说明，第一NPN型晶体管Q1的发射极直接耦合到第二NPN型晶体管Q2的基极，第一NPN型晶体管Q1与第二NPN型晶体管Q2的集电极分别连接电源电压VDD，第二NPN型晶体管Q2的发射极接地，第一NPN型晶体管Q1的基极分别与第二反相器的输出端以及第一电阻R1的另一端连接。通过泄放电路接收锁存器4输出的ESD触发信号，以提供电源与地之间的低阻通道，实现泄放静电电流。 [0036] 下面以图2所示的电源钳位静电放电电路为例，对本发明的工作过程进行具体说明。 [0037] 当发生ESD事件时，电源电压VDD升高，此时定时器1的时间常数与ESD的上升时间相比，时间常数很大，所以电容的充电电压仍然接近零。电容较低的充电电压使得第一PMOS晶体管M2、第二PMOS晶体管M4、第三PMOS晶体管M6被开启。由于第二NMOS晶体管M3的栅极与电源电压VDD连接，所以第二NMOS晶体管M3一直保持在开启状态，从而减小了在第三电阻R3两端的电压差VR3，第三电阻R3两端的电压差VR3可以表示为： [0038] [0039] 此时，第三NMOS晶体管M5的栅极与源极之间的电压Vgs5可以表示为： [0040] Vgs5＝VR3－VD (2) [0041] 其中，VD是二极管D的正向导通压降。 [0042] 当第三NMOS晶体管M5的栅源电压Vgs5达到阈值电压时，将开启锁存器4的再生过程，通过第四PMOS晶体管M8可以为泄流电路5的达林顿管提供基础电流，以提供电源与地之间的低阻通道，实现泄放静电电流。同时在锁存器4的反馈作用下，可以使本电源钳位静电放电电路能够保持大约两微秒的开启时间，随着锁存器4的电容C的充电电压的上升，可以实现关断第三PMOS晶体管M6，从而使锁存器4处于关闭状态。 [0043] 上电后，电源电压VDD逐渐稳定，此时，定时器1中的电容C充电达到电源电压VDD，通过定时器1控制触发器3的第二PMOS晶体管M4处于关断状态，使触发器3中的泄漏电流变得非常小。在功率放大器正常工作期间，甚至是在包络跟踪情况下产生电压尖峰时，由于CMOS晶体管和双极器件的寄生电容影响，触发器3的泄漏电流也小于总的位移电流。 [0044] 由于使第三NMOS晶体管M5导通的阈值电压保持不变，所以在二极管D的正向导通压降VD保持不变的情况下，第三电阻R3两端的电压差VR3也保持恒定不变。当第二电阻R2的阻值发生改变时，使本电源钳位静电放电电路触发的电源电压VDD会随之改变，从而达到了调节触发电压的目的。例如，将电阻分压器的第二电阻R2、第三电阻R3的阻值分别设定为5kΩ和3kΩ，触发电压在25℃和110℃下分别为5.8V和6.4V，触发电流达到1.2A。 [0045] 当本电源钳位静电放电电路采用图3所示的电路结构时，通过改变第二NMOS晶体管M3、第二PMOS晶体管M4的尺寸，可以使触发器在很宽的电压范围内调节触发电压，该过程与上述过程类似，在此不再赘述。例如，将MOSFET分压器的第二PMOS晶体管M4的栅长L取3μm，栅宽W取2μm，第二NMOS晶体管M3的栅长L取0.7μm，栅宽W取1μm，触发电压在25℃到110℃范围内基本不变并保持在5.9V。 [0046] 本发明所提供的电源钳位静电放电电路，一方面通过定时器检测是否发生ESD事件，并通过触发器调节触发电压，使本电源钳位静电放电电路具有不同的触发电压，同时，通过锁存器驱动泄流电路完成快速泄放电流以实现全面地保护电路元件。另一方面，通过本电源钳位静电放电电路可以区分出ESD事件和正常供电期间的电压尖峰，在正常供电期间，可以关闭本电源钳位静电放电电路，只有在发生ESD事件且电压超过阈值电压时，本电源钳位静电放电电路才会被开启，提高了触发机制的可靠性。 [0047] 本发明所提供的可调触发电压的电源钳位静电放电电路可以被用在集成电路芯片(例如射频前端芯片)中。对于该射频前端芯片中的电源钳位静电放电电路的具体结构，在此就不再一一详述了。 [0048] 另外，上述电源钳位静电放电电路还可以被用在通信终端中，作为射频电路的重要组成部分。这里所说的通信终端是指可以在移动环境中使用，支持GSM、EDGE、TD_SCDMA、TDD_LTE、FDD_LTE等多种通信制式的计算机设备，包括移动电话、笔记本电脑、平板电脑、车载电脑等。此外，本发明所提供的技术方案也适用于其他射频电路应用的场合，例如通信基站等。 [0049] 以上对本发明所提供的可调触发电压的电源钳位静电放电电路、芯片及通信终端进行了详细的说明。对本领域的一般技术人员而言，在不背离本发明实质精神的前提下对它所做的任何显而易见的改动，都将属于本发明专利权的保护范围。 |
||||||
QQ群二维码
意见反馈
意见反馈