用于频率转换的三态削波电路 |
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| 申请号 | CN200710104156.4 | 申请日 | 2007-05-21 | 公开(公告)号 | CN101079593B | 公开(公告)日 | 2012-02-08 |
| 申请人 | 瑞昱半导体股份有限公司; | 发明人 | 林嘉亮; | ||||
| 摘要 | 本 发明 揭露一种三态削波 电路 及其方法。此削波电路接收一输入 信号 与一三态 控制信号 且产生一 输出信号 ，其中，当三态控制信号在一第一状态时，输出信号 跟踪 输入信号 的幅度及符号；当三态控制信号在一第二状态时，输出信号跟踪输入信号的幅度，但输出信号具有一相反(opposite)符号；以及当三态控制信号在一第三状态时，输出信号设置为零。 | ||||||
| 权利要求 | 1.一种削波电路，接收一输入信号与一周期性控制信号，且依据该输入信号以及该控制信号以产生一输出信号，其中， |
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| 说明书全文 | 用于频率转换的三态削波电路技术领域[0001] 本发明涉及一种频率转换，特别是涉及一种可抑制谐波混合的频率转换的技术领域。 背景技术[0002] 直接转换接收机(direct conversion receiver)是一众所皆知的技艺。请参阅图1，其显示一现有的直接转换接收机100的功能方块图。直接转换接收机100包含一前置滤波器(pre-filter)110、一低噪声放大(low-noiseamplifier，LNA)120、一同相(In-phase)路径I包含一第一混合器130_I、一第一低通滤波器(low pass filter，LPF)140_I、一第一模拟/数字转换器(analog-digital converter，ADC)150_I；以及一正交(quadra ture)路径Q包含一第二混合器130_Q、一第二低通滤波器140_Q以及一第二ADC 150_Q。前置滤波器110对一无线射频输入信号RF_IN进行初步地滤波并传送一输出信号至LNA 120，其中，LNA 120是对前置滤波器110所输出的输出信号进行一低噪声放大，以产生一无线射频信号122以作为一同相路径(I)及一正交路径(Q)的一输入信号。此同相路径接收无线射频信号122，并转换为一第一数字基频信号BB_I，其中，转换流程为：藉由使用混合器130_I对无线射频信号122及一同相时钟LO_I进行混合，使用低通滤波器140_I对混合器130_I的输出信号进行滤波并使用第一模拟/数字转换器(ADC)150_I将低通滤波器140_I的输出信号转换为第一数字基频信号BB_I。正交路径接收无线射频信号122，并将其转换为一第二数字基频信号BB_Q，其中，转换流程为：使用混合器130_Q对无线射频信号122及一正交时钟LO_Q进行混合，使用低通滤波器140_Q对混合器130_Q的输出信号进行滤波，并使用第二模拟/数字转换器150_Q将低通滤波器140_Q的输出信号转换为第二数字基频信号BB_Q。一般而言，输入信号RF_IN为一种包含许多频谱成分(spectral)的宽带信号，其中，仅窄频成分会被选出的。为了满足直接转换的条件，同相时钟LO_I与正交时钟LO_Q必须有相同的频率，其为欲得的窄频成分的频率，且同相时钟LO_I与正交时钟LO_Q间的相位差必须为90度。 [0003] 虽然直接转换接收机的工作原理已是为人所熟知，但由于两混合器(130_I及130_Q)进行信号混合所产生的“谐波混合”问题，使得将直接转换接收机运用至一电视调谐器(tuner)有一定的困难度。特别地，混合器在输入射频信号及本地振荡(LO)的奇数级谐波(Odd order harmonics)中容易产生伪(spurious)混合产物。举例来说，一调谐器被调整以从排列在47MHz至862MHz间的多个频道中选择一频道。假使使用直接转换架构使调谐器被调整至100MHz，两个本地振荡时钟(LO_I及LO_Q)也必需在100MHz的频率。当成功地转换欲得频道(100MHz)至两基频信号后，在300MHz频道中不欲得的信号也会被转换成为两基频信号的一部分，因为在300MHz的不欲得的信号也将与这些本地振荡信号的第三谐波混合。混合器能以一“相乘式混合器(multiplying mixer)”或一“切换式混合器”(switching mixer)来实现，但两者皆无法避免上述“谐波混合”的问题。 [0004] 所以，一种可避免谐波混合问题的频率转换方法是目前迫切需要的。 发明内容[0005] 本发明揭露一种具有三种状态的削波(tri-state chopper)电路。此削波电路接收一输入信号与一三态控制信号且产生一输出信号，其中，当三态控制信号在一第一状态时，输出信号跟踪输入信号的幅度及符号；当三态控制信号在一第二状态时，输出信号跟踪输入信号的幅度，但输出信号具有一相反(opposite)符号；以及当三态控制信号在一第三状态时，输出信号设置为零。 [0006] 此外，在本发明的一实施例中，其揭露一种频率转换器，此频率转换器接收一输入信号与一周期性控制信号且产生一输出信号，其中，当周期性三态控制信号在一第一状态时，输出信号跟踪输入信号的幅度及符号；当周期性三态控制信号在一第二状态时，输出信号跟踪输入信号的幅度，但此输出信号具有一相反符号；以及当周期性三态控制信号在一第三状态时，输出信号设置为零。 [0007] 再者，在本发明的另一实施例中，其揭露一种频率转换器，此频率转换器包含多个频率转换路径，这些频率转换路径用以接收一共通输入信号及多个周期性控制信号，且分别地产生多个转换信号，及一加总电路，用于将所有转换信号进行加总以产生一输出信号。其中，至少一频率转换路径包含一用以接收一三态信号及产生一转换信号的三态削波(tri-state chopper，TSC)电路。其中，当此三态信号为一第一状态时，转换信号与共通输入信号呈比例关系，当此三态信号为一第二状态时，转换信号与共通输入信号的一反转呈比例关系，当此三态信号为一第三状态时，此转换信号设置为零。 [0008] 再者，在本发明的另一实施例中，其揭露一种正交频率转换器，此正交频率转换器包含一第一频率转换器，其包含：一第一并联转换路径群，用于接收一输入信号及一第一周期性三态信号群，且将输入信号转换为一第一转换信号群；及一第一加总电路，用于加总此第一转换信号群以产生一第一输出信号，一第二频率转换器，其包含：一第二并联转换路径群，用于接收输入信号及一第二周期性三态信号群，且将输入信号转换为一第二转换信号群；及一第二加总电路，用于加总第二转换信号群以产生一第二输出信号。 [0009] 再者，在本发明的另一实施例中，其揭露一种实现频率转换方法，此方法包含：接收一输入信号及一周期性三态信号；以及产生一输出信号以响应输入信号及周期性三态信号的一状态。 [0010] 再者，在本发明的另在一实施例中，其揭露一种实现频率转换方法，此方法包含：接收一输入信号及相同频率但不同时序的多个周期性三态信号；产生多个转换信号以响应输入信号及周期性三态信号的多个状态；以及加总所有的转换信号以产生一输出信号。 附图说明 [0011] 为让本发明的上述和其它目的、特征、优点与实施例能更明显易懂，所附图示的详细说明如下： [0012] 图1示出了现有直接转换接收器的方块示意图； [0013] 图2(A)和(B)示出了一三态削波器(tri-state chopper)电路的符号(A)及一实际电路(B)； [0014] 图3示出了一三态削波器电路的一实施电路； [0015] 图4示出了在一三态削波器电路的一实施MLT-3波形示意图； [0016] 图5A示出了使用多个三态削波器电路的一频率转换器的实施电路； [0017] 图5B示出了使用多个三态削波器电路的一频率转换器的另一实施电路； [0018] 图6(A)示出了多个控制信号的一时序图及在图5A或图5B的频率转换器的相关MLT-3波形，图6(B)示出了经加权总合后的一混合波形； [0019] 图7示出了在图6(A)和6(B)中用于产生控制信号的一实施电路； [0020] 图8是使用两群TSC电路的一正交频率转换器的一实施电路； [0021] 图9示出了在图8中的正交频率转换器的控制信号的一时序示意图； [0022] 图10示出了在图9中用于产生控制信号的一实施电路；以及 [0023] 图11示出了使用一TSC基频正交转器的一直接转换接收器。 [0024] 附图符号说明 [0025] 100：直接转换接收机； [0026] 110：前置滤波器； [0027] 120：低噪声放大器； [0028] 122：无线射频信号； [0029] 130_I：第一混合器； [0030] 130_Q：第二混合器； [0031] 140_I：第一低通滤波器 [0032] 140_Q：第二低通滤波器； [0033] 150_I：第一模拟/数字转换器； [0034] 150_Q：第二模拟/数字转换器； [0035] 200：TSC电路； [0036] 210，220，230，240，250，260，270，280：时间间隔； [0038] 500A：频率转换器； [0039] 510_1，510_2，510_N：增益元件； [0040] 520_1，520_2，520_N：TSC电路； [0041] 530：加总电路； [0042] 710，730：除2计数器； [0043] 720：除3计数器； [0044] 741，742，743，751，752，753，754：数据触发器(DFF)； [0045] 810_1I，810_2I：第一增益元件； [0046] 820_1I，820_2I：第一TSC电路； [0047] 830I：第一加总元件； [0048] 810_1Q，810_2Q：第二增益元件； [0049] 820_1Q，820_2Q：第二TSC电路； [0050] 830Q：第二加总元件； [0051] 1044，1045，1046，1055，1056，1057：数据触发器(DFF)； [0052] 1110：前置滤波器； [0053] 1120：低噪声放大器； [0054] 1125：选择性滤波器； [0055] 1130：TSC基频转换器； [0056] 1140_I：第一低通滤波器； [0057] 1140_Q：第二低通滤波器； [0058] 1150_I：第一模拟/数字转换器； [0059] 1150_Q：第二模拟/数字转换器； [0060] 1160：锁相环；以及 [0061] 1170：控制信号产生器。 具体实施方式[0062] 本发明涉及一种三态削波电路及其在谐波拒斥混合频率转换的应用。以下详细地讨论目前较佳的实施例。然而应被理解的是，本发明提供许多可适用的发明观念，而这些观念能被体现在很宽广多样的特定具体背景中。所讨论的特定具体的实施例仅是说明使用本发明的特定结构，而且不会限制本发明的范围。 [0063] 三态削波器(tri-state chopper，TSC)接收一输入信号及一三态控制信号且产生一输出信号。一三态控制信号具有三种状态，分别为-1、1及0。在一第一状态(“1”)中，输出信号跟踪输入信号的幅度及符号；在一第二状态(“-1”)中，输出信号跟踪输入信号的幅度，但输出信号具有一相反(opposite)符号；在一第三状态(“0”)中，忽略输入信号而输出信号是0。一三态控制信号能由两个或更多二进制控制信号所表示。在一较佳实施例中，两个二进制逻辑信号SN(表示为“sign”)及信号ZR(表示为“zero”)可用来表示为一三态信号。如图2(A)所示，一TSC电路200接收一输入信号I N及由两个控制信号SN及ZR所表示的一三态信号，且产生一输出信号OUT。信号SN及信号ZR皆为逻辑信号，且每一信号具有两种逻辑状态：分别为高(H)及低(L)。当信号SN为高但信号ZR为低时，此三态信号为第一状态(“1”)，在此一实施例中，输出信号OUT跟随输入信号IN的幅度及符号，如输出信号OUT与输入信号IN呈比例关系。当信号SN与信号ZR皆为低时，此三态信号为第二状态(“-1”)，在此一实施例中，输出信号OUT跟随输入信号IN的幅度，但输入信号IN具有一相反(opposite)符号，如输出信号OUT与输入信号IN的一反转信号呈比例关系。当信号ZR为高时，此三态信号为第三状态(“0”)，则忽略输入信号而输出信号OUT为零。 [0064] 请参阅图2，其示出了一TSC的一实施时序图。图中，在时间间隔210、230、250及270间，信号ZR为高，所以此三态控制信号为第三状态(“0”)，因而输出信号OUT为零。 在时间间隔220及260间，信号ZR为低但信号SN为高，所以此三态控制信号为第一状态(“1”)，因此输出信号OUT跟随输入信号IN的幅度及符号。在时间间隔240及280间，信号ZR与信号SN皆为低，所以此三态控制信号为第二状态(“-1”)，因此输出信号跟随输入信号IN的幅度，但输出信号具有一相反符号。 [0065] 通过上述说明可知，两控制信号SN(表示为“sign”)及信号ZR(表示为“zero”)及上述编码流程可用来表示一控制一TSC电路的三态控制信号。然而，熟知此技艺人士所知悉，一三态控制信号可藉由多种可选择的编码流程而被表示。特别地，两个二进制控制信号能表示四个状态，但一三态控制信号只能具有三个状态。因此，设计者能自由地选择任一机制将两个二进制控制信号所表示的四个不同的状态对应到三个不同的状态。 [0066] 在一实施例中，设计者可选择使用三个二进制信号C1、C-1、及C0表示一三态控制信号。在任一时间片刻中，此三个二进制信号的其一必定为高，且其余两个必定为低。当C1为高及C-1与C0皆为低时，此三态控制信号为一第一状态；当C-1为高及C1与C0皆为低时，此三态控制信号为一第二状态；及当C0为高及C1与C-1为低时，此三态控制信号为一第三状态。 [0067] 如图3所示，其示出了一包含多个开关SW的一TSC 300电路的实施例的电路图。图中，此实施例使用一差动电路，其中，输入信号是以一差动信号IN+/-表示，输出信号是以一差动信号OUT+/-表示，第一控制信号SN是以SN+及SN+的逻辑性反转信号SN-来实现，而第二控制信号ZR以ZR+及ZR+的逻辑性反转ZR-来实现。每一开关(310-380)具有两种状态：关闭“(closed)”及打开“(open)”，其是由一逻辑信号所控制；当此控制逻辑性信号为高时，则此开关为关闭状态，相反地，当控制逻辑性信号为低时，则此开关为打开状态。在第一状态时，即信号ZR为低(如，ZR+为逻辑性低，且ZR-为逻辑性高)及信号SN为高(如，SN+为逻辑性高，且SN-为逻辑性低)，则差动信号IN+通过开关SW 310及开关SW 360与差动信号OUT+耦接，同时，差动信号IN-通过开关SW 340及开关SW 370与差动信号OUT-耦接。在一第一状态内，输出信号可在无极性翻转(polarity flip)的情况下跟随输入信号。在第二状态时，即信号ZR为低(如，ZR+为逻辑性低，且ZR-为逻辑性高)及信号SN也为低(如，SN+为逻辑性低，且SN-为逻辑性高)，则差动信号IN+通过开关SW 320及开关SW 370与差动信号OUT-耦接，同时，差动信号IN-通过开关SW 330及开关SW 360与差动信号OUT+耦接。在第二状态内，输出信号跟随输入信号，但此输出信号具有一极性翻转。在第三状态内，即信号ZR为高(如，ZR+为逻辑性高，且ZR-为逻辑性低)，差动输入信号IN+/-及差动输出信号OUT+/-互相耦接，差动信号I N+通过开关SW 350与差动信号I N-耦接，且差动信号OUT+通过开关SW 380与差动信号OUT-耦接。在此第三状态内，差动输出信号是零。开关电路可以使用一晶体管(例如是：MOSFET)来实现，且实施方式此已是为人所熟知的技术，故在此不在赘述。 [0068] 以三态削波器为基础的频转换接收器 [0069] 当TSC的三态信号是周期性信号时，例如控制信号SN及控制信号ZR在一较佳的编码流程中皆为周期性，则此TSC电路亦可用来实现一频率转换。当TSC电路被用作实现频率转换装置时，此TSC电路比一现有的混合器有一较佳的谐波抑制。现有混合器类似于一具有两状态的削波电路，其接收一输入信号及一本地振荡(local oscillator)信号并产生一输出信号，而输出信号是跟随输入信号，除非本地振荡信号为高否则输出信号将会条件地被翻转(依据信号极性)。 [0070] 在混合器中，此输出信号等同于输入信号乘上一方波，其中，此方波的频率与本地振荡信号的频率相同。在数学上可由下列傅立叶级数(Fourierseries)来表示50％工作周期的周期T的一方波： [0071] [0072] 其中，ω＝2π/T。因此，此方波具有较强的第3级及第5级谐波。另一方面，TSC电路具有额外自由度，让一使用者藉由使用两控制信号SN及ZR(相对于在现有混合器仅使用一控制信号LO)来操作谐波混合的相对强度。特别地，当信号SN为一周期T的方波且信号ZR为一T/2周期的矩形波时，此输出信号OUT等同于输入信号IN乘上一周期T的多层传送-3(multi-level3-transmit，MLT-3)波。如图4所示，其示出了一MLT-3波的一实际波形图，此MLT-3波为相应信号SN为一周期T的方波及信号ZR为一T/2周期的矩形波。图中，MLT-3波具有三个的级别：分别是：“1”(当信号SN＝I且信号ZR＝0)，“-1”(当信号SN＝0且信号ZR＝0)及“0”(当信号ZR＝1)。此MLT-3波显示一周期性图样(pattern)：0、1、 0、-1、0、1、0及-1等。MLT-3波停留在三个的级别“1”、“0”及“-1”且分别为T1、T0及T-1。 为了具有偶数级(even-order)谐波抑制，设计者必须使T1＝T-1。在基本频率(Fundamental Frequency)(如1/T)的重要的任一特定奇数级谐波的相对强度可藉由在T1及T之间选出一较恰当的比例而被抑制。在一实施例中，当T1/T＝1/3(且同样地，T-1/T＝1/3及T0/T＝1/6)时，MLT-3波可由下列傅立叶级数来表示： [0073] [0074] 至此，在第3级及第9级及在一般任一3K级(其中K为一整数)谐波皆为零。因此，TSC电路可提供一谐波拒斥(harmonic rejection)的选择弹性，这在一现有混合器内不可能存在。 [0075] 选择T1/T＝1/3(且同样地，T-1/T＝1/3及T0/T＝1/6)时可导致任一3K级谐波的完美拒斥(perfect rejection)，所以此比例是最佳的选择。在许多的应用层面来说，第5级及第7级是最被期望可完整地拒斥，及/或某些其它的奇数级谐波亦是如此。使用许多并联的TSC电路，且每一TSC电路执行一特定的MLT-3乘法运算时，可实现完美拒斥的目的。 [0076] 以三态削波器基础的谐波拒斥频率转换 [0077] 在图5A的一实施例中，一谐波拒斥频率转换器500A包含多个TSC基频转换路径及一加总电路，这些转换路径是以并联方式建构，其将一输入信号RF转换为多个转换信号，而一加总电路是将加总这些信号以产出一输出信号IF。每一转换路径包含一增益元件及一TSC电路，此增益元件藉由一增益因素对输入信号RF进行缩放，而TSC电路接收已缩放的RF信号并使用两控制信号进行一MLT-3乘法运算以将已缩放RF信号转换为一中频输出信号。例如，在第一转换路径中，增益元件510_1以增益因素G1对输入信号RF进行缩放以产生已缩放的RF信号RF_1，接着TSC电路520_1根据两控制信号SN_1及ZR_1进行一MLT-3乘法运算以将已缩放RF信号转换为一输出信号IF_1。所有TSC电路的输入信号由加总电路530进行加总，以产生最后输出信号IF。可藉由选择适当的增益参数(G1、G2等等)及所有控制信号(SN_1、ZR_1、SN_2、ZR_2等等)的时序来达到谐波拒斥的功效。在图5B所示的另一实施例中，每一转换路径的增益元件的位置与TSC电路的位置交换。例如，第一增益元件510_1的位置与TSC电路的位置交换。明显地，图5B所示的频率转换器500B的功能与图5A所示的频率转换器500A的功能相同。 [0078] 在一特定的实施例中，设计者使用三个TSC电路(例如在图5A及图5B中N＝3)，所有TSC电路可对具有T1/T值为1/3(T-1/T＝1/3且T0/T＝1/6)的MLT-3波进行相乘。这些MLT-3波具有相同的频率(1/T)但是相异的相位。第一MLT-3波(对应第一TSC电路 520_1)的时序比第二MLT-3波(对应第二TSC电路520_2)早τ，同样地，第二MLT-3波(对应第二TSC电路520_2)的时序比第三MLT-3波(对应第三TSC电路520_3)早τ。这三个MLT-3波可以下列数学式来表示： [0079] [0080] [0081] [0082] 其中，ω＝2π/T。当选择τ＝T/12例如τ＝π/(6ω)、G2＝-2cos(5π/6)·G1及G3＝G1时，通过迭加三个MLT-3波可获得一合成波，如下列数学式所示： [0083] [0084] [0085] [0086] [0087] [0088] 如此，可消除第5级及第7级谐波，且在此合成波中直到第11级谐波都无伪波(spurious free)。 [0089] 请参阅图6(A)，其示出了此三个TSC电路及相对应MLT-3波的时序图。所有三个“sign”控制信号(SN_1、SN_2及SN_3)皆为周期T而工作周期50％的方波(square wave)，且这些信号的时序分别间隔T/12，例如，信号SN_2较信号SN_1延迟T/12，而信号SN_3较信号SN_2延迟T/12。所有三个“zero”控制信号(ZR_1、ZR_2及ZR_3)皆为周期T/2而工作周期1/3(例如每一周期包含一高期间T/6及一低期间T/3)的矩形波(rectangular wave)，且这些信号的时序分别间隔T/12，例如，信号ZR_2较信号ZR_1延迟T/12，而信号ZR_3较信号ZR_2延迟T/12。在图6(A)中，这些分别对应三个TSC电路的MLT-3波形是标示为M1、M2及M3。通过以个别的增益对MLT-3信号进行缩放并加总这些已缩放的信号，可得到一近似理想正弦波的合成波，如图6(B)所示。相较于一方波或一MLT-3波，由于此合成波近似理想正弦波，因此其谐波被大大地抑制。请注意，在此是以每一TSC电路中的增益元件来进行缩放，并使用一加总电路来进行加总。 [0090] 请参阅图7，其示出了一产生用于图6(A)所示的三个MLT-3波的控制信号的实施例。相位锁定电路(PLL)提供一周期T/12的第一时钟CLK。而除2计数器710根据第一时钟CLK产生一周期T/6的第二时钟CLK2。而除3计数器720根据第二时钟CLK2产生一周期T/2的第三时钟CLK3。由于时钟CLK6由除3计数器所产生，因此其工作周期为1/3，其原因已为大家所熟知，在此不再赘述。周期T的第四时钟CLK12是由第二除2计数器730从第三时钟CLK6产生，且第四时钟CLK12的工作周期为1/2。第一缓存器阵列包含数据触发器(data flip flop，DFF)741、742及743，是用作在此第三CLK6在第一时钟CLK的一上缘部时进行取样，以产生三个“zero”信号，分别为ZR_1、ZR_2及ZR_3。此一结果，此三个“zero”信号具有相同的T/2周期及相同的1/3工作周期，但时序的间隔为一T/12。第二缓存器阵列包含数据触发器(data flip flop，DFF)751、752、753及754用于此第四CLK12在第一时钟CLK的一上缘部时进行取样，以产生三个“sign”信号，分别为SN_1、SN_2及SN_3。因此，此三个sign信号具有相同的T周期及相同的1/2工作周期，但彼此的时序间隔为T/12。请注意，有一个DFF(751)设置在第二缓存器阵列内，因而，相较于前述三个“zero”信号，此三个“sign”信号具有额外延迟T/12。数据触发器、除2计数器及除3计数器的详细电路实施例已为熟知此技艺人士所知悉，故在此不在赘述。 [0091] 综合上述说明，一谐波抑制频率转换可使用多个并联TSC电路来实现，每一TSC电路是以两个控制信号所控制，以实现多个MLT-3相乘以及对乘法结果进行加权加总。实际上，T1＝T-1＝T/3且T0＝T/6的MLT-3波形具有零第3级谐波的特性，并可通过对三个并联MLT-3相乘并对相乘结果做加权加总，来达到直到第9级谐波皆谐波拒斥的功效。一般而言，一设计者可选择适当地MLT-3波形、并联TSC电路及对每一并联相乘结果进行加权加总，便可获得具有一欲得谐波拒斥的欲得合成波。 [0092] 以三态削波器为基础的直接转换接收器 [0093] 在一直接转换接收器内，一正交频率转换器必须包含一同相(I)转换路径及一正交(Q)转换路径。上述提及的以TSC为基础的转换原理可延续至正交频率转换。在图8所示，一正交频率转换器使用多个TSC电路。一输入信号RF分别通过一同相转换路径及一正交转换路径转换为一同相信号I及一正交输出信号Q。此同相转换路径包含一第一群增益元件(810_1I、810_2I等)、使用一第一群控制信号(SN_1I、ZR_1I、SN_2I、ZR_2I等)的一第一群TSC电路(820_1I、820_2I等)及一第一加总元件830I。而正交转换路径包含一第二群增益元件(810_1Q、810_2Q等)、使用一第二群控制信号(SN_1Q、ZR_1Q、SN_2Q、ZR_2Q等)的一第二群TSC电路(820_1Q、820_2Q等)及一第二加总元件830Q。所有“sign”信号(SN_1I、SN_1Q、SN_2I、SN_2Q等)必为相同周期T，而所有“zero”信号(ZR_1I、ZR_1Q、ZR_2I、ZR_2Q等)必为相同周期T/2。正交转换路径大致上与同相转换路径相同。同样地，用于正交转换路径的控制信号(如SN_1Q、ZR_1Q、SN_2Q、ZR_2Q等)的各自波形大致上与用于同相转换路径的控制信号(如SN_1I、ZR_1I、SN_2I、ZR_2I等)类似，然而这些波形相对于在同相转换路径内则有近似一固定的时序偏移量T/4。举例来说，SN_1Q与SN_1I具有相同波形，但SN_1Q相对于SN_1I有一固定的不变的时序偏移量T/4，及ZR_1Q与ZR_1I具有相同波形，但ZR_1Q相对于ZR_1I有一固定的时序偏移量T/4。每一TSC电路能有效地执行一MLT-3乘法运算，其中，在正交转换路径内TSC电路的任一MLT-3波相对于在同相转换路径内的任一MLT-3波具有一时序偏移量T/4。 [0094] 接着，以下将讨论每一转换路径皆使用三个TSC电路及对于所有的TSC电路使用具有T1/T＝T-1/T＝1/3及T0/T＝1/6的相同的MLT-3波的电路设计。如图9所示，此图是前述实方案的一时序示意图。所有“sign”信号有相同周期T及相同的1/2工作周期，及所有“zero”信号有相同周期T/2及相同的1/3工作周期。SN_2I、SN_3I、SN_1Q、SN_2Q及SN_3Q分别地相对于SN_1I、SN_2I、SN_3I、SN_1Q及SN_2Q具有一固定的时序偏移量T/12，且ZR_2I、ZR_3I、ZR_1Q、ZR_2Q及ZR_3Q分别地相对于ZR_2I、ZR_3I、ZR_1Q及ZR_2Q具有一固定的时序偏移量T/12。如图10所示，其示出了一产生这些控制信号的实施电路图。图10所示出了的电路与图7相同，除了下列描述以外，分别是：被加在“zero”缓存器阵列内的三个额外的DFF(1044-1046)，这些DFF对于正交路径而产生三个“zero”控制信号(如ZR_1Q、ZR_2Q及ZR_3Q)，以及被加在“sign”缓存器阵列内的三个额外的DFF(1055-1057)，这些DFF是对于正交路径而产生三个“sign”控制信号(如SN_1Q、SN_2Q及SN_3Q)。在正交路径内的每一控制信号相对于在同相路径则具有一T/4时序延迟(当CLK的周期为T/12时，此延迟由三个DFF所引起)。举例来说，ZR_1Q相对于ZR_1I有一T/4延迟及SN_1Q相对于SN_1I有一T/4延迟。 [0095] 如图11所示，其示出了一以TSC为基础的正交频率转换器的直接转换接收器的方块示意图。图中可知，接收器1100包含一前置滤波器(pre-filter)1110、一低噪声放大(low-noise amplifier，LNA)1120、一选择性滤波器(optional filter)1125、一TSC基频转换器1130、一同相(In-phase)路径I及一正交(quadrature)路径。同相路径I包含一第一低通滤波器(low pass filter，LPF)1140_I及一第一模拟/数字转换器(analog-digital converter，ADC)1150_I。正交路径Q包含一第二低通滤波器1140_Q、一第二ADC1150_Q、时钟产生器(例如是：PLL)1160及一控制信号产生器1170。由天线所接收的输入信号RF_IN经前置滤波器1110滤波后，再经LNA 1120放大，接着经选择性滤波器1125滤波，再通过TSC基频转换器1130转换为两种信号1135_I及1135_Q。信号1135_I经第一低通滤波器1140_I滤波后，通过第一ADC 1150_I而被数字化为一第一输出信号BB_I，同时，信号1135_Q经第二低通滤波器1140_Q滤波后，通过第二ADC1150_Q而被数字化为一第二输出信号BB_Q。锁相环1160用以产生一时钟信号CLK，而此时钟信号CLK频率可为欲得的射频信号的频率的12倍。此时钟信号CLK被提供至控制信号产生器1170，以产生多个“sign”控制信号(SN)及多个“zero”控制信号(ZR)，如图10所示。这些SN及ZR信号被提供至一TSC基频转换器1130，其电路实施例请参阅图8。 [0096] 另一实施例 [0097] 如上述所题及的技术内文可知，本发明可以多种形式来实现，例如： [0098] 1.一附加在相关联TSC电路(于一频率转换路径)的增益元件，用以有效缩放TSC电路所执行的MLT-3乘法运算结果，此增益元件能被设置在TSC电路之前或TSC电路之后。举例来说，在图8中增益级810_1I能被设置在TSC820_1I之前，但同样地也能被设置在TSC 820_1I之后。在图8中，若增益元件810_1I被置放在TSC 820_1I之后(如增益元件810_2I被设置在TSC820_2I之后，增益元件810_1Q被设置在TSC 820_1Q等等)，则其余的增益元件也可同样地被置放在各自TSC电路之后，致使所有并联的路径亦有良好的相配。 [0099] 2.一附加在相关联TSC电路(于一频率转换路径)的增益元件，用以有效缩放TSC电路所执行的MLT-3乘法运算，且此增益元件使用一电流模式(current-mode)装置，如转导放大器(trans-conductance amplifier)，或一电压模式(voltage-mode)装置，如运算放大器(operat ional amplifier)之其一来实现。 [0100] 3.一用于对多个TSC基频转换电路的所有输出信号进行加总的加总电路，其可由下列方式得以实现，(1)当在TSC基频转换路径内所有的增益元件以电流模式装置来实现，将所有输出端的直接相连，或(2)当在TSC基频转换路径内所有的增益元件以电压模式装置来实现时，以一运算放大器来实现加总电路。 [0101] 4.设计者可选择在数字时域内实现“缩放”及“加总”功能，以取代多个用来实现“缩放”功能的模拟增益元件及用来将多个转换路径的输出信号加总的一模拟加总电路。在一数字时域的实施例不需要模拟增益元件，其分别地使用多个TSC电路以将一输入射频信号转换为多个转换信号，这些转换信号分别地由多个低通滤波器进行滤波，而这些低通滤波器的输出信号由多个模拟/数字转换器被数字地为多个数字字符；这些数字字符分别地由多个数字式增益元件进行缩放；最后将缩放后的数字字符加总在一起以产生一最终输出信号。请参阅图11，当在TSC基频转换电路1130内于数字时域内实现“缩放”及“加总”功能时，信号1135I与信号1135Q为最后已数字化基频输出信号，而低通滤波器1140_I、低通滤波器1140_Q、ADC 1150_I与ADC1150_Q必须被移除。 |
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