Transmitter and can be used to it a semiconductor integrated circuit |
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申请号 | JP2009209291 | 申请日 | 2009-09-10 | 公开(公告)号 | JP5290098B2 | 公开(公告)日 | 2013-09-18 |
申请人 | ルネサスエレクトロニクス株式会社; | 发明人 | 崇泰 乗松; 大造 山脇; 幸徳 赤峰; 功治 前田; | ||||
摘要 | The transmitter synthesizes amplitude and phase components and calibrates a delay mismatch between amplitude and phase components with high accuracy at high speed. The transmitter has: a digital-to-analog converter (DAC) and a low-pass filter (LPF) in its amplitude-signal path; and a phase modulator operable to convert up a phase component into an RF component in its phase-signal path. In an operation of delay calibration, a test input signal is supplied to a delay-calibrating unit in the amplitude-signal path, and the delay-calibrating unit provides a test input signal to DAC. Then, LPF generates a test output signal. The delay-calibrating unit detects a delay of the test output signal relative to the test input signal, calibrates an amplitude signal delay in a range from the input of the delay-calibrating unit to the output of LPF, reduces the difference between amplitude and phase signal delays of the phase modulator in the phase-signal path. | ||||||
权利要求 | 振幅成分と位相成分とを合成する送信機であって、 前記振幅成分が伝達される振幅信号経路に、前記振幅成分に応答するデジタル・アナログ変換器と前記デジタル・アナログ変換器の出力が供給されるローパスフィルタとを具備して、 前記位相成分が伝達される位相信号経路に、前記位相成分を無線周波数成分にアップコンバートする位相変調器を具備して、 前記振幅信号経路に、前記デジタル・アナログ変換器の入力に接続された遅延校正器を更に具備して、 前記位相変調器は、前記位相信号経路の位相信号遅延を所定の値に校正する位相信号遅延校正機能を有するものであり、 遅延校正動作時に、前記位相変調器の前記位相信号遅延校正機能によって前記位相信号遅延が前記所定の値に校正される一方、前記遅延校正器の入力にテスト入力信号 が供給されることによって、前記遅延校正器は前記デジタル・アナログ変換器の前記入力に前記テスト入力信号を供給するものであり、 更に前記遅延校正器は前記テスト入力信号から前記所定の値、遅延した遅延テスト入力信号を生成するものであり、 前記遅延校正動作時に前記ローパスフィルタの出力のテスト出力信号が前記遅延校正器に供給され、前記遅延校正器は前記 遅延テスト入力信号に対する前記テスト出力信号の遅延を検出するものであり、 前記遅延校正動作時に、前記テスト出力信号の前記遅延に応答して前記遅延校正器は前記振幅信号経路での前記遅延校正器の前記入力から前記ローパスフィルタの前記出力までの振幅信号遅延を校正することによって、 前記振幅信号経路の当該振幅信号遅延と前記位相信号経路の 前記位相信号遅延との差を低減することを特徴とする送信機。 請求項1に記載の送信機であって、 前記遅延校正動作時に、前記位相信号経路の前記位相信号遅延の遅延校正動作と、前記振幅信号経路の前記振幅信号遅延の遅延校正動作とは、並列処理で実行される ことを特徴とする送信機。 請求項2に記載の送信機であって、 前記信号振幅経路の前記遅延校正器の出力と前記デジタル・アナログ変換器の前記入力との間に接続された可変遅延回路を更に具備して、 前記遅延校正動作時に、前記テスト出力信号の前記遅延に応答して前記遅延校正器は前記可変遅延回路の遅延量と前記ローパスフィルタの遅延量を制御することによって前記遅延校正器の前記入力から前記ローパスフィルタの前記出力までの前記振幅信号遅延を校正する ことを特徴とする送信機。 請求項3に記載の送信機であって、 前記位相変調器は、位相比較器とチャージポンプとループフィルタと制御発振器とを含むフェーズロックドループによって構成されており、 前記位相変調器を構成する前記フェーズロックドループの過渡応答動作での前記制御発振器の発振周波数の測定により前記ループフィルタを充放電する前記チャージポンプの充放電電流が調整され、前記位相変調器の前記位相信号遅延が前記所定の値に校正可能とされる ことを特徴とする送信機。 請求項4に記載の送信機であって、 前記遅延校正器は、レジスタとデジタル比較器と遅延論理回路と位相比較回路とアナログ電圧比較器と遅延調整器とを含むものであり、 前記デジタル比較器は、デジタル値の前記テスト入力信号と前記レジスタに設定される基準コードとを比較するものであり、 前記遅延論理回路は、前記デジタル比較器の比較出力信号に応答して前記遅延テスト入力信号を生成するものであり、 前記アナログ電圧比較器は、前記ローパスフィルタの前記出力の前記テスト出力信号と基準電圧とを比較することによって電圧比較出力信号を生成するものであり、 前記位相比較回路は、前記遅延論理回路から生成される前記遅延テスト入力信号と前記アナログ電圧比較器から生成される前記電圧比較出力信号に応答して位相差検出信号を生成するものであり、 前記遅延調整器は、前記位相比較回路から生成される前記位相差検出信号に応答して前記可変遅延回路の前記遅延量と前記ローパスフィルタの前記遅延量をそれぞれ制御する第1遅延制御信号と第2遅延制御信号とを生成するものであり、 前記基準電圧の電圧値が、前記レジスタに設定される前記基準コードが前記デジタル・アナログ変換器によって変換されるアナログ電圧の電圧値と略等しく設定可能とされる ことを特徴とする送信機。 請求項5に記載の送信機であって、 前記遅延校正動作時に前記遅延校正器の前記入力に前記テスト入力信号に供給する信号生成器を更に具備して、 前記送信機を搭載した情報通信端末の電源投入時および当該情報通信端末を使用した送信動作に先立って、前記遅延校正動作時に前記信号生成器が動作されることで前記テスト入力信号が生成され、前記振幅信号遅延と前記位相信号遅延の差の低減が可能とされる ことを特徴とする送信機。 請求項6に記載の送信機であって、 デジタルインタフェースを介して供給可能な直交座標系の同相信号と直交信号を変換することによって前記振幅成分と前記位相成分を生成するデジタル計算システムを更に具備して、 前記送信動作では、前記デジタル計算システムよって生成された前記振幅成分と前記位相成分とがそれぞれ前記振幅信号経路と前記位相信号経路とを介して伝達されて合成可能とされたものであり、 前記送信動作に先立った前記遅延校正動作時には、前記位相信号遅延校正機能によって前記位相変調器の前記位相信号遅延が前記所定の値に校正されるのと並行して、前記信号生成器の動作で前記テスト入力信号が生成され、前記振幅信号遅延と前記位相信号遅延の差の前記低減が可能とされる ことを特徴とする送信機。 請求項7に記載の送信機であって、 前記振幅成分と前記位相成分と合成するためのミキサまたはレギュレータの少なくともいずれか一方を更に具備する ことを特徴とする送信機。 請求項7に記載の送信機であって、 前記可変遅延器が波形等価の機能を有するイコライザによって構成される ことを特徴とする送信機。 請求項1に記載の送信機であって、 前記送信機は、前記デジタル計算システムに供給可能な前記直交座標系の前記同相信号と前記直交信号とはGSM方式およびEDGE方式との両方式であることが可能とされたポーラ変調方式の送信機である ことを特徴とする送信機。 振幅成分と位相成分とを合成する送信機に使用可能な半導体集積回路であって、 前記振幅成分が伝達される振幅信号経路に、前記振幅成分に応答するデジタル・アナログ変換器と前記デジタル・アナログ変換器の出力が供給されるローパスフィルタとを具備して、 前記位相成分が伝達される位相信号経路に、前記位相成分を無線周波数成分にアップコンバートする位相変調器を具備して、 前記振幅信号経路に、前記デジタル・アナログ変換器の入力に接続された遅延校正器を更に具備して、 前記位相変調器は、前記位相信号経路の位相信号遅延を所定の値に校正する位相信号遅延校正機能を有するものであり、 遅延校正動作時に、前記位相変調器の前記位相信号遅延校正機能によって前記位相信号遅延が前記所定の値に校正される一方、前記遅延校正器の入力にテスト入力信号が供給されることによって、前記遅延校正器は前記デジタル・アナログ変換器の前記入力に前記テスト入力信号を供給するものであり、更に前記遅延校正器は前記テスト入力信号から前記所定の値、遅延した遅延テスト入力信号を生成するものであり、 前記遅延校正動作時に前記ローパスフィルタの出力のテスト出力信号が前記遅延校正器に供給され、前記遅延校正器は前記遅延テスト入力信号に対する前記テスト出力信号の遅延を検出するものであり、 前記遅延校正動作時に、前記テスト出力信号の前記遅延に応答して前記遅延校正器は前記振幅信号経路での前記遅延校正器の前記入力から前記ローパスフィルタの前記出力までの振幅信号遅延を校正することによって、前記振幅信号経路の当該振幅信号遅延と前記位相信号経路の前記位相信号遅延との差を低減する ことを特徴とする半導体集積回路。 請求項11に記載の半導体集積回路であって、 前記遅延校正動作時に、前記位相信号経路の前記位相信号遅延の遅延校正動作と、前記振幅信号経路の前記振幅信号遅延の遅延校正動作とは、並列処理で実行される ことを特徴とする半導体集積回路。 請求項12に記載の半導体集積回路であって、 前記信号振幅経路の前記遅延校正器の出力と前記デジタル・アナログ変換器の前記入力との間に接続された可変遅延回路を更に具備して、 前記遅延校正動作時に、前記テスト出力信号の前記遅延に応答して前記遅延校正器は前記可変遅延回路の遅延量と前記ローパスフィルタの遅延量を制御することによって前記遅延校正器の前記入力から前記ローパスフィルタの前記出力までの前記振幅信号遅延を校正する ことを特徴とする半導体集積回路。 請求項13に記載の半導体集積回路であって、 前記位相変調器は、位相比較器とチャージポンプとループフィルタと制御発振器とを含むフェーズロックドループによって構成されており、 前記位相変調器を構成する前記フェーズロックドループの過渡応答動作での前記制御発振器の発振周波数の測定により前記ループフィルタを充放電する前記チャージポンプの充放電電流が調整され、前記位相変調器の前記位相信号遅延が前記所定の値に校正可能とされる ことを特徴とする半導体集積回路。 請求項14に記載の半導体集積回路であって、 前記遅延校正器は、レジスタとデジタル比較器と遅延論理回路と位相比較回路とアナログ電圧比較器と遅延調整器とを含むものであり、 前記デジタル比較器は、デジタル値の前記テスト入力信号と前記レジスタに設定される基準コードとを比較するものであり、 前記遅延論理回路は、前記デジタル比較器の比較出力信号に応答して前記遅延テスト入力信号を生成するものであり、 前記アナログ電圧比較器は、前記ローパスフィルタの前記出力の前記テスト出力信号と基準電圧とを比較することによって電圧比較出力信号を生成するものであり、 前記位相比較回路は、前記遅延論理回路から生成される前記遅延テスト入力信号と前記アナログ電圧比較器から生成される前記電圧比較出力信号に応答して位相差検出信号を生成するものであり、 前記遅延調整器は、前記位相比較回路から生成される前記位相差検出信号に応答して前記可変遅延回路の前記遅延量と前記ローパスフィルタの前記遅延量をそれぞれ制御する第1遅延制御信号と第2遅延制御信号とを生成するものであり、 前記基準電圧の電圧値が、前記レジスタに設定される前記基準コードが前記デジタル・アナログ変換器によって変換されるアナログ電圧の電圧値と略等しく設定可能とされる ことを特徴とする半導体集積回路。 請求項15に記載の半導体集積回路であって、 前記遅延校正動作時に前記遅延校正器の前記入力に前記テスト入力信号に供給する信号生成器を更に具備して、 前記送信機を搭載した情報通信端末の電源投入時および当該情報通信端末を使用した送信動作に先立って、前記遅延校正動作時に前記信号生成器が動作されることで前記テスト入力信号が生成され、前記振幅信号遅延と前記位相信号遅延の差の低減が可能とされる ことを特徴とする半導体集積回路。 請求項16に記載の半導体集積回路であって、 デジタルインタフェースを介して供給可能な直交座標系の同相信号と直交信号を変換することによって前記振幅成分と前記位相成分を生成するデジタル計算システムを更に具備して、 前記送信動作では、前記デジタル計算システムよって生成された前記振幅成分と前記位相成分とがそれぞれ前記振幅信号経路と前記位相信号経路とを介して伝達されて合成可能とされたものであり、 前記送信動作に先立った前記遅延校正動作時には、前記位相信号遅延校正機能によって前記位相変調器の前記位相信号遅延が前記所定の値に校正されるのと並行して、前記信号生成器の動作で前記テスト入力信号が生成され、前記振幅信号遅延と前記位相信号遅延の差の前記低減が可能とされる ことを特徴とする半導体集積回路。 請求項17に記載の半導体集積回路であって、 前記振幅成分と前記位相成分と合成するためのミキサまたはレギュレータの少なくともいずれか一方を更に具備する ことを特徴とする半導体集積回路。 請求項17に記載の半導体集積回路であって、 前記可変遅延器が波形等価の機能を有するイコライザによって構成される ことを特徴とする半導体集積回路。 請求項11に記載の半導体集積回路であって、 前記送信機は、前記デジタル計算システムに供給可能な前記直交座標系の前記同相信号と前記直交信号とはGSM方式およびEDGE方式との両方式であることが可能とされたポーラ変調方式の送信機である ことを特徴とする半導体集積回路。 |
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说明书全文 | 本発明は、送信機およびそれに使用可能な半導体集積回路に関するもので、特にポーラ変調(PM:Polar Modulation)方式の送信機において振幅成分と位相成分の間の遅延不整合を高速かつ高精度に校正するのに有効な技術に関するものである。 近年、携帯電話端末のような通信機器においては、ベースバンドプロセッサの大規模化が進み、微細化による高集積化と低消費電力化を実現するため、デジタル・アナログ変換器(DAC:Digital to Analog Converter)やアナログ・デジタル変換器(ADC:Analog to Digital Converter)をベースバンドプロセッサの内部に含まない傾向にある。 そのため、ベースバンドプロセッサと無線周波数集積回路(RFIC:Radio Frequency Integrated Circuit)との間のインタフェースがデジタル化されることによって、デジタル・アナログ変換器(DAC)とアナログ・デジタル変換器(ADC)はベースバンドプロセッサよりも低集積密度のRFICに含まれるようになっている。 一方、LTE(Long Term Evolution)のように、送受信ベースバンド信号のデータレートは高速化が進んでいるためデジタルインタフェースも高速化が進み、このようなデジタルインタフェースの高速化に対応するためにRFICでもCMOS微細化が進展している。 CMOS微細化によって素子ばらつきが大きくなり、RFIC内部で特性ばらつきの校正(Calibration)を実行する必要のある回路ブロックが増加している。 その結果、FIC内部の個々の回路ブロックに割り当て可能な校正時間が限定される傾向にある。 また、携帯電話端末のような通信機器では送信出力電力が比較的大きいため、他のユーザーの受信信号へ干渉しないように受信帯域や他の無線方式で使用する送信帯域でのスプリアスレベルが規格によって厳しく規定されている。 そのために、送受信機(トランシーバ)が内蔵されているRFICにおいて、受信帯域での雑音レベルの低減が必須となる。 RFICと送信用電力増幅器(HPA:High Power Amplifier)との間に、表面弾性波(SAW:Surface Acoustic Wave)デバイスにより構成されたフィルタを挿入する場合もあるが、携帯電話端末のコスト増となるので、このような高価なフィルタの使用は可能な限り回避する傾向にある。 送信機(トランスミッタ)の低ノイズ化を実現するアーキテクチャとして、ポーラ変調方式が知られている。 特に、GSM(Global System for Mobile Communications)方式とEDGE(Enhanced Data for GSM Evolution)方式との両方式に一つの送信機で対応する場合、GSMが周波数変調方式であることから、位相信号経路を低ノイズ化することが可能であるポーラ変調方式は、ダイレクトコンバージョン方式等の他の方式に対して有利である。 ここでポーラ変調方式は、下記非特許文献1に示すように、直交座標系のI信号とQ信号を振幅と位相に変換して、位相信号を高周波側にアップコンバージョンした後、振幅成分と位相成分とを合成する方式である。 下記非特許文献2には、EDGE送信機として、5つのアーキテクチャが示されており、ポーラ変調方式に関係するものは、後半の3つであり、そのうち2つがポーラ変調器で、最後の一つがポーラループ方式である。 以下、それらのアーキテクチャについて、説明する。 ポーラ変調方式の第1のアーキテクチャは、位相成分をフェーズロックドループ(PLL:Phase Locked Loop)によってアップコンバージョンすることによって、電力増幅器(PA:Power Amplifier)の前のミキサ(Mixer)で振幅成分と位相成分とを合成する方式である。 この方式は、一般的な線形PAを使用することができるため、汎用性は高いアーキテクチャである。 しかし、PAの前で完全変調を適用する場合には、効率と出力電力制御の疑問が存在すると、記載されている。 ポーラ変調方式の第2のアーキテクチャは、位相成分をフェーズロックドループ(PLL)によってアップコンバージョンする一方、振幅成分によって電力増幅器(PA)の出力電力を直接変調して、振幅成分と位相成分を合成する方式である。 この方式では、RFICの出力を飽和出力とすることができるので信号対雑音比(S/N)を向上でき、PAも飽和動作が可能であるので、PAの電力効率も向上する。 しかし、ばらつきの大きいPAのゲインを制御しなければならず、PAの出力電力の線形性が要求される。 ポーラ変調方式の第3のアーキテクチャは、第2のアーキテクチャ同様、PAにて振幅成分と位相成分とを合成するが、フィードバックパスを持つものである。 この方式は第2のアーキテクチャと同様、RFICの出力では、信号対雑音比を向上でき、PAの電力効率も向上する。 その上、フィードバックループを形成しているために、第2のアーキテクチャで問題となるPAの非線形性による影響を抑制することができる。 一方、下記特許文献1には、ポーラ変調送信機の隣接チャネル漏洩電力比(ACPR:Adjacent Channel leakage Power Ratio)を劣化する可能性のある電力増幅器にて再結合される振幅および位相の遅延不整合を補償するために、遅延追跡回路と遅延回路とを使用することが記載されている。 遅延追跡回路は振幅経路の遅延を追跡して、振幅経路の遅延に従って遅延回路は位相遅延を調整して遅延不整合を補償するものである。 また、下記特許文献2には、ポーラ変調送信機にて隣接チャネル漏洩電力比(ACPR)およびエラーベクトル振幅(EVM:Error Vector Magnitude)を劣化する可能性のある振幅信号と位相信号との遅延差を補正する同期調整を行うことが記載されている。 同期調整用の振幅信号と位相信号は遅延差検出回路に供給され、遅延差検出回路の出力信号に従って同期調整制御回路は同期調整回路での遅延を制御するものである。 一方、下記特許文献3には、移動体通信用の無線送信機のフェーズロックドループ(PLL)のループ利得の変動を抑圧することが記載されている。 すなわち、PLLの位相比較器(PD)の第1入力端子には電圧制御発振器(VCO)の出力がダウンコンバージョンミキサ(DCM)を介して供給される一方、位相比較器の第2入力端子に供給される入力信号の周波数はステップ状に変化され、その変化に対する応答が電圧制御発振器(VCO)の出力で検出される。 すなわち、電圧制御発振器(VCO)の出力にカウンタが接続され、カウンタの出力に積分器が接続され、積分器の出力に制御部が接続され、位相比較器(PD)と電圧制御発振器(VCO)との間に接続されたチャージポンプ(CP)のチャージポンプ電流は制御部によって最適化されることにより、PLLのループ利得が最適化される。 Alex W. Hietala, " A Quad−Band 8PSK/GMSK Polar Transceiver ", IEEE JOURNAL OF SOLID−STATE CIRCUITS, VOL. 41, NO. 5, MAY 2006, PP. 1133−1141. Tirdad Sowlati et al, " A Quad−Band GSM/GPRS/EDGE Polar Loop Transmitter " , IEEE JOURNAL OF SOLID−STATE CIRCUITS, VOL. 39, NO. 12, DECEMBER 2004, PP. 2179−2189. 一方、本発明者等は本発明に先立ってポーラ変調方式の無線送信機の機能をサポートするCMOS無線周波数集積回路(RFIC)の研究・開発に従事した。 この研究・開発において、本発明者等はフィードバックパスを持つポーラ変調方式の第3のアーキテクチャは、振幅ループと位相ループとでループ特性を整合する必要があるので、使用可能な電力増幅器(PA)が限定されると言う問題が有ることを明らかとした。 一方、汎用の電力増幅器(PA)が使用できると言う観点からは、オープンでポーラ変調を行う第1と第2のアーキテクチャが有利である。 しかし、ポーラ変調方式の第1と第2のアーキテクチャは、上記特許文献1や上記特許文献2でも課題とされているように振幅成分と位相成分との遅延不整合によって、隣接チャネル漏洩電力比(ACPR)およびエラーベクトル振幅(EVM)の劣化が生じると言う問題が、本発明者等による検討によって明らかとされた。 ポーラ変調方式の無線送信機での振幅成分と位相成分の遅延不整合は、隣接チャネル漏洩電力比(ACPR)およびエラーベクトル振幅(EVM)の劣化を発生する。 図1は、本発明に先立って本発明者等によって検討されたポーラ変調送信機の構成を示す図である。 図1に示すポーラ変調送信機は、I、Q信号発生器105、座標回転デジタル計算(CORDIC:Coordinate Rotation Digital Calculation)システム106、デジタル・アナログ変換器(DAC:Digital to Analog Converter)107、ローパスフィルタ(LPF:Low Pass filter)108、位相変調器(PMMOD)109、ミキサ110、電力増幅器(PA:Power Amplifier)102、スイッチ(SW)103、アンテナ104で構成されている。 ベースバンドプロセッサ101に内蔵されたI、Q信号発生器105は、デジタルインタフェースを介して直交座標系のI信号(同相信号)、Q信号(直交信号)をRFIC100に伝達する。 RFIC100の座標回転デジタル計算システム(CORDIC)106は、I信号、Q信号を変換することによって振幅(ρ)の成分と位相(θ)の成分に生成する。 デジタル振幅成分(ρ)がデジタル・アナログ変換器(DAC)107の入力端子に供給されるので、デジタル・アナログ変換器(DAC)107の出力端子からアナログ振幅信号が生成される。 アナログ振幅信号中に含まれるエイリアス成分が、ローパスフィルタ(LPF)108でフィルタリングされる。 デジタル位相成分(θ)は位相変調器(PMMOD)109に入力されることによって、位相変調器(PMMOD)109により無線周波数成分にアップコンバートされる。 位相変調器(PMMOD)109は、通常フェーズロックドループ(PLL)により構成されている。 フィルタリングされた振幅成分とRF成分にアップコンバートされた位相成分は、ミキサ110で合成され、RFIC100の外部にRF送信信号として出力される。 RFIC100から出力されたRF送信信号は、電力増幅器(PA)102で増幅され、スイッチ(SW)103で出力選択された後に、アンテナ104を介して基地局に送信される。 図1に示すポーラ変調送信機において、振幅信号経路はデジタル・アナログ変換器(DAC)107とローパスフィルタ(LPF)108を経由しているのに対し、位相信号経路は位相変調器(PMMOD)109を経由しており、それぞれ伝達特性が異なる。 そのために、振幅信号経路と位相信号経路で、遅延量が相違する。 振幅信号経路と位相信号経路の遅延量が相違することは、振幅成分と位相成分がミキサ110で合成される結果、隣接チャネル漏洩電力比(ACPR)の劣化とエラーベクトル振幅(EVM)の劣化をもたらす。 EDGE使用ポーラ変調送信機に関して、振幅成分(AM)と位相成分(PM)との間の遅延不整合に対する隣接チャネル漏洩電力比(ACPR)への影響、エラーベクトル振幅(EVM)への影響を図2と図3とにそれぞれ示す。 図2は、EDGE使用ポーラ変調送信機における振幅成分と位相成分との間の遅延不整合による隣接チャネル漏洩電力比(ACPR)に対する影響を示す図である。 図2で、横軸は振幅成分と位相成分の間の遅延不整合の時間差を示す一方、縦軸は隣接チャネル漏洩電力比(ACPR)の大きさを示している。 この図2より、遅延不整合の時間差が増加すると、隣接チャネル漏洩電力比(ACPR)が増大することが理解される。 25nsの遅延不整合の時間差の場合には、400kHzオフセットでの隣接チャネル漏洩電力比(ACPR)が10dB劣化する。 図3は、EDGE使用ポーラ変調送信機における振幅成分と位相成分の間の遅延不整合によるエラーベクトル振幅(EVM)に対する影響を示す図である。 図3で、横軸は振幅成分と位相成分の間の遅延不整合の時間差を示す一方、縦軸はエラーベクトル振幅(EVM)の大きさを示している。 この図3より、遅延不整合の時間差が増加すると、エラーベクトル振幅(EVM)が増大することが理解される。 25nsの遅延不整合の時間差の場合、エラーベクトル振幅(EVM)が0.2%劣化する。 図2と図3とから、振幅成分と位相成分の間の遅延不整合によって、高ビットレートで高性能のEDGE使用ポーラ変調送信機の送信特性である隣接チャネル漏洩電力比(ACPR)とエラーベクトル振幅(EVM)が劣化して、高性能EDGE使用ポーラ変調送信機の送信特性が低下することが理解される。 この送信特性の低下は送信機を構成する送信回路の線形性等による影響と比較しても一番の劣化要因となるものであって、EDGE規格を満足するためにも振幅成分と位相成分との間の遅延不整合は解決されなければならない技術課題である。 更に本発明者等は本発明に先立って、背景技術に記載の上記特許文献1と上記特許文献2とに記載された技術に関して検討を行った。 最初に、上記特許文献1に記載のポーラ変調送信機の遅延追跡回路は、振幅遅延信号の瞬時値と平均値を比較器で比較するため、平均化に長時間が必要で、遅延不整合の補償にも長時間が必要となるものである。 次に、上記特許文献2に記載のポーラ変調送信機では、同期調整用の振幅信号は振幅制御回路とローパスフィルタ(LPF)とから生成されて遅延差検出回路に供給される一方、同期調整用の位相信号は位相信号を高周波位相変調信号に周波数変調するための位相変調器としてのフェーズロックドループ(PLL)の内部の電圧制御発振器(VCO)の発振周波数を制御する位相比較器のローパスフィルタ(LPF)から生成され遅延差検出回路に供給されるものである。 従って、上記特許文献2に記載のポーラ変調送信機で振幅信号と位相信号との遅延差を補正するためには、位相信号に応答してフェーズロックドループ(PLL)のロック動作が終了するのを待つ必要があるので、遅延不整合の補償に長時間が必要となるものである。 一方、本発明に先立ったポーラ変調方式の無線送信機の機能をサポートするRFICの研究において、本発明者等は、振幅成分と位相成分の間の遅延不整合を補償するために、まず位相成分の遅延ばらつきを低減した後、位相成分の遅延ばらつきを校正する方式を検討した。 ポーラ変調送信機の位相成分の遅延ばらつきは、ポーラ変調送信機の位相信号経路を構成する位相変調器としてのフェーズロックドループ(PLL)の遅延ばらつきによって決定される。 ポーラ変調送信機の位相成分の遅延ばらつきを低減するために、本発明に先立った上記の研究において、本発明者等は上記特許文献3に記載のPLLの最適化方式を利用すると言う着想に到達した。 すなわち、上記特許文献3に記載のPLLのキャリブレーション(校正動作)方式は、校正動作期間に位相比較器(PD)と電圧制御発振器(VCO)の間に接続されたチャージポンプ(CP)のチャージポンプ電流を制御部によって最適化してPLLのループ利得を最適化するものである。 上記特許文献3に記載の最適化方式では、位相比較器(PD)の一方の入力端子に供給される基準信号の周波数をステップ変化させて、それに応答する電圧制御発振器(VCO)の発振周波数変化の応答が最適となるようにチャージポンプ(CP)のチャージポンプ電流の電流値が最適化され、PLLのループ利得が最適化される。 しかし、本発明者等による検討によって、上記特許文献3に記載のPLLの最適化方式を利用することによってPLLのループ利得が最適化されるとともにフェーズロックドループ(PLL)の遅延量が略一定に制御可能となることが明らかとされた。 一方、ポーラ変調送信機の振幅成分の遅延ばらつきは、ポーラ変調送信機の振幅信号経路を構成するデジタル・アナログ変換器(DAC)107の遅延ばらつきとローパスフィルタ(LPF)108の遅延ばらつきとによって決定される。 従って、ポーラ変調送信機の振幅信号経路のキャリブレーション(校正動作)を実行することによって振幅成分の遅延ばらつきをPLLのキャリブレーション(校正動作)によって制御されるPLLの略一定の遅延量と略等しく制御することによって振幅成分と位相成分の間の遅延不整合の補償の高速化が可能となるものである。 本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。 本発明の目的は、振幅成分と位相成分とを合成する送信機において、振幅成分と位相成分の間の遅延不整合を高速かつ高精度に校正することにある。 本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。 すなわち、本発明の代表的な実施の形態は、振幅成分(ρ)と位相成分(θ)とを合成する送信機である。 前記振幅成分が伝達される振幅信号経路に、前記振幅成分に応答するデジタル・アナログ変換器(107)と前記デジタル・アナログ変換器の出力が供給されるローパスフィルタ(108)とを具備する。 前記位相成分が伝達される位相信号経路に、前記位相成分を無線周波数成分にアップコンバートする位相変調器(109)を具備する。 前記振幅信号経路に、前記デジタル・アナログ変換器の入力に接続された遅延校正器(201)を更に具備して、遅延校正動作時に前記遅延校正器(201)の入力にテスト入力信号(210)に供給され、前記遅延校正器(201)は前記デジタル・アナログ変換器の前記入力に前記テスト入力信号(210、213)を供給する (図4、図5参照)。 前記遅延校正動作時に前記ローパスフィルタ(108)の出力のテスト出力信号(212)が前記遅延校正器(201)に供給され、前記遅延校正器(201)は前記テスト入力信号(210)に対する前記テスト出力信号(212)の遅延を検出する。 前記遅延校正動作時に、前記テスト出力信号(212)の前記遅延に応答して前記遅延校正器(201)は前記遅延校正器(201)の前記入力から前記ローパスフィルタ(108)の前記出力までの振幅信号遅延を校正して、当該振幅信号遅延と前記位相信号経路の前記位相変調器(109)の位相信号遅延との差を低減することを特徴とする(図6参照)。 本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。 すなわち、本発明によれば、振幅成分と位相成分とを合成する送信機において、振幅成分と位相成分の間の遅延不整合を高速かつ高精度に校正することが可能となるものである。 1. 実施の形態の概要 まず、本願において開示される発明の代表的な実施の形態について概要を説明する。 代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。 [1]本発明の代表的な実施の形態は、振幅成分(ρ)と位相成分(θ)とを合成する送信機である。 前記振幅成分が伝達される振幅信号経路に、前記振幅成分に応答するデジタル・アナログ変換器(107)と前記デジタル・アナログ変換器の出力が供給されるローパスフィルタ(108)とを具備する。 前記位相成分が伝達される位相信号経路に、前記位相成分を無線周波数成分にアップコンバートする位相変調器(109)を具備する。 前記振幅信号経路に、前記デジタル・アナログ変換器の入力に接続された遅延校正器(201)を更に具備して、遅延校正動作時に前記遅延校正器(201)の入力にテスト入力信号(210)に供給されることによって、前記遅延校正器(201)は前記デジタル・アナログ変換器の前記入力に前記テスト入力信号(210、213)を供給するものである(図4、図5参照)。 前記遅延校正動作時に前記ローパスフィルタ(108)の出力のテスト出力信号(212)が前記遅延校正器(201)に供給され、前記遅延校正器(201)は前記テスト入力信号(210)に対する前記テスト出力信号(212)の遅延を検出するものである。 前記遅延校正動作時に、前記テスト出力信号(212)の前記遅延に応答して前記遅延校正器(201)は前記振幅信号経路での前記遅延校正器(201)の前記入力から前記ローパスフィルタ(108)の前記出力までの振幅信号遅延を校正することによって、当該振幅信号遅延と前記位相信号経路の前記位相変調器(109)の位相信号遅延との差を低減することを特徴とするものである(図6参照)。 前記実施の形態によれば、振幅成分と位相成分とを合成する送信機において、振幅成分と位相成分の間の遅延不整合を高速かつ高精度に校正することができる。 好適な実施の形態では、前記位相変調器(109)は前記位相信号遅延を所定の値に校正する位相信号遅延校正機能を有するものである(図14参照)。 前記遅延校正動作時に、前記位相信号遅延校正機能によって前記位相変調器(109)の前記位相信号遅延が前記所定の値に校正される一方、前記テスト出力信号(212)の前記遅延に応答して前記遅延校正器(201)が前記振幅信号遅延を校正して前記振幅信号遅延と前記位相信号遅延の差を低減することを特徴とするものである(図15参照)。 他の好適な実施の形態は、前記信号振幅経路の前記遅延校正器(201)の出力と前記デジタル・アナログ変換器(107)の前記入力との間に接続された可変遅延回路(202)を更に具備する。 前記遅延校正動作時に、前記テスト出力信号(212)の前記遅延に応答して前記遅延校正器(201)は前記可変遅延回路(202)の遅延量と前記ローパスフィルタ(108)の遅延量を制御することによって前記遅延校正器(201)の前記入力から前記ローパスフィルタ(108)の前記出力までの前記振幅信号遅延を校正することを特徴とするものである(図4、図5参照)。 更に他の好適な実施の形態では、前記位相変調器(109)は、位相比較器(401)とチャージポンプ(405)とループフィルタ(400)と制御発振器(402)とを含むフェーズロックドループ(PLL)によって構成されている。 前記位相変調器(109)を構成する前記フェーズロックドループ(PLL)の過渡応答動作での前記制御発振器(402)の発振周波数の測定により前記ループフィルタ(400)を充放電する前記チャージポンプ(405)の充放電電流が調整され、前記位相変調器(109)の前記位相信号遅延が前記所定の値に校正可能とされたことを特徴とするものである(図14参照)。 より好適な実施の形態では、前記遅延校正器(201)は、レジスタ(307)とデジタル比較器(305)と遅延論理回路(304)と位相比較回路(301)とアナログ電圧比較器(302)と遅延調整器(300)とを含むものである(図5参照)。 前記デジタル比較器(305)は、デジタル値の前記テスト入力信号(210)と前記レジスタ(307)に設定される基準コード(312)とを比較するものである。 前記遅延論理回路(304)は、前記デジタル比較器(305)の比較出力信号(313)に応答して参照遅延出力信号(314)を生成するものである。 前記アナログ電圧比較器(302)は、前記ローパスフィルタ(108)の前記出力の前記テスト出力信号(212)と基準電圧(310)とを比較することによって電圧比較出力信号(311)を生成するものである。 前記位相比較回路(301)は、前記遅延論理回路(304)から生成される前記参照遅延出力信号(314)と前記アナログ電圧比較器(302)から生成される前記電圧比較出力信号(311)に応答して位相差検出信号(315)を生成するものである。 前記遅延調整器(300)は、前記位相比較回路(301)から生成される前記位相差検出信号(315)に応答して前記可変遅延回路(202)の前記遅延量と前記ローパスフィルタ(108)の前記遅延量をそれぞれ制御する第1遅延制御信号(214)と第2遅延制御信号(215)とを生成するものである。 前記基準電圧(310)の電圧値が、前記レジスタ(307)に設定される前記基準コード(312)が前記デジタル・アナログ変換器(107)によって変換されるアナログ電圧の電圧値と略等しく設定可能とされたことを特徴とするものである(図5、図6参照)。 他のより好適な実施の形態は、前記遅延校正動作時に前記遅延校正器(201)の前記入力に前記テスト入力信号(210)に供給する信号生成器(200)を更に具備する(図4、図5参照)。 前記送信機を搭載した情報通信端末の電源投入時および当該情報通信端末を使用した送信動作に先立って、前記遅延校正動作時に前記信号生成器(200)が動作されることで前記テスト入力信号(210)が生成され、前記振幅信号遅延と前記位相信号遅延の差の低減が可能とされたことを特徴とするものである。 更に他のより好適な実施の形態は、デジタルインタフェースを介して供給可能な直交座標系の同相信号(I)と直交信号(Q)を変換することによって前記振幅成分(ρ)と前記位相成分(θ)を生成するデジタル計算システム(106)を更に具備する。 前記送信動作では、前記デジタル計算システム(106)よって生成された前記振幅成分(ρ)と前記位相成分(θ)とがそれぞれ前記振幅信号経路と前記位相信号経路とを介して伝達されて合成可能とされたものである。 前記送信動作に先立った前記遅延校正動作時には、前記位相信号遅延校正機能によって前記位相変調器(109)の前記位相信号遅延が前記所定の値に校正されるのと並行して、前記信号生成器(200)の動作で前記テスト入力信号(210)が生成され、前記振幅信号遅延と前記位相信号遅延の差の前記低減が可能とされたことを特徴とするものである(図15参照)。 前記他のより好適な実施の形態によれば、振幅信号経路の遅延校正動作と位相信号経路の遅延校正動作は並列処理で実行されるので、遅延校正動作の処理時間の短縮が可能である。 具体的な実施の形態は、前記振幅成分(ρ)と前記位相成分(θ)と合成するためのミキサ(110)またはレギュレータ(111)の少なくともいずれか一方を更に具備することを特徴とするものである(図4、図16参照)。 より具体的な実施の形態では、前記可変遅延器(202)が波形等価の機能を有するイコライザ(216)によって構成されたことを特徴とするものである(図18参照)。 最も具体的な実施の形態では、前記送信機は、前記デジタル計算システム(106)に供給可能な前記直交座標系の前記同相信号(I)と前記直交信号(Q)とはGSM方式およびEDGE方式との両方式であることが可能とされたポーラ変調方式の送信機であることを特徴とするものである。 〔2〕本発明の別の観点の代表的な実施の形態は、振幅成分(ρ)と位相成分(θ)とを合成する送信機に使用可能な半導体集積回路(100)である。 前記振幅成分が伝達される振幅信号経路に、前記振幅成分に応答するデジタル・アナログ変換器(107)と前記デジタル・アナログ変換器の出力が供給されるローパスフィルタ(108)とを具備する。 前記位相成分が伝達される位相信号経路に、前記位相成分を無線周波数成分にアップコンバートする位相変調器(109)を具備する。 前記振幅信号経路に、前記デジタル・アナログ変換器の入力に接続された遅延校正器(201)を更に具備して、遅延校正動作時に前記遅延校正器(201)の入力にテスト入力信号(210)に供給されることによって、前記遅延校正器(201)は前記デジタル・アナログ変換器の前記入力に前記テスト入力信号(210、213)を供給するものである(図4、図5参照)。 前記遅延校正動作時に前記ローパスフィルタ(108)の出力のテスト出力信号(212)が前記遅延校正器(201)に供給され、前記遅延校正器(201)は前記テスト入力信号(210)に対する前記テスト出力信号(212)の遅延を検出するものである。 前記遅延校正動作時に、前記テスト出力信号(212)の前記遅延に応答して前記遅延校正器(201)は前記振幅信号経路での前記遅延校正器(201)の前記入力から前記ローパスフィルタ(108)の前記出力までの振幅信号遅延を校正することによって、当該振幅信号遅延と前記位相信号経路の前記位相変調器(109)の位相信号遅延との差を低減することを特徴とするものである(図6参照)。 前記実施の形態によれば、振幅成分と位相成分とを合成する送信機に使用可能な半導体集積回路において、振幅成分と位相成分の間の遅延不整合を高速かつ高精度に校正することができる。 2. 実施の形態の詳細 次に、実施の形態について更に詳述する。 尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。 [実施の形態1] 図4に示す本発明の実施の形態1によるポーラ変調送信機は、図1に示した本発明に先立って本発明者等によって検討されたポーラ変調送信機に対して信号生成器200と遅延校正器201と可変遅延器202とが追加されている。 従って、図4に示す本発明の実施の形態1によるポーラ変調送信機は、振幅信号経路の遅延量(すなわち、可変遅延器202とデジタル・アナログ変換器(DAC)107とローパスフィルタ(LPF)108の全遅延量)と位相信号経路の遅延量(すなわち、位相変調器(PMMOD)109の遅延量)とを一致させる機能を持っている。 尚、可変遅延器202とデジタル・アナログ変換器(DAC)107とローパスフィルタ(LPF)108の全遅延量と比較して、振幅信号経路上での遅延校正器201自体の遅延量は極めて小さな値に設定されている。 尚、ローパスフィルタ(LPF)108は、デジタル・アナログ変換器(DAC)107の出力の量子化雑音や動作雑音を低減する機能を有するものである。 信号生成器200は、入力クロック(図示せず)をベースにして三角波信号等の信号を生成する。 尚、信号生成器200は、カウンタや波形生成リードオンリーメモリ(ROM:Read Only Memory)等によって構成されている。 遅延校正器201には、信号生成器200の出力210と、座標回転デジタル計算システム(CORDIC)106の出力211と、ローパスフィルタ(LPF)108の出力212が供給される。 振幅信号経路の遅延校正動作時には、遅延校正器201は可変遅延器202の入力213からローパスフィルタ(LPF)108の出力212までの遅延量(振幅信号経路の遅延量)と位相変調器(PMMOD)109の遅延量(位相信号経路の遅延量)と等しくなるように、可変遅延器202の遅延量とローパスフィルタ(LPF)108のカットオフ周波数とを校正するものである。 この遅延校正器201の詳細な構成は、図5を参照して、後述される。 可変遅延器202は、遅延校正器201から生成される制御出力信号214に従った遅延を入力213に与えた後、デジタル・アナログ変換器(DAC)107に伝達する。 可変遅延器202は、デジタルフィルタ、フリップフロップ、複数段の遅延回路列等で構成されることが可能である。 図4に示すポーラ変調送信機において、遅延校正器201から生成される制御出力信号215に従ってローパスフィルタ(LPF)108のカットオフ周波数が校正され、遅延量が校正されるものである。 尚、可変遅延器202での遅延量の校正と比較して、ローパスフィルタ(LPF)108のカットオフ周波数の校正では、遅延量が荒く校正される。 《遅延校正器》 図5に示したように、遅延校正器201は、遅延調整器300、位相比較器301、アナログ電圧比較器302、基準電圧源303、N段フリップフロップ304、デジタル比較器305、スイッチ306、基準デジタルコードレジスタ307によって構成されている。 遅延校正器201には、信号生成器200の出力210と、座標回転デジタル計算システム(CORDIC)106の出力211と、ローパスフィルタ(LPF)108の出力212が供給される。 振幅信号経路の遅延校正動作時には、遅延校正器201は、信号生成器200からの信号210とローパスフィルタ(LPF)108の出力212から遅延制御信号214、215を生成して、可変遅延器202の遅延量とローパスフィルタ(LPF)108の遅延量を制御するものである。 スイッチ306は遅延校正動作時には信号生成器200の出力210を選択して、それ以外の時には座標回転デジタル計算システム(CORDIC)106の出力211を選択する信号選択機能を持っている。 デジタル比較器305は遅延校正動作時において動作して、スイッチ306から供給される信号生成器200の出力210とレジスタ307から供給される基準コード値312の大小関係を比較する。 信号生成器200の出力210がレジスタ307の基準コード値312以上になった時、デジタル比較器305の出力313はローレベル“0”からハイレベル“1”に変化する。 デジタル比較器305の出力313はN段フリップフロップ304に供給され、Nクロック分遅延された遅延出力314が位相比較器301の一方の入力端子に供給され、この遅延出力314が遅延校正動作時の参照信号とされる。 ここで、基準デジタルコードレジスタ307の基準コード値312がデジタル・アナログ変換器(DAC)107に入力に供給された時、ローパスフィルタ(LPF)108の出力の電圧レベルが基準電圧源303から出力される基準電圧310(Vref)と等しくなるようなデジタル値に設定されている。 尚、N段フリップフロップ304の遅延量は、位相変調器(PMMOD)109での遅延をクロック信号の周期で丸め処理された値に設定されている。 基準電圧源303から一定の基準電圧310(Vref)が出力されて、アナログ電圧比較器302はローパスフィルタ(LPF)108の出力212の電圧レベルと基準電圧310(Vref)とを比較する。 ローパスフィルタ(LPF)108の出力212の電圧レベルが基準電圧310(Vref)より高くなった時点で、アナログ電圧比較器302の出力311はローレベル“0”からハイレベル“1”へ変化する。 位相比較器301はアナログ電圧比較器302の出力311と参照信号としてのN段フリップフロップ304の遅延出力314の位相差を検出して、位相差検出信号315を遅延調整器300の入力に供給する。 尚、この位相比較器301は、論理回路を使用したデジタル位相比較器で構成されることも可能であり、またギルバートセル等によるアナログ乗算器を使用したアナログ位相比較器で構成されることも可能である。 遅延調整器300は位相比較器301の位相差検出信号315と収束目標の位相の差分を検出して、検出結果を累算する。 そして、累算結果をベースに振幅信号経路の遅延量を制御するために、遅延調整器300は遅延制御信号214、215を生成して可変遅延器202の遅延量とローパスフィルタ(LPF)108のカットオフ周波数とを制御する。 遅延校正動作が終了した時点で、遅延制御信号214、215の値は遅延調整器300の内部のレジスタ等に格納されるものである。 《遅延校正動作》 図6の例では、信号生成器200の出力210として三角波信号(鋸歯波信号)を出力しているが、その他の周期信号の使用が可能である。 遅延校正動作時に信号生成器200から三角波信号210が生成されると、スイッチ306を介してデジタル比較器305には三角波信号210が供給される一方、可変遅延器202には三角波信号213が供給される。 デジタル比較器305にて、三角波信号210はレジスタ307の出力の基準コード312と比較され、三角波信号210が基準コード312以上となった時に立ち上り、三角波信号203が立ち下がる時に立ち下がる方形波出力313がデジタル比較器305の出力に生成される。 この方形波出力313はN段フリップフロップ304によって遅延され、遅延校正動作時の参照信号としての遅延出力314が位相比較器301の一方の入力端子に供給される。 一方、可変遅延器202に供給された三角波信号213は、可変遅延器202で遅延され、デジタル・アナログ変換器(DAC)107でアナログ信号に変換され、ローパスフィルタ(LPF)108でエイリアス成分が低減され、遅延三角波信号212となり、遅延校正器201のアナログ電圧比較器302にフィードバックされる。 遅延三角波信号212はアナログ電圧比較器302により基準電圧310(Vref)と比較され、図6に示すように、基準電圧310(Vref)以上となったタイミングで立ち上り、遅延三角波信号212が立ち下がるタイミングで立ち下がる方形波311がアナログ電圧比較器302から出力されるものである。 この方形波311と遅延校正動作時の参照信号としての遅延出力314とが位相検出器301に供給されることよって、両信号311、314の位相差に対応する位相差検出信号315が位相検出器301の出力から生成されて、遅延調整器300の入力に供給される。 遅延調整器300において、N段フリップフロップ304の遅延量から位相変調器(PMMOD)109の遅延量を減算した差分遅延値と位相差検出信号315の位相差とが比較される。 位相差検出信号315の位相差が差分遅延値よりも大きければ、遅延制御信号214が上昇して、可変遅延器202の遅延量が増加する。 また位相検出器301の位相差検出信号315の位相差が差分遅延値よりも大きければ、遅延制御信号215が上昇して、ローパスフィルタ(LPF)108のカットオフ周波数が低下され、ローパスフィルタ(LPF)108の遅延量を増加される。 また基準デジタルコードレジスタ307の基準コード312がデジタル・アナログ変換器(DAC)107によって変換されたアナログ電圧が、基準電圧源303の基準電圧310(Vref)と等しく設定されているので、アナログ電圧比較器302の方形波出力311と遅延校正動作時の参照信号としての遅延出力314の位相差に対応する位相差検出信号315を位相比較器301で検出することによって可変遅延器202とデジタル・アナログ変換器(DAC)107とローパスフィルタ(LPF)108の遅延量が検出することができる。 すなわち、N段フリップフロップ304の遅延量から位相差検出信号315の位相差を減算した差分遅延値が、可変遅延器202とデジタル・アナログ変換器(DAC)107とローパスフィルタ(LPF)108の遅延量となる。 従って、この遅延量が位相変調器(PMMOD)109の遅延量と一致するように、N段フリップフロップ304の遅延量から位相変調器(PMMOD)109の遅延量を減算した差分遅延値と位相差検出信号315の位相差とが等しくなるように、ローパスフィルタ(LPF)108のカットオフ周波数と可変遅延器202の遅延量が制御され、遅延校正動作が実行される。 実際は、N段フリップフロップ304の遅延量から位相差検出信号315の位相差を減算した差分遅延値は極めて小さな値に設定されているので、位相差検出信号315の位相差も極めて小さな値となる。 従って、N段フリップフロップ304の遅延量に依存する遅延校正動作時の参照信号としての遅延出力314の位相とアナログ電圧比較器302の方形波出力311の位相とが同期するように、遅延制御信号214、215によって可変遅延器202とデジタル・アナログ変換器(DAC)107とローパスフィルタ(LPF)108の遅延量が制御される。 《他の遅延校正器》 図7に示す遅延校正器201が図5に示した遅延校正器201と相違するのは、図5に示した遅延校正器201に含まれる位相比較器301が図7に示す遅延校正器201では時間デジタル変換器(TDC:Time to Digital Converter)308に置換され、時間デジタル変換器(TDC)308の出力316が遅延調整器300の入力に供給される点である。 この時間デジタル変換器(TDC)308は、2つの入力端子に供給される2つの入力信号の入力時間差をデジタル出力316に変換するものであって、このデジタル出力316は時間デジタル変換器(TDC)308の分解能によって丸め処理された値となる。 この場合に、時間デジタル変換器(TDC)308の分解能と可変遅延器202の単位遅延時間と等しい関係かまたは倍数の関係であれば、時間デジタル変換器(TDC)308の検出結果316によって直接、可変遅延器202の遅延量を決定することが可能となり、高速な遅延校正が可能となるものである。 《回路ばらつきによる影響》 図8に示すようにアナログ電圧比較器302にオフセットが存在する場合、遅延三角波信号212が基準電圧310(Vref)以上となっても方形波311は立ち上がらず、基準電圧310(Vref)にオフセット分を加算した電圧320以上となるタイミングで方形波311が立ち上がる。 遅延校正器201は、方形波311の立ち上りタイミングを検出して振幅信号経路の遅延を検出しているので、アナログ電圧比較器302のオフセットが大きい場合には、振幅信号経路の遅延校正の精度が劣化して、隣接チャネル漏洩電力比(ACPR)およびエラーベクトル振幅(EVM)の劣化が生じる。 次に図9は、図4と図5と図7に示す本発明の実施の形態1によるポーラ変調送信機の遅延校正器201に含まれる基準電圧源303の出力電圧310(Vref)にばらつきが存在する場合のアナログ電圧比較器302の出力311への影響を示す図である。 図9は、基準電圧310(Vref)が理想的な値より高くなった例を示している。 基準電圧310が高くなると、遅延三角波信号212が基準電圧310(Vref)以上となるタイミングが遅くなるため、方形波311の立ち上りタイミングが基準電圧310にばらつきがない場合に比較して遅延するものとなる。 そのために、可変遅延器202とデジタル・アナログ変換器(DAC)107とローパスフィルタ(LPF)108との遅延量が実際の遅延量よりも大きく検出されるので、図8で説明したオフセットの影響と同様に、振幅信号経路の遅延校正の精度が劣化する。 基準電圧310(Vref)が理想値より低下した場合は、方形波311の立ち上りタイミングは早くなるので、可変遅延器202とデジタル・アナログ変換器(DAC)107とローパスフィルタ(LPF)108の遅延量が実際の遅延量よりも小さく検出されてしまい、やはり幅信号経路の遅延校正の精度が劣化する。 さらに、図10は、図4と図5と図7とに示す本発明の実施の形態1によるポーラ変調送信機に含まれるデジタル・アナログ変換器(DAC)107とローパスフィルタ(LPF)108のゲインにばらつきが存在する場合のアナログ電圧比較器302の出力311への影響を示す図である。 図10は、デジタル・アナログ変換器(DAC)107とローパスフィルタ(LPF)108のゲインが設計値よりも大きくなった場合の例を示している。 図10に示すようにデジタル・アナログ変換器(DAC)107とローパスフィルタ(LPF)108のゲインが設計値より大きい場合には、遅延三角波信号212はゲインばらつきのない場合の遅延三角波信号321よりも早期に基準電圧310(Vref)と交差する。 そのために、ゲインばらつきのない場合と比較して、方形波311の立ち上りタイミングが早くなり、可変遅延器202とデジタル・アナログ変換器(DAC)107とローパスフィルタ(LPF)108の遅延量が実際の遅延量よりも小さく検出されてしまう。 逆にゲインが設計値より小さい場合は、ゲインばらつきのない場合と比較して方形波311が遅れて立ち上がるため可変遅延器202とデジタル・アナログ変換器(DAC)107とローパスフィルタ(LPF)108との遅延量が実際の遅延量よりも大きく検出されてしまう。 以上、図8と図9と図10とを使用して説明したように、アナログ電圧比較器302のオフセットと基準電圧源303の基準電圧310(Vref)のばらつきとデジタル・アナログ変換器(DAC)107およびローパスフィルタ(LPF)108のゲインばらつきの3者は、遅延三角波信号212が供給されるアナログ電圧比較器302の出力方形波311の立ち上りタイミングを変動させて、可変遅延器202とデジタル・アナログ変換器(DAC)107とローパスフィルタ(LPF)108との遅延量を実際の遅延量から変動させてしまう。 しかし、これらばらつきの影響で変動した分で遅延三角波信号212のレベルを変化させて基準電圧310(Vref)と交差する実際のタイミングを理想的なタイミングに同期させることによって、ばらつきの影響をキャンセルすることが可能である。 例えば、アナログ電圧比較器302のオフセット分を可変遅延器202の入力に供給される三角波信号213に加算することによって、アナログ電圧比較器302のオフセット分で遅延三角波信号212のレベルを変化させるものである。 そのために、図11に示すように、信号生成器200の出力210と可変遅延器202の入力に供給される三角波信号213とに、オフセット分を上乗せするものである。 尚、図11は、図4と図5と図7に示す本発明の実施の形態1によるポーラ変調送信機の遅延校正器201に含まれるアナログ電圧比較器302のオフセットの影響が、信号生成器200の出力210と可変遅延器202の入力に供給される三角波信号213と遅延三角波信号212とのレベル変化と、基準電圧310(Vref)のレベル変化320でキャンセルされることを示す図である。 すなわち、図11に示すように、アナログ電圧比較器302のオフセット分で、信号生成器200の出力210と可変遅延器202の入力に供給される三角波信号213と遅延三角波信号212とのレベル変化が設定される。 また、図11に示すように、アナログ電圧比較器302のオフセット分で、基準電圧310(Vref)から基準電圧320までのレベル変化が設定される。 このようにして、アナログ電圧比較器302によってレベル変化後の遅延三角波信号212とレベル変化後の基準電圧320を比較することによって、アナログ電圧比較器302の出力方形波311の立ち上りタイミングの変動を補償することが可能となる。 尚、基準電圧310(Vref)を基準電圧320までレベル変化させたので、基準デジタルコードレジスタ307の基準コード312の値を基準電圧310(Vref)に対応するデジタル値から基準電圧320に対応するデジタル値に変更するものである。 《改良型遅延校正器》 図12に示す改良型遅延校正器201が、図5に示した遅延校正器201と相違するのは、図12に示す改良型遅延校正器201には図5に示した遅延校正器201に含まれていないしきい値調整器309と加算器318と加算器319とが追加されていることである。 図12に示した改良型遅延校正器201では、しきい値調整器309はアナログ電圧比較器302のオフセットをベースに基準電圧310(Vref)のばらつきとデジタル・アナログ変換器(DAC)107およびローパスフィルタ(LPF)108のゲインばらつきとに従って補償オフセット信号317を生成するものである。 信号生成器200からの信号210としきい値調整器309からの補償オフセット信号317とは加算器319の一方の入力端子と他方の入力端子とにそれぞれ供給されて、加算器319の出力端子からレベル変化された信号210がスイッチ306の一方の入力端子に供給される。 基準デジタルコードレジスタ307の基準コードとしきい値調整器309からの補償オフセット信号317とは加算器318の一方の入力端子と他方の入力端子とにそれぞれ供給されて、加算器318の出力端子からレベル変化された基準コード312がデジタル比較器305の他方の入力端子に供給される。 図12に示す改良型遅延校正器201を含んだ図4に示す本発明の実施の形態1によるポーラ変調送信機によれば、アナログ電圧比較器302のオフセットと基準電圧源303の基準電圧310(Vref)のばらつきとデジタル・アナログ変換器(DAC)107およびローパスフィルタ(LPF)108のゲインばらつきの3者が存在したとしても、アナログ電圧比較器302の出力方形波311の立ち上がりタイミングの変動を補償することが可能となる。 その結果、図12に示す改良型遅延校正器201を含んだ図4に示す本発明の実施の形態1によるポーラ変調送信機によれば、回路ばらつきによる幅信号経路の遅延校正の精度の劣化を軽減することが可能となる。 《改良型遅延校正器のしきい値調整器》 図13に示すように、信号生成器200の出力210はゼロレベルに固定されており、アナログ電圧比較器302に基準電圧源303からオフセット加算基準電圧320とローパスフィルタ(LPF)108の出力から遅延三角波信号212とが供給されている。 ローパスフィルタ(LPF)108の出力の遅延三角波信号212のレベルがオフセット加算基準320よりも低い期間では、アナログ電圧比較器302の出力方形波311はローレベル“0”である。 するとしきい値調整器309は補償オフセット信号317を上昇させるので、可変遅延器202の入力に供給される三角波信号213のレベルも同様に、上昇する。 従って、補償オフセット信号317の上昇による三角波信号213の上昇に伴いローパスフィルタ(LPF)108の出力の遅延三角波信号212はアナログ電圧比較器302のオフセット加算基準320以上となって、アナログ電圧比較器302の出力方形波311はハイレベル“1”となる。 出力方形波311がハイレベル“1”になると、しきい値調整器309は補償オフセット信号317を低下するので、三角波信号213のレベルも低下する。 この動作が繰り返されることにより、しきい値調整器309から生成される補償オフセット信号317の値は収束する。 収束結果の補償オフセット信号317の値をしきい値調整器309は次に動作するまで内部のレジスタに保持して、補償オフセット信号317を遅延校正動作の期間中に加算器318の他方の入力端子と加算器319の他方の入力端子とに供給する。 《位相変調器としてのPLL》 図14に示すように、図4に示す本発明の実施の形態1よるポーラ変調送信機に含まれる位相変調器(PMMOD)109としてのフェーズロックドループ(PLL)は、上記特許文献3に記載されたPLLと同様に、位相比較器(PD)401と、チャージポンプ(CP)405と、ループフィルタ(Loop Filter)400と、電圧制御発振器(VCO)402と、カウンタ403と、積分器(アキュムレータ)404と、チャージポンプ電流制御部406と、ダウンコンバージョンミキサ(DCM)407と、シンセサイザ408と、可変分周器409と、ΣΔ変調器411と、スイッチ410と、基準周波数信号源412とによって構成されている。 図4に示す本発明の実施の形態1によるポーラ変調送信機の送信動作モードで、図14に示したフェーズロックドループ(PLL)では基準周波数信号源412から供給される送信中間周波数信号をスイッチ410が選択して位相比較器(PD)401の第2入力端子IN−2に供給され、位相比較器(PD)401の第1入力端子IN−1にダウンコンバージョンミキサ(DCM)407の出力から生成される負帰還中間周波数信号が供給される。 位相比較器(PD)401の第2入力端子IN−2に供給される送信中間周波数信号は、図4に示したポーラ変調送信機の座標回転デジタル計算(CORDIC)システム106から生成される位相(θ)の成分が含まれている。 位相比較器(PD)401の出力に接続されたチャージポンプ(CP)405の充放電電流によってループフィルタ(Loop Filter)400が充放電されて、発振周波数を決定する発振制御電圧がループフィルタ(Loop Filter)400から電圧制御発振器(VCO)402の発振制御入力端子に供給される。 電圧制御発振器(VCO)402の出力端子から、図4に示すポーラ変調送信機の電力増幅器(PA)102の入力に接続されたミキサ110に供給される送信無線周波数信号が生成される。 この送信無線周波数信号は当然のことながら、座標回転デジタル計算(CORDIC)システム106から生成される位相(θ)の成分を含んでいる。 ダウンコンバージョンミキサ(DCM)407の一方の入力端子と他方の入力端子に電圧制御発振器(VCO)402から送信無線周波数信号とシンセサイザ408からの基準無線周波数信号がそれぞれ供給されるので、ダウンコンバージョンミキサ(DCM)407の出力から生成される負帰還中間周波数信号が位相比較器(PD)401の第1入力端子IN−1に供給される。 図4に示した本発明の実施の形態1によるポーラ変調送信機の遅延校正動作時では、下記のような手順によって図14に示すフェーズロックドループ(PLL)の伝達関数(遅延量)の校正動作が実行される。 まず、この校正動作では、可変分周器409から供給される分周出力信号がスイッチ410によって選択されて位相比較器(PD)401の第2入力端子IN−2に供給される。 最初、ΣΔ変調器411から可変分周器409の分周制御入力端子に比較的大きな一定の値が供給されることによって、可変分周器409に比較的大きな分周比が設定される。 従って、シンセサイザ408からの基準無線周波数信号が可変分周器409の比較的大きな分周比によって分周され、比較的低い一定の周波数の分周出力信号が可変分周器409からスイッチ410を介し位相比較器(PD)401の第2入力端子IN−2に供給される。 この状態で、図14に示したフェーズロックドループ(PLL)がロック動作を開始して、電圧制御発振器(VCO)402は比較的低い周波数の送信無線周波数信号を発振する。 PLLのロック動作中の電圧制御発振器(VCO)402の比較的低い周波数の送信無線周波数信号に応答してカウンタ403がサンプリング・クロック(図示せず)をカウントして、積分器(アキュムレータ)404はカウンタ403のカウント値を積分する。 次に、ΣΔ変調器411から可変分周器409の分周制御入力端子に比較的小さな一定の値が供給されることによって、可変分周器409に比較的小さな分周比が設定される。 従って、シンセサイザ408からの基準無線周波数信号が可変分周器409の比較的小さな分周比によって分周され、比較的高い一定の周波数の分周出力信号が可変分周器409からスイッチ410を介し位相比較器(PD)401の第2入力端子IN−2に供給されるようになる。 すると、図14に示したフェーズロックドループ(PLL)が過渡動作を開始して、電圧制御発振器(VCO)402の送信無線周波数信号は比較的低い周波数から高い周波数に変化して、電圧制御発振器(VCO)402はその後に一定の高い周波数の送信無線周波数信号が発振するものとなる。 この過渡動作中の電圧制御発振器(VCO)402の変化中の周波数の送信無線周波数信号に応答して、カウンタ403がサンプリング・クロックをカウントして、積分器(アキュムレータ)404はカウンタ403のカウント値を積分する。 従って、PLLのロック動作中のカウンタ403のカウント値と過渡動作中のカウンタ403のカウント値との比から図14に示すフェーズロックドループ(PLL)のループ利得と遅延量の目標特性からの誤差がチャージポンプ電流制御部406で計算され、PLLのループ利得と遅延量とを目標特性に一致させるため補正データがチャージポンプ電流制御部406で計算される。 この補正データがチャージポンプ電流制御部406からチャージポンプ(CP)405に供給されて、チャージポンプ(CP)405の充放電電流がPLLのループ利得と遅延量を目標特性に一致させるために最適化された値に設定されることが可能となるものである。 上記のような手順によって図14に示すフェーズロックドループ(PLL)の伝達関数(遅延量)の校正動作が実行され、図4に示す本発明の実施の形態1によるポーラ変調送信機に含まれる位相変調器(PMMOD)109としてのフェーズロックドループ(PLL)の遅延量を目標の遅延量に一致させることが可能となる。 一例としては、図4に示すポーラ変調送信機に含まれる位相変調器(PMMOD)109としてのフェーズロックドループ(PLL)の遅延量は、図5に示す遅延校正器201のN段フリップフロップ304の遅延量と略等しい値に設定される。 従って、ポーラ変調送信機の振幅信号経路の遅延校正動作によって、可変遅延器202とデジタル・アナログ変換器(DAC)107とローパスフィルタ(LPF)108の全遅延量が、N段フリップフロップ304の遅延量と略等しく設定されることとなる。 またポーラ変調送信機の位相信号経路の遅延校正動作(PLLの伝達関数の校正動作)によって、ポーラ変調送信機の位相変調器(PMMOD)109としてのフェーズロックドループ(PLL)の遅延量が、N段フリップフロップ304の遅延量と略等しく設定されることとなる。 その結果、図4に示すポーラ変調送信機にて、振幅信号経路の可変遅延器202とデジタル・アナログ変換器(DAC)107とローパスフィルタ(LPF)108との全遅延量と位相信号経路の位相変調器(PMMOD)109としてのフェーズロックドループ(PLL)の遅延量とが略等しく設定となることが可能となるものである。 《遅延校正動作のシーケンス》 図15に示す遅延校正動作は振幅信号経路の遅延校正動作と位相信号経路の遅延校正動作とを含み、振幅信号経路の遅延校正動作と位相信号経路の遅延校正動作は並列処理で実行されるので、遅延校正動作の処理時間の短縮が可能である。 図15に示すように、図4に示すポーラ変調送信機を搭載した携帯電話端末の電源投入時およびこの携帯電話端末を使用した送信動作の前にアイドル状態1501から校正動作(キャリブレーション動作)1502に状態遷移する。 校正動作1502の開始により、振幅信号経路の遅延校正動作1503〜1505と位相信号経路の遅延校正動作1506〜1507とが並列に開始される。 振幅信号経路の遅延校正動作のしきい値調整のステップ1503では、図12で説明した改良型遅延校正器201に含まれたしきい値調整器309の補償オフセット値317の値が設定される。 その後、ローパスフィルタ(LPF)108のカットオフ周波数と遅延量の校正のステップ1504と可変遅延器202の遅延量の校正のステップ1505とで、図12の改良型遅延校正器201に含まれる遅延調整器300から生成される遅延制御信号214、215による可変遅延器202の遅延量とローパスフィルタ(LPF)108のカットオフ周波数と遅延量の制御が実行される。 このようにして、ポーラ変調送信機の振幅信号経路の可変遅延器202とデジタル・アナログ変換器(DAC)107とローパスフィルタ(LPF)108の全遅延量を、目標の遅延量に一致させることが可能となる。 位相信号経路の遅延校正動作のPLLロックのステップ1506では、図14にて説明したように、ΣΔ変調器411によって可変分周器409に大きな分周比が設定され、低周波数の分周出力信号が可変分周器409からスイッチ410を介し位相比較器(PD)401の第2入力端子IN−2に供給されて、フェーズロックドループ(PLL)がロック動作を開始する。 PLLのロック動作中の電圧制御発振器(VCO)402の低周波数の送信無線周波数信号に応答する積分器404によるカウント積分値が、得られるものである。 位相信号経路の遅延校正動作のPLLの伝達関数・(遅延量)校正のステップ1507では、図14で説明したように、ΣΔ変調器411によって可変分周器409の分周比は大きな値から小さな値に変更されて、過渡動作中のPLLの電圧制御発振器(VCO)402の変化中の送信無線周波数信号に応答する積分器404によるカウント積分値が得られて、ポーラ変調送信機の位相信号経路の位相変調器(PMMOD)109としてのフェーズロックドループ(PLL)の遅延量を目標の遅延量に一致させることが可能となる。 このようにして、振幅信号経路の遅延校正動作と位相信号経路の遅延校正動作を含む遅延校正動作が完了すると、次のステップ1508で、図4と図5と図7と図12と図14で説明した本発明の実施の形態1によるポーラ変調送信機は送信動作を開始するものである。 このステップ1508での送信動作では、良好な隣接チャネル漏洩電力比(ACPR)およびエラーベクトル振幅(EVM)の送信特性を実現することが可能となる。 [実施の形態2] 図16に示す本発明の実施の形態2によるポーラ変調送信機が図4に示した本発明の実施の形態1によるポーラ変調送信機と相違するのは、下記の点である。 すなわち、図4に示した本発明の実施の形態1によるポーラ変調送信機は冒頭で説明したポーラ変調方式の第1のアーキテクチャであって、電力増幅器(PA)102の前のミキサ110で振幅成分と位相成分とを合成する方式である。 それに対して、図16に示す本発明の実施の形態2によるポーラ変調送信機は冒頭で説明したポーラ変調方式の第2のアーキテクチャであって、振幅成分によって電力増幅器(PA)102の出力電力を直接に変調して、振幅成分と位相成分とを合成する方式である。 すなわち、図16に示す本発明の実施の形態2によるポーラ変調送信機においては、図4に示したポーラ変調送信機に含まれていたミキサ110が省略され、その代わりにレギュレータ111が追加されている。 このレギュレータ111は電源電圧Vdd(図示せず)と電力増幅器(PA)102の電源電圧供給端子との間に接続され、レギュレータ111の制御入力端子にはローパスフィルタ(LPF)108の出力から振幅信号経路の振幅成分信号が供給されるものである。 レギュレータ111の制御入力端子での振幅成分信号に応答してレギュレータ111の導通度が制御されるので、電力増幅器(PA)102の電源電圧供給端子での動作電圧212の電圧レベルが制御される。 この方式では、ポーラ変調送信機の位相信号経路の位相変調器(PMMOD)109の位相成分信号を飽和出力にできるので信号対雑音比(S/N)を向上でき、電力増幅器(PA)102も飽和動作が可能であるので、電力増幅器(PA)102の電力効率も向上する。 尚、この方式の場合には、遅延校正器201にフィードバックにて供給されるローパスフィルタ(LPF)108の出力212は電力増幅器(PA)102の電源電圧供給端子での動作電圧212となる。 更に、この方式でのレギュレータ111は、LDO(Low voltage Drop Output)型レギュレータと呼ばれ、レギュレータ111のトランジスタにはPチャンネルMOSトランジスタもしくはPNP型バイポーラトランジスタが選択される。 その結果、レギュレータ111の制御入力端子の振幅成分信号をローレベルとすると、レギュレータ111のトランジスタの電圧損失は極めて小さくなって、電力増幅器(PA)102の電源電圧供給端子での動作電圧212の電圧レベルを略電源電圧Vddまで上昇することが可能となる。 [実施の形態3] 図17に示す本発明の実施の形態3によるポーラ変調送信機が図4に示した本発明の実施の形態1によるポーラ変調送信機と相違するのは、下記の点である。 すなわち、図17に示す本発明の実施の形態3によるポーラ変調送信機においては、図4に示したポーラ変調送信機のRFIC100に含まれていた信号生成器200がベースバンドプロセッサ101に含まれている。 図17に示した本発明の実施の形態3によるポーラ変調送信機の遅延校正動作時では、ベースバンドプロセッサ101の信号生成器200からの信号がI、Q信号発生器105に供給され、I、Q信号発生器105から生成されるI(同相)信号、Q(直交)信号を座標回転デジタル(CORDIC)システム106が校正動作用の振幅成分信号(ρ)を出力211に変換して遅延校正器201に供給するものである。 この場合、RFIC100と比較して微細化の速度が速いベースバンドプロセッサ101内部に信号生成器200が内蔵可能であるので、種々のテスト信号が生成可能な波形生成リードオンリーメモリ(ROM)を内蔵しても、ベースバンドプロセッサ101の半導体チップ面積の増大を軽減することが可能である。 [実施の形態4] 図18に示す本発明の実施の形態4によるポーラ変調送信機が図4に示した本発明の実施の形態1によるポーラ変調送信機と相違するのは、下記の点である。 すなわち、図18に示す本発明の実施の形態4によるポーラ変調送信機においては、図4に示したポーラ変調送信機の振幅信号経路に含まれていた可変遅延器202がイコライザ(波形等価器)216に置換されている点である。 図18に示したポーラ変調送信機では、イコライザ216はデジタル・アナログ変換器(DAC)107の入力に接続されているので、イコライザ216はデジタル・フィルタによって構成されている。 図18に示したポーラ変調送信機において、遅延校正器201から生成される制御出力信号214によってデジタル・フィルタにより構成された可変遅延器としてのイコライザ216の遅延量を制御するために、制御出力信号214によってデジタル・フィルタの各タップ係数が制御される。 尚、図18に示した本発明の実施の形態4によるポーラ変調送信機において、波形等価機能を有するイコライザ216を可変遅延器として使用することによって、ローパスフィルタ(LPF)108の周波数帯域を狭くすることが可能である。 従って、ローパスフィルタ(LPF)108として、次数の低いフィルタを使用することが可能であるので、RFIC100の半導体チップ面積の増大を軽減することが可能である。 [シミュレーション結果] 図19には、図6と同様に信号生成器200の三角波信号210、遅延三角波信号212、参照遅延出力314、方形波311、位相差検出信号315、遅延制御信号215、遅延制御信号214の信号波形が示されている。 図20は、図4と図5に示した本発明の実施の形態1によるポーラ送信変調器をEDGE使用ポーラ変調送信機に適用した場合の入力スペクトラムと出力スペクトラムとのシミュレーション結果を示す図である。 図20のシミュレーション結果から、本発明の実施の形態1によるポーラ送信変調器の出力スペクトラムがスペクトラムマスクすなわちEDGE規格を満足することが理解される。 図21は、図1に示した本発明に先立って本発明者等により検討されたポーラ送信変調器をEDGE使用ポーラ変調送信機に適用した場合の入力スペクトラムと出力スペクトラムとのシミュレーション結果を示す図である。 図21のシミュレーション結果から、図1に示したポーラ送信変調器の出力スペクトラムがスペクトラムマスクすなわちEDGE規格を満足することができないことが理解される。 以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。 例えば、図18に示して本発明の実施の形態4によるポーラ変調送信機においては、デジタル・アナログ変換器(DAC)107の入力に接続されたデジタル・フィルタにより構成されたイコライザ216は、デジタル・アナログ変換器(DAC)107の出力に接続されるアナログ・フィルタにより構成されたイコライザ216に置換されることが可能である。 この場合に、遅延校正器201から生成される制御出力信号214によって、アナログ・フィルタによって構成されたイコライザ216の抵抗値もしくは容量値が制御されるものとなる。 100…無線周波数集積回路(RFIC) |