Digital modulator, digital modulating method, digital transceiver system, and testing apparatus |
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| 申请号 | JP2009138591 | 申请日 | 2009-06-09 | 公开(公告)号 | JP2009303212A | 公开(公告)日 | 2009-12-24 |
| 申请人 | Advantest Corp; 株式会社アドバンテスト; | 发明人 | ICHIYAMA KIYOTAKA; ISHIDA MASAHIRO; YAMAGUCHI TAKAHIRO; | ||||
| 摘要 | PROBLEM TO BE SOLVED: To provide a digital modulator, digital modulating method, digital transceiver system, and testing apparatus achieving area integration and suppression of power consumption. SOLUTION: A digital modulator includes: a carrier wave output section that outputs a carrier wave; a variable delay section that delays the carrier wave; and a delay amount setting section that sets a delay amount by which the variable delay section delays the carrier wave based on transmission data to be transmitted. The variable delay section may include a multi-stage delay buffer circuit in which delay buffers that delay an input signal by a unit shift amount are connected in a cascade connection, the multi-stage delay buffer circuit may receive the carrier wave at a first-stage delay buffer as input, and the delay amount setting section may include a multiplexer that selects either an output from the carrier wave output section or an output from each stage of the multi-stage delay buffer circuit in accordance with the transmission data. COPYRIGHT: (C)2010,JPO&INPIT |
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| 权利要求 | 搬送波を出力する搬送波出力部と、 前記搬送波を遅延する可変遅延部と、 前記可変遅延部により前記搬送波を遅延させる遅延量を、送出すべき送出データに応じて設定する遅延量設定部とを備えたデジタル変調器。 前記可変遅延部は、入力信号を単位シフト量だけ遅延させる遅延バッファをカスケード接続した多段遅延バッファ回路であって、前記搬送波が初段の前記遅延バッファに入力される多段遅延バッファ回路を有し、 前記遅延量設定部は、前記搬送波出力部の出力および前記多段遅延バッファ回路の各段の出力の何れかを前記送出データに応じて選択するマルチプレクサを有する請求項１に記載のデジタル変調器。 前記多段遅延バッファ回路は、Ｍ−１段にカスケード接続された前記遅延バッファを含み、 前記遅延バッファは、前記搬送波の周期をＭで除した期間だけ前記入力信号を遅延させる請求項２に記載のデジタル変調器。 前記遅延量設定部は、前記遅延量を設定するＮビットの前記送出データの１ビット分の値を一方の入力とし、前記マルチプレクサの出力を他方の入力とする排他的論理和ゲートをさらに有し、 前記マルチプレクサは、Ｎビットの前記送出データの前記１ビット分を除くＮ−１ビットの値に応じて前記出力を選択する請求項２に記載のデジタル変調器。 前記多段遅延バッファ回路は、２ Ｎ−１ −１段にカスケード接続された前記遅延バッファを含み、 前記遅延バッファは、前記搬送波の周期を２ Ｎで除した期間だけ前記入力信号を遅延させる請求項２又は４に記載のデジタル変調器。 前記可変遅延部は、前記搬送波の周期以下の任意の期間だけ入力信号を遅延させる遅延バッファおよび前記遅延バッファをバイパスさせるバイパス回路を各々含む複数の遅延部をカスケードに接続した多段遅延バッファ回路であって、前記搬送波が初段の前記遅延部に入力される多段遅延バッファ回路を有し、 前記遅延量設定部は、前記遅延部ごとに前記遅延バッファまたは前記バイパス回路の何れか一方を前記送出データに応じて選択して、前記搬送波の遅延量を設定する請求項１に記載のデジタル変調器。 前記多段遅延バッファ回路は、Ｌ段にカスケード接続された前記遅延部を含み、 前記Ｌ段の遅延部の各遅延バッファは、前記搬送波の周期を２ １ 、２ ２ 、２ ３ 、・・・、２ Ｌのそれぞれの値で除したそれぞれの期間だけ前記入力信号を遅延させる請求項６に記載のデジタル変調器。 前記多段遅延バッファ回路は、Ｌ−１段にカスケード接続された前記遅延部を含み、 前記Ｌ−１段の遅延部の各遅延バッファは、前記搬送波の周期を２ ２ 、２ ３ 、・・・、２ Ｌのそれぞれの値で除したそれぞれの期間だけ前記入力信号を遅延させ、 前記遅延量設定部は、前記遅延量を選択するＮビットの前記送出データの１ビット分の値を一方の入力とし、前記多段遅延バッファ回路の出力を他方の入力とする排他的論理和ゲートをさらに有し、 前記遅延量設定部は、前記遅延部ごとに前記遅延バッファまたは前記バイパス回路の何れか一方を、Ｎビットの前記送出データの前記１ビット分を除くＮ−１ビットの値に応じて選択して、前記搬送波の遅延量を設定する請求項６に記載のデジタル変調器。 前記搬送波出力部が出力する前記搬送波と、前記可変遅延部を経由して前記搬送波と同位相の遅延波とが入力され、前記搬送波と前記遅延波との位相差に応じた電圧を出力する位相差出力部を有し、 前記位相差出力部が出力する電圧を前記可変遅延部が含む遅延バッファに供給して、前記可変遅延部における前記搬送波の遅延量を初期化するディレイロックループ回路をさらに備えた請求項１から８の何れかに記載のデジタル変調器。 前記可変遅延部が遅延した前記搬送波を、前記送出データに応じて振幅変調する振幅変調部をさらに備える請求項１から９の何れかに記載のデジタル変調器。 前記送出データを、前記遅延量設定部が設定すべき遅延量を制御する遅延制御データおよび前記振幅変調部が変調すべき振幅を制御する振幅制御データにエンコードするエンコーダをさらに備え、 前記遅延量設定部は、前記エンコーダによりエンコードされた遅延制御データに基づいて前記搬送波の遅延量を設定し、 前記振幅変調部は、前記エンコーダによりエンコードされた振幅制御データに基づいて、前記搬送波の振幅を変調する請求項１０に記載のデジタル変調器。 搬送波を出力する搬送波出力段階と、 前記搬送波を遅延する可変遅延段階と、 前記可変遅延段階において前記搬送波を遅延させる遅延量を、送出すべき送出データに応じて設定する遅延量設定段階とを備えたデジタル変調方法。 請求項１から１１の何れかに記載のデジタル変調器と、 前記搬送波と同一の参照波を出力する参照波出力部、遅延された前記搬送波と前記参照波との位相差に応じた電圧を出力する位相検出部、および、前記位相検出部が出力した電圧を前記送出データに変換するアナログデジタル変換部、を有する復調器とを備えたデジタル送受信システム。 請求項１から１１の何れかに記載のデジタル変調器を備え、 前記デジタル変調器が出力する変調信号を被試験デバイスに与えて、前記被試験デバイスを試験する試験装置。 前記被試験デバイスに与える試験信号のタイミングを調整する可変位相部をさらに備え、 前記デジタル変調器の前記可変遅延部は、前記可変位相部を利用する 請求項１４に記載の試験装置。 |
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| 说明书全文 | 本発明は、消費電力を抑制でき集積化に適した、デジタル変調器、デジタル変調方法、デジタル送受信システム、及び試験装置に関する。 従来、デジタル変調には、ＩＱ変調器が主に使われている。 このＩＱ変調器は、搬送波を出力する発振器と２つの乗算器と、入力信号の位相を９０°シフトして出力する位相シフター、及び加算器から構成されている。 しかしながら、上述したように、デジタル変調はアナログ回路で実装させているので、集積面積、消費電力が大きくなってしまうという問題がある。 上記課題を解決するために、本発明の第１の態様においては、デジタル変調器であって、搬送波を出力する搬送波出力部と、前記搬送波を遅延する可変遅延部と、前記可変遅延部により前記搬送波を遅延させる遅延量を、送出すべき送出データに応じて設定する遅延量設定部とを備える。 前記可変遅延部は、入力信号を単位シフト量だけ遅延させる遅延バッファをカスケード接続した多段遅延バッファ回路であって、前記搬送波が初段の前記遅延バッファに入力される多段遅延バッファ回路を有してよく、前記遅延量設定部は、前記搬送波出力部の出力および前記多段遅延バッファ回路の各段の出力の何れかを前記送出データに応じて選択するマルチプレクサを有してよい。 前記多段遅延バッファ回路は、Ｍ−１段にカスケード接続された前記遅延バッファを含んでよく、前記遅延バッファは、前記搬送波の周期をＭで除した期間だけ前記入力信号を遅延させてよい。 前記遅延量設定部は、前記遅延量を設定するＮビットの前記送出データの１ビット分の値を一方の入力とし、前記マルチプレクサの出力を他方の入力とする排他的論理和ゲートをさらに有してよく、前記マルチプレクサは、Ｎビットの前記送出データの前記１ビット分を除くＮ−１ビットの値に応じて前記出力を選択してよい。 前記多段遅延バッファ回路は、２ Ｎ−１ −１段にカスケード接続された前記遅延バッファを含んでよく、前記遅延バッファは、前記搬送波の周期を２ Ｎで除した期間だけ前記入力信号を遅延させてよい。 前記可変遅延部は、前記搬送波の周期以下の任意の期間だけ入力信号を遅延させる遅延バッファおよび前記遅延バッファをバイパスさせるバイパス回路を各々含む複数の遅延部をカスケードに接続した多段遅延バッファ回路であって、前記搬送波が初段の前記遅延部に入力される多段遅延バッファ回路を有してよく、前記遅延量設定部は、前記遅延部ごとに前記遅延バッファまたは前記バイパス回路の何れか一方を前記送出データに応じて選択して、前記搬送波の遅延量を設定してよい。 前記多段遅延バッファ回路は、Ｌ段にカスケード接続された前記遅延部を含んでよく、前記Ｌ段の遅延部の各遅延バッファは、前記搬送波の周期を２ １ 、２ ２ 、２ ３ 、・・・、２ Ｌのそれぞれの値で除したそれぞれの期間だけ前記入力信号を遅延させてよい。 前記多段遅延バッファ回路は、Ｌ−１段にカスケード接続された前記遅延部を含んでよく、前記Ｌ−１段の遅延部の各遅延バッファは、前記搬送波の周期を２ ２ 、２ ３ 、・・・、２ Ｌのそれぞれの値で除したそれぞれの期間だけ前記入力信号を遅延させてよく、前記遅延量設定部は、前記遅延量を選択するＮビットの前記送出データの１ビット分の値を一方の入力とし、前記多段遅延バッファ回路の出力を他方の入力とする排他的論理和ゲートをさらに有してよく、前記遅延量設定部は、前記遅延部ごとに前記遅延バッファまたは前記バイパス回路の何れか一方を、Ｎビットの前記送出データの前記１ビット分を除くＮ−１ビットの値に応じて選択して、前記搬送波の遅延量を設定してよい。 前記搬送波出力部が出力する前記搬送波と、前記可変遅延部を経由して前記搬送波と同位相の遅延波とが入力され、前記搬送波と前記遅延波との位相差に応じた電圧を出力する位相差出力部を有してよく、前記位相差出力部が出力する電圧を前記可変遅延部が含む遅延バッファに供給して、前記可変遅延部における前記搬送波の遅延量を初期化するディレイロックループ回路をさらに備えてよい。 前記可変遅延部が遅延した前記搬送波を、前記送出データに応じて振幅変調する振幅変調部をさらに備えてよい。 前記送出データを、前記遅延量設定部が設定すべき遅延量を制御する遅延制御データおよび前記振幅変調部が変調すべき振幅を制御する振幅制御データにエンコードするエンコーダをさらに備えてよく、前記遅延量設定部は、前記エンコーダによりエンコードされた遅延制御データに基づいて前記搬送波の遅延量を設定してよく、前記振幅変調部は、前記エンコーダによりエンコードされた振幅制御データに基づいて、前記搬送波の振幅を変調してよい。 上記課題を解決するために、本発明の第２の態様においては、デジタル送受信システムであって、デジタル変調器と、前記搬送波と同一の参照波を出力する参照波出力部、遅延された前記搬送波と前記参照波との位相差に応じた電圧を出力する位相検出部、および、前記位相検出部が出力した電圧を前記送出データに変換するアナログデジタル変換部、を有する復調器とを備えてよい。 上記課題を解決するために、本発明の第３の態様においては、試験装置であって、デジタル変調器を備え、前記デジタル変調器が出力する変調信号を被試験デバイスに与えて、前記被試験デバイスを試験する。 前記被試験デバイスに与える試験信号のタイミングを調整する可変位相部をさらに備え、前記デジタル変調器の前記可変遅延部は、前記可変位相部を利用してよい。 なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。 また、これらの特徴群のサブコンビネーションもまた、発明となりうる。 以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。 また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。 図１は、本実施形態に係るデジタル変調器１の概略的な構成の一例を示す。 デジタル変調器１は、搬送波出力部２、可変遅延部３、及び遅延量設定部４を備える。 搬送波出力部２は、搬送波を出力する。 例えば、搬送波出力部２は、クロック信号を出力する発振器である。 搬送波出力部２から出力された搬送波は可変遅延部３に入力される。 可変遅延部３は、遅延量設定部４により設定された遅延量となるように、入力された搬送波の位相を遅延させる。 可変遅延部３は、遅延させた搬送波をＩＱ波Ｓ（ｔ）として出力する。 遅延量設定部４は、送出すべき送出データに対応する遅延量を設定する。 遅延量設定部４は、搬送波によって送出すべき送出データに対応する遅延量を設定してよい。 送出データとしては、例えば、デジタル信号等がある。 図２は、デジタル変調器１の構成を詳細に説明したデジタル回路の一例を示す。 図２はＭ値ＰＳＫ変調器のデジタル回路を表す。 図２における可変遅延部３は、入力された搬送波を、単位シフト量だけ遅延させる複数の遅延バッファ３１をカスケード接続した多段遅延バッファ回路を有する。 カスケード接続されるそれぞれの遅延バッファ３１の遅延時間は、搬送波の周期Ｔ／Ｍとなる。 カスケード接続される遅延バッファの段数はＭ−１となる。 Ｍは、送出すべきデジタル信号のビット数に応じて定まる。 例えば、送出すべきデジタル信号のビット数が２ビットの場合は、００，０１，１０，１１、の４つのデジタル値をとるので、Ｍは４となる。 また、送出すべきデジタル信号のビット数が３ビットの場合は、０００，００１，０１０，０１１，１００，１０１，１１０，１１１、の８つのデジタル値をとるのでＭは８となる。 このように、Ｍは２のべき乗ということになる。 なお、Ｍは２のべき乗ではなく、任意であってもよい。 要は、Ｍは送出すべきデジタル値の数によって定まればよい。 例えば、送出すべきデジタル値が、０００，００１，０１０，０１１，１００の５つの場合は、Ｍ＝５とするようにしてもよい。 搬送波出力部２は、搬送波を多段遅延バッファ回路の初段の遅延バッファ３１に出力する。 初段の遅延バッファ３１は入力された搬送波を単位シフト量だけ遅延させる。 初段の遅延バッファ３１は遅延させた搬送波を次段の遅延バッファ３１に出力する。 このように、各段の遅延バッファは、搬送波を段階的に遅延させる。 また、多段遅延バッファ回路は、搬送波出力部２から出力された搬送波及び各段の遅延バッファ３１によって遅延された搬送波を遅延量設定部４に出力する。 図２は、Ｍ＝４の場合を例にとって表している。 したがって、３つの遅延バッファ３１がカスケード接続される。 それぞれの遅延バッファ３１の遅延量は、Ｔ／４、つまり、π／２となる。 これにより、初段の遅延バッファ３１は位相をπ／２遅延させる。 また、２段の遅延バッファ３１は位相をπ遅延させる。 また、３段の遅延バッファ３１は位相を３π／２遅延させる。 図２における遅延量設定部４は、マルチプレクサ４１を有する。 マルチプレクサ４１は、マルチプレクサ４１に入力された各位相の搬送波のうち、入力されたθ（ｔ）に応じた搬送波をＩＱ波Ｓ（ｔ）として出力する。 つまり、マルチプレクサ４１は、多段遅延バッファ回路からＩＱ波Ｓ（ｔ）として出力する搬送波を設定する。 θ（ｔ）は、マルチプレクサ４１に入力される信号を示す。 図２におけるマルチプレクサに入力されるθ（ｔ）は、送出すべきデジタル値を示す。 つまり、マルチプレクサ４１は、送出すべきデジタル値に対応する位相の搬送波をＩＱ波Ｓ（ｔ）として出力する。 このとき、送出すべき各デジタル値、例えば、００，０１，１０，１１と多段遅延バッファ回路が遅延させる各位相とを対応付けておく。 つまり、デジタル値に位相に割り当てておく。 図３は、図２の多段遅延バッファ回路を経てマルチプレクサ４１に入力される各搬送波のタイミングを示す。 図３（１）は、多段遅延バッファ回路の遅延バッファ３１で遅延されずにマルチプレクサ４１に出力された搬送波を示す。 つまり、図３（１）の搬送波は、搬送波出力部２により出力された搬送波ということになる。 図３（２）は、初段の遅延バッファ３１により遅延されてマルチプレクサ４１に出力される搬送波を示す。 また、図３（３）は、２段の遅延バッファ３１により遅延されてマルチプレクサ４１に出力される搬送波を示す。 また、図３（４）は、３段の遅延バッファ３１により遅延されてマルチプレクサ４１に出力される搬送波を示す。 図３を見ると、（２）の搬送波は、（１）の搬送波に比べ位相がｔ １ −ｔ ０ 、つまり、Ｔ／４分だけ遅延している。 また、（３）の搬送波は、（１）の搬送波に比べ位相がｔ ２ −ｔ ０ 、つまり、２Ｔ／４分だけ遅延している。 また、（４）の搬送波は、（１）の搬送波に比べ位相がｔ ３ −ｔ ０ 、つまり、３Ｔ／４分だけ遅延している。 マルチプレクサ４１は、送出すべきデジタル値に対応する位相の搬送波をＩＱ波Ｓ（ｔ）として設定して出力する。 例えば、デジタル値０１に対応する位相をＴ／４とした場合に、θ（ｔ）が０１の場合は、マルチプレクサ４１は、図３（２）に示すように位相がＴ／４、つまり、π／２遅延した搬送波をＩＱ波Ｓ（ｔ）として出力する。 また、デジタル値１０に対応する位相を２Ｔ／４とした場合に、θ（ｔ）が１０の場合は、マルチプレクサ４１は、図３（３）に示すように位相が２Ｔ／４、つまり、π遅延した搬送波をＩＱ波Ｓ（ｔ）として出力する。 これによって、搬送波出力部２により出力された搬送波の位相を、送出すべきデジタル値に応じた位相に変調することができる。 図４は、デジタル変調器１の構成を詳細に説明したデジタル回路の他の例を示す。 図４はＭ（＝８）値ＰＳＫ変調器のデジタル回路を表す。 図４のうち、図２に示した構成と同様の構成については同じ符号を付す。 また、図２と異なる部分を説明する。 図４における多段遅延バッファ回路のカスケード接続されるそれぞれの遅延バッファ３１の遅延量（遅延時間）は、搬送波の周期Ｔ／Ｍとなる。 また、カスケード接続される遅延バッファ３１の段数は、Ｍ／２−１となる。 図４では、Ｍ＝８の場合を例にとって表している。 したがって、３つの遅延バッファ３１がカスケード接続される。 それぞれの遅延バッファ３１の遅延量は、Ｔ／８となる。 これにより、初段の遅延バッファは位相をπ／４遅延させる。 また、２段の遅延バッファ３１は位相を２π／４遅延させる。 さらに、３段の遅延バッファ３１は位相を３π／４遅延させる。 後述する排他的論理和ゲート４２を設ける場合に、Ｍを２のべき乗にしないと余分に位相が余ってしまうので、つまり、デジタル値が割り当てられてない位相の搬送波が出てくる。 したがって、排他的論理和ゲート４２を設ける場合、Ｍは２のべき乗であることが好ましい。 したがって、送出すべき送出データがＮビットの場合は、多段遅延バッファ回路は、２ Ｎ−１ −１段にカスケード接続された遅延バッファ３１を有してよい。 また、それぞれの遅延バッファ３１の遅延量は、Ｔ／２ Ｎであってよい。 図４における遅延量設定部４は、マルチプレクサ４１の他に排他的論理和ゲート４２を有する。 マルチプレクサ４１は、上述したように入力されたθ（ｔ）の値に応じた位相の搬送波を出力する。 マルチプレクサ４１に出力された搬送波は、排他的論理和ゲート４２に入力される。 ここで、θ（ｔ）の各値と多段遅延バッファ回路によって遅延される各位相とを対応付けておく。 排他的論理和ゲート４２は、入力されたＰ（ｔ）に応じて、入力された搬送波をＩＱ波Ｓ（ｔ）としてそのまま出力したり、入力された搬送波を反転させて、つまり、位相をπ分だけ遅延させて、ＩＱ波Ｓ（ｔ）として出力する。 ここでは、排他的論理和ゲート４２は、入力されたＰ（ｔ）が０の場合は入力された搬送波をＩＱ波Ｓ（ｔ）として出力する。 また、入力されたＰ（ｔ）が１の場合は入力された搬送波を反転させて、ＩＱ波Ｓ（ｔ）として出力する。 図４におけるマルチプレクサに入力されるθ（ｔ）は、送出すべきデジタル値から１ビット分を除いた値となる。 排他的論理和ゲートに入力されるＰ（ｔ）は、送出すべきデジタル値の１ビット分の値となる。 例えば、送出すべきデジタル値が、０１１の場合は、１１がθ（ｔ）となり、０がＰ（ｔ）となる。 また、送出すべきデジタル値が、１００の場合は、００がθ（ｔ）となり、１がＰ（ｔ）となる。 つまり、送出すべきデジタル値のうち最上位の桁の値がＰ（ｔ）となり、最上位の桁を除いた値がθ（ｔ）となる。 図５は、ＩＱ波Ｓ（ｔ）として出力される搬送波のタイミングを示す。 図５（２）の搬送波は、（１）の搬送波に比べ位相がｔ １ −ｔ ０ 、つまり、Ｔ／８分だけ遅延している。 また、（３）の搬送波は、（１）の搬送波に比べ位相がｔ ２ −ｔ ０ 、つまり、２Ｔ／８分だけ遅延している。 また、（４）の搬送波は、（１）の搬送波に比べ位相がｔ ３ −ｔ ０ 、つまり、３Ｔ／８分だけ遅延している。 図５（５）の搬送波は、（１）の搬送波を反転させた搬送波となる。 （６）の搬送波は、（２）の搬送波を反転させた搬送波となる。 （７）の搬送波は、（３）の搬送波を反転させた搬送波となる。 （８）の搬送波は、（４）の搬送波を反転させた搬送波となる。 ここで、図５（１）〜（４）の搬送波は、多段遅延バッファ回路を介してマルチプレクサ４１に入力される搬送波も示す。 デジタル値００に対応する位相を０とした場合に、送出すべきデジタル値が０００，１００の場合は、θ（ｔ）が００となるので、マルチプレクサ４１は位相が遅延されていない図５（１）の搬送波を出力する。 送出すべきデジタル値が０００の場合はＰ（ｔ）が０なので、排他的論理和ゲート４２は図５（１）に示す搬送波をＩＱ波Ｓ（ｔ）としてそのまま出力する。 一方、送出すべきデジタル値が１００の場合は、Ｐ（ｔ）が１なので、排他的論理和ゲートは図５（１）に示す位相を反転させて、図５（５）に示す搬送波をＩＱ波Ｓ（ｔ）として出力する。 また、デジタル値０１に対応する位相をＴ／８とした場合に、送出すべきデジタル値が００１，１０１の場合は、θ（ｔ）が０１となるので、マルチプレクサ４１はＴ／８だけ位相が遅延された図５（２）の搬送波を出力する。 そして、送出すべきデジタル値が００１の場合はＰ（ｔ）が０なので、排他的論理和ゲート４２は図５（２）に示す搬送波をＩＱ波Ｓ（ｔ）としてそのまま出力する。 一方、送出すべきデジタル値が１０１の場合は、Ｐ（ｔ）が１なので、排他的論理和ゲートは図５（２）に示す位相を反転させて、図５（６）に示す搬送波をＩＱ波Ｓ（ｔ）として出力する。 また、デジタル値１０に対応する位相を２Ｔ／８とした場合に、送出すべきデジタル値が０１０，１１０の場合は、θ（ｔ）が１０となるので、マルチプレクサ４１は２Ｔ／８だけ位相が遅延された図５（３）の搬送波を出力する。 そして、送出すべきデジタル値が０１０の場合はＰ（ｔ）が０なので、排他的論理和ゲート４２は図５（３）に示す搬送波をＩＱ波Ｓ（ｔ）としてそのまま出力する。 一方、送出すべきデジタル値が１１０の場合は、Ｐ（ｔ）が１なので、排他的論理和ゲートは図５（３）に示す位相を反転させて、図５（７）に示す搬送波をＩＱ波Ｓ（ｔ）として出力する。 また、デジタル値１１に対応する位相を３Ｔ／８とした場合に、送出すべきデジタル値が０１１，１１１の場合は、θ（ｔ）が１１となるので、マルチプレクサ４１は、３Ｔ／８だけ位相が遅延された図５（４）の搬送波を出力する。 そして、送出すべきデジタル値が０１１の場合はＰ（ｔ）が０なので、排他的論理和ゲート４２は図５（４）に示す搬送波をＩＱ波Ｓ（ｔ）としてそのまま出力する。 一方、送出すべきデジタル値が１１１の場合は、Ｐ（ｔ）が１なので、排他的論理和ゲートは図５（４）に示す位相を反転させて、図５（８）に示す搬送波をＩＱ波Ｓ（ｔ）として出力する。 これによって、搬送波出力部２により出力された搬送波の位相を、送出すべきデジタル値に応じた位相に変調することができる。 図６は、デジタル変調器１の構成を詳細に説明したデジタル回路の他の例を示す。 図６はＭ（＝８）値ＰＳＫ変調器のデジタル回路を表す。 図６のうち、図２に示した構成と同様の構成については同じ符号付す。 また、図２と異なる部分を説明する。 図６における可変遅延部３は、遅延バッファ３１と、この遅延バッファ３１をバイパスさせるバイパス回路とを含む複数の遅延部３２をカスケード接続した多段遅延バッファ回路を有する。 この遅延バッファ３１は、搬送波の周期以下の任意の期間だけ入力信号を遅延させる。 それぞれの遅延部３２の遅延バッファ３１の遅延量は、遅延部３２毎に異なる。 カスケード接続された遅延部３２の段数をＬとすると、１段目の遅延部の遅延バッファ３１の遅延量は周期Ｔ／２ １ 、２段目の遅延部３２の遅延バッファ３１の遅延量は周期Ｔ／２ ２ 、・・・、Ｌ段目の遅延部の遅延バッファ３１の遅延量は周期Ｔ／２ Ｌというようになる。 図６は遅延部３２が３段にカスケード接続されているので、１段目の遅延部３２の遅延バッファ３１の遅延量はＴ／２ １ 、つまりＴ／２となる。 ２段目の遅延部３２の遅延バッファ３１の遅延量はＴ／２ ２ 、つまり、Ｔ／４となる。 ３段目の遅延部３２の遅延バッファ３１の遅延量はＴ／２ ３ 、つまりＴ／８となる。 ここで、カスケード接続される遅延部３２の段数Ｌは、送出すべきデジタル信号のビット数に応じて定まり、送出すべきデジタル信号のビット数がＬとなる。 例えば、３ビットのデジタル信号を送出する場合はカスケード接続する段数は３となり、５ビットのデジタル信号を送出する場合はカスケード接続する段数は５となる。 また、遅延部３２には、遅延バッファ３１の出力側にＳＷ１が設けられている。 また、遅延バッファ３１のバイパス回路側にＳＷ２が設けられている。 ＳＷ１、ＳＷ２は、どちらか一方のスイッチがオンの場合は、他方のスイッチはオフになる。 これにより、遅延部３２は、遅延バッファ３１によって遅延された搬送波と入力された搬送波を択一的に出力することができる。 図６における遅延量設定部４は、選択部４３を有する。 選択部４３は、送出すべきデジタル信号に応じて、それぞれの遅延部３２のＳＷ１、ＳＷ２を切り替えることにより、多段遅延バッファ回路から出力される搬送波の位相の遅延量を設定する。 ここで、遅延部３２のＳＷ１をオフにした場合には、遅延部３２のＳＷ２をオンにする。 逆に、遅延部３２のＳＷ１をオンにした場合は、ＳＷ２をオフにする。 ここでも、予め各デジタル値と多段遅延バッファ回路が遅延させる各位相とを対応付けておく。 そして、デジタル値０１１に対応する位相を３Ｔ／８とした場合に、送出すべきデジタル値が０１１の場合は、搬送波の位相を３Ｔ／８遅延させなければならない。 したがって、選択部４３は、１段目の遅延部３２のＳＷ１をオフ、ＳＷ２をオンにする。 一方、２段目及び３段目の遅延部３２のＳＷ１をオン、ＳＷ２をオフにする。 これにより、多段遅延バッファ回路は、２段目及び３段目の遅延部３２の遅延バッファ３１によって遅延された搬送波をＩＱ波Ｓ（ｔ）として出力する。 また、デジタル値１１０に対応する位相を６Ｔ／８とした場合に、デジタル値１１０を送出すべき場合は、搬送波の位相を６Ｔ／８遅延させなければならない。 したがって、選択部４３は、１段目及び２段目の遅延部３２のＳＷ１をオン、ＳＷ２をオフにする。 一方、３段目の遅延部３２のＳＷ１をオフ、ＳＷ２をオンにする。 これにより、多段遅延バッファ回路は、１段目及び２段目の遅延部３２の遅延バッファ３１によって遅延された搬送波をＩＱ波Ｓ（ｔ）として出力する。 これによって、搬送波出力部２により出力された搬送波の位相を、送出すべきデジタル値に応じた位相に変調することができる。 図７は、デジタル変調器１の構成を詳細に説明したデジタル回路の他の例を示す。 図７はＭ（＝８）値ＰＳＫ変調器のデジタル回路を表す。 図７におけるそれぞれの遅延部３２の遅延バッファ３１の遅延量は、遅延部３２毎に異なる。 カスケード接続されたる遅延部３２の段数は、Ｌ−１となる。 そして、１段目の遅延部３２の遅延バッファ３１の遅延量は周期Ｔ／２ ２ 、２段目の遅延部３２の遅延バッファ３１の遅延量は周期Ｔ／２ ３ 、・・・、Ｌ−１段目の遅延部３２の遅延バッファ３１の遅延量は周期Ｔ／２ Ｌというようになる。 図７は、遅延部３２が２段にカスケード接続されているので、１段目の遅延部３２の遅延バッファ３１の遅延量はＴ／２ ２ 、つまり、Ｔ／４となる。 ２段目の遅延部３２の遅延バッファ３１の遅延量はＴ／２ ３ 、つまり、Ｔ／８となる。 図７における遅延量設定部４は、選択部４３の他に、排他的論理和ゲート４２を有する。 選択部４３は、送出すべきデジタル値の１ビット分を除いた値に応じてそれぞれの遅延部３２のＳＷ１、ＳＷ２を切り替えることにより、多段遅延バッファ回路から出力される搬送波の位相の遅延量を設定する。 ここでも、予め１ビット分を除いた値と多段遅延バッファ回路が遅延させる各位相とを対応付けておく。 多段遅延バッファ回路から出力された搬送波は、排他的論理和ゲート４２に出力される。 Ｐ（ｔ）は、上述したように送出すべきデジタル値の１ビット分の値とする。 排他的論理和ゲート４２は、入力されたＰ（ｔ）に応じて、入力された搬送波をＩＱ波Ｓ（ｔ）としてそのまま出力したり、入力された搬送波を反転させてつまり、位相をπ分だけ遅延させて、ＩＱ波Ｓ（ｔ）として出力する。 ここでは、排他的論理和ゲート４２は、入力されたＰ（ｔ）が０の場合は入力された搬送波をＩＱ波Ｓ（ｔ）として出力する。 また、入力されたＰ（ｔ）が１の場合は入力された搬送波を反転させて、ＩＱ波Ｓ（ｔ）として出力する。 デジタル値００に対応する位相を０とした場合に、送出すべきデジタル値が０００、１００の場合は、最上位の桁を除いたデジタル値は００となる。 したがって、遅延させる位相は０となるので、選択部４３は、１段目及び２段目の遅延部３２のＳＷ１をオフ、ＳＷ２をオンにする。 これにより、図５（１）に示すように、多段遅延バッファ回路は、位相が遅延していない搬送波を出力する。 そして、送出すべきデジタル値が０００の場合はＰ（ｔ）が０なので、排他的論理和ゲート４２は図５（１）に示すような搬送波をＩＱ波Ｓ（ｔ）としてそのまま出力する。 また、送出すべきデジタル値が１００の場合はＰ（ｔ）が１なので、排他的論理和ゲート４２は図５（１）に示す搬送波を反転させて、図５（５）に示すような搬送波をＩＱ波Ｓ（ｔ）として出力する。 また、デジタル値０１に対応する位相をＴ／８とした場合に、送出すべきデジタル値が００１、１０１の場合は、最上位の桁を除いたデジタル値は０１となる。 したがって、遅延させる位相はＴ／８となるので、選択部４３は、１段目の遅延部３２のＳＷ１をオフ、ＳＷ２をオンにする。 一方、２段目の遅延部３２のＳＷ１をオン、ＳＷ２をオフにする。 これにより、図５（２）に示すように、多段遅延バッファ回路は位相がＴ／８遅延した搬送波を出力する。 送出すべきデジタル値が００１の場合はＰ（ｔ）が０なので、排他的論理和ゲート４２は図５（２）に示すような搬送波をＩＱ波Ｓ（ｔ）としてそのまま出力する。 また、送出すべきデジタル値が１０１の場合はＰ（ｔ）が１なので、排他的論理和ゲート４２は図５（２）に示す搬送波を反転させて、図５（６）に示すような搬送波をＩＱ波として出力する。 また、デジタル値１０に対応する位相を２Ｔ／８とした場合に、送出すべきデジタル値が０１０、１１０の場合は、最上位の桁を除いたデジタル値は１０となる。 したがって、遅延させる位相は２Ｔ／８となるので、選択部４３は、１段目の遅延部３２のＳＷ１をオン、ＳＷ２をオフにする。 一方、２段目の遅延部３２のＳＷ１をオフ、ＳＷ２をオンにする。 これにより、図５（３）に示されるように、多段遅延バッファ回路は、位相が２Ｔ／８遅延した搬送波を出力する。 送出すべきデジタル値が０１０の場合はＰ（ｔ）が０なので、排他的論理和ゲート４２は図５（３）に示すような搬送波をＩＱ波Ｓ（ｔ）としてそのまま出力する。 また、送出すべきデジタル値が１１０の場合はＰ（ｔ）が１なので、排他的論理和ゲート４２は図５（３）に示す搬送波を反転させて、図５（７）に示すような搬送波をＩＱ波として出力する。 また、デジタル値１１に対応する位相を３Ｔ／８とした場合に、送出すべきデジタル値が０１１、１１１の場合は、最上位の桁を除いたデジタル値は１１となる。 したがって、遅延させる位相は３Ｔ／８となるので、選択部４３は、１段目及び２段目の遅延部３２のＳＷ１をオン、ＳＷ２をオフにする。 これにより、図５（４）に示されるように、多段遅延バッファ回路は、位相が３Ｔ／８遅延した搬送波を出力する。 そして、送出すべきデジタル値が０１１の場合はＰ（ｔ）が０なので、排他的論理和ゲート４２は図５（４）に示すような搬送波をＩＱ波Ｓ（ｔ）としてそのまま出力する。 また、送出すべきデジタル値が１１１の場合はＰ（ｔ）が１なので、排他的論理和ゲート４２は図５（４）に示す搬送波を反転させて、図５（８）に示すような搬送波をＩＱ波として出力する。 これによって、搬送波出力部２により出力された搬送波の位相を、送出すべきデジタル値に応じた位相に変調することができる。 図８は、本実施形態に係るデジタル変調器１の概略的な構成の他の例を示す。 図８のうち、図１に示した構成と同様の構成については同じ符号を付す。 また、図１と異なる部分を説明する。 図８のデジタル変調器１は、図１に示したデジタル変調器１にディレイロックループ回路を付加した例である。 図８のデジタル変調器１は、搬送出力部２、可変遅延部３、遅延量設定部４の他に、同位相遅延部５、位相差出力部６を備える。 同位相遅延部５は、可変遅延部３により位相が遅延された搬送波を、搬送波出力部２から出力される搬送波の位相と同じ位相となるように遅延させる。 同位相遅延部５により遅延された遅延波は、位相差出力部６に出力される。 同位相遅延部５も遅延バッファ３１を含むようにしてもよい。 位相差出力部６には、搬送波出力部２から出力された搬送波と、同位相遅延部５から出力された遅延波とが入力される。 位相差出力部６は、搬送波と遅延波との位相差に応じた電圧を検出して出力する。 位相差出力部６は、出力した電圧を可変遅延部３と同位相遅延部５とに供給して初期化する。 つまり、搬送波出力部２から出力された搬送波と、同位相遅延部５から出力された遅延波との位相にずれがないように、可変遅延部３と同位相遅延部５とを初期化する。 位相差出力部６は、カソード接続されたチャージポンプ、ループフィルタを備え、検出した電圧を、チャージポンプに出力する。 そして、ループフィルタから出力された電圧を、可変遅延部３、同位相遅延部５に供給するようにしてもよい。 図８のデジタル変調器１の搬送波出力２、可変遅延部３、遅延量設定部４が図２、図３に示すような構成である場合は、可変遅延部３の全ての遅延バッファ３１によって遅延された搬送波が同位相遅延部５に入力されるようにしてもよい。 また、ＩＱ波Ｓ（ｔ）が同位相遅延部５に入力されるようにしてもよい。 位相差出力部６は、出力した電圧を、可変遅延部３のそれぞれの遅延バッファ３１と同位相遅延部５の遅延バッファ３１に供給して初期化する。 これにより、遅延バッファ３１の遅延量を精度よく調整することができる。 また、図８のデジタル変調器１の搬送波出力２、可変遅延部３、遅延量設定部４が図６、図７に示すような構成である場合は、可変遅延部３のそれぞれの遅延部３２のＳＷ１をオン、ＳＷ２をオフにしたときに可変遅延部３によって遅延された搬送波が同位相遅延部５に出力されるようにしてもよい。 また、ＩＱ波Ｓ（ｔ）が同位相遅延部５に入力されるようにしてもよい。 位相差出力部６は、出力した電圧を、可変遅延部３のそれぞれの遅延部３２の遅延バッファ３１と同位相遅延部５の遅延バッファ３１とに供給して初期化する。 これにより、遅延バッファ３１の遅延量を精度よく調整することができる。 図９は、本実施形態に係るデジタル変調器１の概略的な構成の他の例を示す。 図９のうち、図１に示した構成と同様の構成については同じ符号を付す。 また、図１と異なる部分を説明する。 図９のデジタル変調器１は、搬送出力部２、可変遅延部３、遅延量設定部４の他に、振幅変調部７、エンコーダ８を備える。 エンコーダ８は、送出すべきデジタル値に対応する位相及び振幅となるように、送出すべきデジタル値を、遅延制御データ、振幅制御データにエンコードする。 遅延制御データは、遅延量設定部４が設定すべき遅延量を制御するためのデータとなる。 振幅制御データは、振幅変調部７が変調すべき振幅を制御するためのデータとなる。 振幅変調部７は、可変遅延部３から出力される搬送波の振幅を変える。 振幅変調部７はアンプであってもよい。 振幅変調部７は、エンコーダ８によりエンコードされた遅延制御データに基づいて、入力された搬送波の振幅を変調する。 図１０は、図９のデジタル変調器１の構成を詳細に説明したデジタル回路の他の例を示す。 図１０はＭ（＝８）値ＡＰＳＫ変調器のデジタル回路を表す。 図１０のうち、図２に示した構成と同様の構成については同じ符号付す。 また、図２と異なる部分を説明する。 振幅変調部（ＡＭＰ）７は、マルチプレクサ４１から出力された搬送波の振幅を変調してＩＱ波Ｓ（ｔ）として出力する。 ここでは、ＡＭＰ７は、振幅を１倍、または２倍にして出力するものとする。 エンコーダ８は、送出すべきデジタル値に対応する遅延量、振幅となるように、送出すべきデジタル値を遅延制御データ（θ（ｔ））と、振幅制御データにエンコードする。 そして、遅延制御データをマルチプレクサ４１に、振幅変調データを振幅変調部７に出力する。 図１１は図１０のデジタル回路において、ＩＱ波Ｓ（ｔ）として出力される搬送波の様子を示す。 図１１（２）の搬送波は、（１）の搬送波に比べ位相がｔ １ −ｔ ０ 、つまり、Ｔ／４分だけ遅延している。 また、（３）の搬送波は、（１）の搬送波に比べ位相がｔ ２ −ｔ ０ （２Ｔ／４）分だけ遅延している。 また、（４）の搬送波は、（１）の搬送波に比べ位相がｔ ３ −ｔ ０ （３Ｔ／４）分だけ遅延している。 また、図５（５）の搬送波は、（１）の搬送波と位相が同じであるが、搬送波の振幅が異なるのがわかる。 つまり、図５（５）の搬送波の振幅は、（１）の搬送波の振幅の２倍となる。 図５（６）の搬送波は、（２）の搬送波と位相が同じであるが、搬送波の振幅が異なるのがわかる。 つまり、図５（６）の搬送波の振幅は、（２）の搬送波の振幅の２倍となる。 図５（７）の搬送波は、（３）の搬送波と位相が同じであるが、搬送波の振幅が異なるのがわかる。 つまり、図５（７）の搬送波の振幅は、（３）の搬送波の振幅の２倍となる。 図５（８）の搬送波は、（４）の搬送波と位相が同じであるが、搬送波の振幅が異なるのがわかる。 つまり、図５（８）の搬送波の振幅は、（４）の搬送波の振幅の２倍となる。 このように、図１０のデジタル回路では、８つの搬送波を生成することができる。 したがって、３ビットのデジタル信号を変調することができる。 つまり、０００，００１，０１０，０１１，１００，１０１，１１０，１１１のデジタル値を、位相及び振幅が異なる８つの搬送波に対応付けることができる。 これによって、搬送波出力部２により出力された搬送波の位相、振幅を、送出すべきデジタル値に応じた位相、振幅に変調することができる。 なお、デジタル変調器１の可変遅延部３、遅延量設定部４は、図１０に示したデジタル回路に限定されるものではなく、図４、６、７に示したデジタル回路であってもよい。 なお、ＰＳＫ変調の一種であるＱＡＭ変調器を用いて、送出すべきデジタル値に応じた位相と振幅に変調するようにしてもよい。 図１２は、デジタル変調によるデータ信号点をＩＱ平面上に表現したＭ（＝１６）値ＱＡＭ変調の信号空間ダイアグラムを示す。 図１２のプロットされた点は信号点であり、図１２に見ると、各信号点にはデジタル値が対応付けられている。 そして、送出すべきデジタル値に対応する信号点の位相、振幅に変調させてあげればよい。 例えば、デジタル値００００，０００１，００１０，００１１の信号点を通る円の振幅を、搬送波出力部２から出力される搬送波の振幅と同じにした場合に、送出すべきデジタル値を０００１とすると、搬送波出力部２から出力される搬送波の位相を３π／４遅延させ、振幅を１倍にすればよいことになる。 また、デジタル値１１００，１１０１，１１１０，１１１１の信号点を通る円の振幅を、搬送波出力部２から出力される搬送波の振幅の２倍とした場合に、送出すべきデジタル値を１１１１とすると、搬送波の位相を７π／４遅延させ、振幅を２倍にすればよいことになる。 図１３は、本実施形態に係るデジタル送受信システムの概略的な構成の一例を示す。 図１３のうち、図１に示した同様の構成については同じ符号を付す。 また、図１と異なる部分を説明する。 図１３の送受信システムは、デジタル変調器１と復調器１０を備えている。 デジタル変調器１は図１に示した構成と同様の構成を有しており、且つ、同じ符号を付している。 なお、図１３のデジタル変調器１は、図８で示したものであってもよい。 また、図９で示したものであってもよい。 復調器１０は、参照波出力部１１、位相検出部１２、Ａ／Ｄ変換部（アナログデジタル変換部）１３を備えている。 参照波出力部１１は、参照波を出力する。 例えば、参照波出力部１１はクロック信号を出力する発振器である。 参照波出力部１１から出力された参照波は位相検出部１２に入力される。 ここで、参照波出力部１１は、デジタル変調器１の搬送波出力部２から出力される搬送波と同一の波形を出力する。 同一の波形とは、位相、振幅が同一の波形のことをいう。 位相検出部１２は、デジタル変調器１から送られてきたＩＱ波Ｓ（ｔ）と参照波との位相差、振幅の差を検出する。 そして、検出した位相差、振幅の差に応じた電圧をＡ／Ｄ変換部１３に出力する。 Ａ／Ｄ変換部１３は、送られてきた電圧をデジタル信号に変換する。 ここで、Ａ／Ｄ変換部１３は、デジタル変調器１で各デジタル値に割り当てられた位相、振幅に基づいてデジタル変換する。 例えば、位相２π／２がデジタル値１０と対応付けられている場合に、位相検出部１２により検出された位相差が２π／２の場合は、Ａ／Ｄ変換部１３は、検出された位相差に応じた電圧に基づいて、デジタル値１０に変換する。 これにより、デジタル変調された搬送波をデジタル値に復調することができる。 上述したデジタル変調器１では、１パルス毎に搬送波の位相を変えるのではなく、１０パルス毎、２０パルス毎等の複数パルス毎に位相を変えるのが好ましい。 これにより、復調器側で、デジタル変調された搬送波の位相が読み取りやすくなる。 また、上述したデジタル変調器１の出力側にバンドパスフィルタを設けるようにしてもよい。 バンドパスフィルタによりＩＱ波Ｓ（ｔ）の高調波成分がカットされる。 特に、多チャンネルで異なる周波数の搬送波を出力する場合は、互いのチャンネルで周波数が重なりあう領域ができてしまうが、バンドパスフィルタを設けることにより重なりあう領域を軽減することができる。 図１４は、本実施形態に係る試験装置１００の概略的な構成の一例を示す。 試験装置１００は、制御部１０１、タイミング発生部１０２、パターン発生部１０３、フォーマットコントローラ１０４、ピンエレクトロニクス１０５、パターン比較部１０６、結果格納部１０７を備えている。 また、ＤＵＴ１１０は、被試験デバイスを示す。 タイミング発生部１０２は、制御部１０１の制御により、試験信号の立ち上がり、立ち下がりのエッジのタイミングを決定するクロックパルスを発生させる。 タイミング発生部１０２は、発生させたクロックパルスをフォーマットコントローラ１０４に出力する。 また、タイミング発生部１０２は、パターン比較部１０６にストローブ信号を出力する。 パターン発生部１０３は、制御部１０１の制御により、ＤＵＴ１１０への所定の試験信号の元となるパターン信号を発生して、フォーマットコントローラに出力する。 また、パターン発生部１０３は、ＤＵＴ１１０を測定するための試験信号に対する期待値をパターン比較部１０６に出力する。 フォーマットコントローラ１０４は、パターン発生部１０３から出力されるパターン信号を、タイミング発生部１０２から出力されるクロックパルスのエッジによって、所定の波形の試験信号に整形する。 また、フォーマットコントローラ１０４は、可変位相部１０４１を備える。 可変位相部１０４１は、タイミング発生部によって発生されたタイミング信号に基づいて、整形された試験信号を遅延させる。 この遅延された試験信号をピンエレクトロニクス１０５に出力する。 ピンエレクトロニクス１０５は、フォーマットコントローラ１０４によって整形された波形をＤＵＴ１１０に入力する。 また、入力された波形に対応してＤＵＴ１１０から出力される信号波形を検出する。 パターン比較部１０６は、ピンエレクトロニクス１０５によって検出された信号波形と期待値とを比較する。 パターン比較部１０６は、ストローブ信号のタイミングに基づいて比較する。 試験装置１００を、デジタル変調器１として機能させるようにしてもよい。 例えば、タイミング発生部１０２、パターン発生部１０３、フォーマットコントローラ１０４による試験信号の整形をデジタル変調器１の搬送波出力部２として機能させる。 また、可変位相部１０４１をデジタル変調器１の可変遅延部３として利用する。 フォーマットコントローラ１０４をさらに、遅延量設定部として機能させる。 このデジタル変調器１により遅延された試験信号がＤＵＴ１１０に出力されることになる。 また、フォーマットコントローラ１０４の出力先に、可変遅延部３、遅延量設定部４を設け、タイミング発生部１０２、パターン発生部１０３、フォーマットコントローラを搬送波出力部２として機能させるようにしてもよい。 このデジタル変調器１により遅延された試験信号がＤＵＴ１１０に出力されることになる。 上記説明から明らかなように、本発明の実施形態によれば、デジタル変調器をデジタル回路で構成したので、集積面積、消費電力を抑えてデジタル変調するデジタル変調器を実現することができる。 以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。 上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。 その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。 特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。 特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。 １ デジタル変調器、２ 搬送波出力部、３ 可変遅延部、４ 遅延量設定部、５ 同位相遅延部、６ 位相差出力部、７ 振幅変調部、８ エンコーダ、１０ 復調器、１１ 参照波出力部、１２ 位相検出部、１３ Ａ／Ｄ変換部、３１ 遅延バッファ、３２ 遅延部、４１ マルチプレクサ、４２ 排他的論理和ゲート、４３ 選択部、１００ 試験装置、１０１ 制御部、１０２ タイミング発生部、１０３ パターン発生部、１０４ フォーマットコントローラ、１０５ ピンエレクトロニクス、１０６ パターン比較部、１０７ 結果格納部、１１０ ＤＵＴ、１０４１ 可変位相部 |
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