智能卡信号传输电路包括至少一个振荡器电路，该振荡器电路用于产生用于 传输数据到智能卡的调制载波信号。用于RF通信的输出级的公共类是A类输出级， 由于其线性特性而能够产生完全正弦波。由于A类输出级的低效率，非线性功率级 或方波发生器通常在现有技术中用作用于不接触卡天线的射频(RF)功率振荡器。 但是，这些非线性或方波发生器在为智能卡天线的传输提供调制载波信号时有几个 缺点。
现有技术中非线性级的缺点是依赖于晶体管增益参数。输出级的类型通常依 赖于采用并联LC谐振电路作为集电极负载的NPN晶体管。这个电路能够产生相当 完全的正弦波，但是该电路的非线性特性使其难以控制输出信号的幅度，特别是在 需要幅度调制的情况下难以控制调制指数。
现有技术中方波发生器的缺点在于该发生器由于开关电路的固有电容充放电 而切换状态时，会从电源中吸取大的电流尖峰。该电流尖峰具有与输出方波的上升 和下降时间可相比较的持续时间，导致产生具有很宽电磁干扰(EMI)噪声频谱的 电流尖峰。采用非线性或方波发生器的现有技术电路还需要在调制信号馈送到调谐 天线线圈前采用低通或带通滤波器，以除去工作频率中的谐波信号。不过，这些滤 波器包括电容器和电感器的组合，它们会产生滤波器和调谐天线线圈间的附加信号 干扰，导致智能卡通信系统的工作频率外的频率的有害谐振。
因此，强烈需要用于不接触智能卡天线的射频功率振荡器，它能够产生高电 流的调制信号，具有改进的波形和精确控制的幅度，而不额外吸收电流尖峰并能够 减小电磁干扰。

本发明的一个优点是提供了用于控制输出数据信号的波形和幅度的一种功率 振荡器电路。
另一个优点是为用于智能卡天线而提供高电流/低阻抗调制输出信号。
另一个优点是提供具有低电磁干扰的RF功率电路。
还有一个优点是所述幅度和调制指数由输出级的供电电压精确控制。
在本发明的一个示范实施例中，功率谐振电路产生用于在智能卡天线中传输 的整形波形和受控幅度的输出信号。功率振荡器包括连接到抽头延迟线的开/关调 制载波输入信号。延迟线的多个抽头输出端连接到所选择的多个缓冲器的输入端。 缓冲器的输出端与具有相同阻值的电阻串连，而缓冲器输出电阻线并连到单个节 点。在缓冲器输出电阻线上逐渐延迟的输入信号与单个节点硬线组合，产生整形波 形输出信号。对于具有50％占空度的方波载波输入信号，抽头延迟线具有等长的 抽头延迟，而产生的波形整形输出信号由上升和下降时间等于抽头数乘以抽头间的 延迟时间的上升和下降时间而成梯形化。在本发明的其它实施例中，功率振荡器可 设置成根据所使用延迟抽头的结构而产生不同的输出信号。由于各个延迟输出信号 的缓冲驱动器以稍有差异的时间切换状态，发射电磁干扰(EMI)的幅度和带宽明 显地减小了。
本发明的功率振荡器也提供了控制幅度调制小于100％的整形波形信号输出 信号幅度的优点。示范实施例提供了采用输出所需传输电压的电源电路的0-25％ 的调制。这些调制百分比在用于智能卡天线的特定应用中由ISO14443标准指定。 例如，ISO14443的B型不接触智能卡需要10％的调制指数，在本发明中通过对电 源电压在Vmean+10％和Vmean-10％间切换来完成。如果Vmean+10％是5.0V，则 Vmean等于5V/1.10，而Vmean-10％等于0.90×(5V/1.10)，即4.09V。由电源电 路产生的传输电压连接到缓冲器的供电输入端。然后，缓冲器输出信号被限止为输 入到缓冲器中的电源电压幅度，产生所需的10％的调制指数幅度调制。最大调制 指数受限于缓冲器的最小工作电压。
在本发明用于控制调制载波信号的波形和幅度的示范实施例中，使用功率振 荡电路产生调制载波信号，功率振荡电路包括易得、低成本的CMOS线驱动器作为 RF功率源。每个线驱动器是得克萨斯(Texas)公司制造的74AC541驱动器或具有 八个独立缓冲器的任意其它适宜的线驱动器。示范实施例一共使用了三个线驱动 器。第一线驱动器中的两个缓冲器用于驱动延迟线，而第三线驱动器中的两个缓冲 器用于驱动延迟线的终端到2.5V或0.0V，以在空闲模式时保存能量。因此，有二 十个缓冲器可用于连接到抽头延迟线的二十个抽头。处于工作频率的具有50％占 空度的方波信号驱动CMOS线驱动器的输入端。如果需要100％的AM调制，数字信 号输入将数字地选通，最好与工作频率同步。如果需要0到25％的调制，则用于 CMOS线驱动器的供电电压因而受电源供电电路调制。各个CMOS线驱动器的输出端 一个82欧姆电阻与CMOS线驱动器的输出端串联后再并联连接。选择这个阻值是为 了使缓冲器输出阻抗的变化影响最小。如果缓冲器的典型输出阻抗是25欧姆(误 差为+/-50％)，则显然每个缓冲器的输出阻抗误差减小到+/-12％(如果82欧姆 1％电阻被加到输出端)。其它实施例的电阻值可根据缓冲器典型的输出阻抗范围 取为22欧姆到100欧姆。
CMOS线路驱动器的输入端连接到抽头延迟线，抽头延迟线在CMOS线驱动器的 输入端间具有等长的延迟。在埋入条状线中，该信号的典型传输速度小于 200mm/ns。各个抽头间的延迟线长度大约为112mm。在本发明的示范实施例中，抽 头延迟迹线是在6层印刷电路板上的埋入条状线。条状线在第4层，而第2层和第 6层是条状线各侧上的接地面。条状线的宽度大约0.2mm，各条条状线的间隔大约 0.2mm。这使得阻抗大约为75欧姆，延迟大约为180mm/ns。产生的梯形波具有大 约12.5ns的上升和下降时间。
二十个并联电阻的输出端是接地的1200pF低通滤波电容。在节点108，110 的功率振荡器的生成输出阻抗大约为(25+82)/20欧姆＝5欧姆，与1200pF并联， 即在13.56MHz为约3.3欧姆。这对驱动电容网络的并联可调天线已足够低，且不 过度加载可调电路的Q因子。当节点108、110的阻抗非常低时，可调电路C1、L1 有效地使C2与地并连。典型地，C2和C1具有220pF电容值。
各个独立缓冲器切换的时间点分布在等于所产生的输出波形上升时间的周期 中，导致来自电源抽取的过渡电流消耗也按时间分布。例如，如果采用20个缓冲 器，与所有缓冲器在相同时间切换的系统相比，所产生的过渡电流消耗低于20倍， 并在散布在比20倍更长的周期中。如此显著地减小了来自电路所产生的辐射EMI 的幅度和带宽。
附图简述
本发明可通过结合附图，从下面本发明的较佳实施例的详细描述中得到更好 地理解，在附图中，相同的参考数字表示相同的部件。
图1是较佳实施例的用于控制信号波形和幅度的功率电路方框图；
图2是较佳实施例的电压控制电路的方框图；
图3示出沿着抽头延迟线输入到第一缓冲器的方波输入信号的波形；
图4示出第一缓冲器的输出信号波形；
图5示出沿着抽头延迟线输入到最后缓冲器的延迟方波的波形；
图6示出最后缓冲器的输出波形；
图7示出无电容/天线负载的并联缓冲器的输出信号波形；
图8示出具有来自C3电容负载的并联缓冲器的信号波形；
图9示出在已调谐的一圈天线线圈上的输出信号波形。
较佳实施例的描述
下面的详细描述采用了许多本领域公知的缩写。为方便起见，定义表示为首 字母缩写词，下面表1提供了缩写及其相应的定义。
缩写     定义
AC        交流电
AM        幅度调制
CMOS      互补金属氧化物半导体
RF        射频
图1示出较佳实施例的RF功率振荡电路2，用于控制载波信号4的波形和幅 度。RF功率振荡电路2包括与抽头延迟线22耦合的载波信号4，线驱动器8、10、 12，线驱动器使能电路Q1、R5、R4，线驱动器输出电阻14、26、28和与天线线圈 20耦合的输出电容网络C1、C2、C3。工作电压Vcc和Vcc传送端18由图2所示的 电源电压控制电路40供电。
继续参见图1，较佳实施例的载波信号4是工作频率为(例如)13.56MHz的 方波，具有50％占空度。如果需要100％的AM调制，数字信号输入(没有示出) 将被数字选通，较佳地与工作频率同步以产生调制载波信号4。如果需要0到25 ％的调制，则通过图2中的供电电压控制电路40相应地调制线驱动器的Vcc传送 电压输入18。
如图1所示，调制的载波信号4通过电阻R1和R2输入到线驱动器8，R1和 R2用于限制调制载波信号4的幅度，使其不超过线驱动器16的最大输入电压规范。 较佳实施例的线路驱动器8、10、12低成本、易得到的互补金属氧化物半导体(CMOS) 线驱动器，诸如由得克萨斯仪器公司制作的部件号为74AC541的八单元缓冲器/路 驱动器。线驱动器8、10、12典型地设置在具有八个独立驱动器的封装中。CMOS 线驱动器8、10、12的输出并联到单个输出节点50。在较佳实施例中，各个线驱 动器输出102、106与电阻14串联，以限制驱动器的输出电流并控制输出阻抗。较 佳实施例的电阻14等于82欧姆，来确保驱动器输出102、106具有相同的电气特 性。对74AC541缓冲驱动器，电阻值的范围为22欧姆到100欧姆。如果电阻值太 低，则驱动器的输出阻抗变化显著，而如果值太高，则电路输出功率受限制。
如图1的较佳实施例所示，调制的输入信号连接到第一缓冲器8的第一两个 输入端58。相应的缓冲器输出线通过串联电阻器28并联到单个节点52。单个节点 52用作抽头延迟线22的输入端。在较佳实施例中，串联电阻器28的阻值为4.7 欧姆，以保证负载均匀地分布在两个缓冲器之间。连接到使能电路6、Q1、R5。Q1 的缓冲器使能线用作“发送器使能”信号的反相器。
CMOS线驱动器8、10、12的输入端100连接到抽头延迟线22。在本发明的较 佳实施例中，在CMOS线驱动器8、10、12的输入端100之间的各个延迟是相等的。 这种结构致使输出信号108的信号具有梯形波形。更复杂的延迟分布可用于产生所 需波形(例如正弦波)。较佳实施例的抽头延迟线22采用嵌入在印刷电路板中的 使各个抽头线54间的距离为L的条状线来构成。在本发明的其它实施例中，可以 使用诸如延迟IC或LC延迟线的常规延迟电路。
较佳实施例的延迟输出信号102保证线驱动器8、10、12的所有缓冲器在等 于输出波形的生成上升时间的周期中在不同的时间点切换。线驱动器8、10、12 的缓冲器的分布式切换导致从供电电路40抽取的过渡电流也在时间上是分布式 的。例如，如果有20个缓冲器用于输出波形108的整形，与所有的缓冲器以相同 时间切换的系统相比，所产生的过渡电流消耗比其20倍更低，并延伸到比其20 倍更长的周期中。这样，较佳实施例的RF供电电路2显著地减小了电路2从电路 2产生的发射EMI的幅度和带宽。
图2示出幅度调制为0％到25％的电源电压控制电路40。该电路的Vcc发送 电压输出18可被控制以提供输出信号108、110的所需幅度。较佳实施例的供电电 路包括连接到P道沟场效应晶体管(FET)Q4源极的5V电源Vcc。当需要高的幅度 调制值时，将FET Q4接通，当需要低的幅度调制值时，P沟道FET Q2接通。电容 器C4和C5是用于5V电源的去隅电容器，电容器C6和C7是用于3.5-5V电源的去 隅电容器。典型值是0.1μF和10μF。电容器C8是Vccxmit节点的去隅电容器。CMOS 反相器34确保控制信号0和5V间摆动，而反相器32反相信号30，使Q2和Q4决 不同时切换。电阻R6和R8分别限制Q2和Q4的上升时间，使漏极电流在Q2和Q4 切换状态时被限止到安全值。FET Q2用作源极跟随器。Vccsmit18的电压通常等于 或大于Vcc(3.5-5V)38的电压，使Q2中从漏极到源极的本片二极管决不导通。
在控制由智能卡天线传送的载波信号的波形和幅度的方法中，RF功率振荡器 使用三个分别具有8个缓冲器的74AC541线驱动器8、10、12。第一线驱动器8的 两个线缓冲器用于驱动抽头延迟线22。三个线驱动器12的最后两个缓冲器由使能 电路6、R4使用，用于驱动延迟线的终端到2.5V或0.0V以在空闲模式时保存能量。 抽头延迟线22使用剩于的20个抽头以对输出波形108整形。
在各个抽头间的延迟线长度L大约为112mm。抽头延迟线22的迹线实现为叠 层印刷电路板(没有示出)上的埋入式条状线。条状线设置在内层，位于两个接地 平面层间。条状线的宽度大约0.2mm，各个条状线间的间隔大约为0.2mm。条状线 的结构具有大约75欧姆的线阻抗，抽头线间的延迟大约0.6ns。
图3到图9示出较佳方法的RF功率电路2的输入和输出信号，以控制载波信 号的波形和幅度。图3示出抽头延迟线22第一个抽头处的方波输入信号100。图4 示出抽头延迟线22的第一个抽头的第一个缓冲器的输出102。第一个缓冲器器输 出端102由于线驱动器8的输入输出延迟而受到延迟。图5示出抽头延迟线22的 最后抽头处的方波输入信号104，图6示出抽头延迟线22的最后抽头处的最后缓 冲器的输出106。对照图4和图6，示出最后的缓冲器输出信号106与第一缓冲器 输出信号102相比延迟了大约12.5ns。产生的梯形信号108示于图7，测量于图1 的测试点24，具有大约12.5ns的上升和下降时间。
当电容负载C3添加到RF功率电路2的输出节点50时，产生了图8的经滤波 输出110。在较佳实施例中，电容负载包括接地的1200pF电容C3，与线圈天线20 和电容C1的电感L1组成的并联振荡电路串联的220pF电容C2。驱动(为天线20 供电的)电容网络的功率电路2的输出阻抗与1200pF并联时大约5欧姆，即在输 出载波信号110的13.56MHz工作频率处大约3.3欧姆。这样低的程度也足以通过 电容电路C2、C3驱动并行调谐的天线20，而不过多地加载功率电路2的Q因子。 图9示出使用图1所示的可变电容器C1将输出信号112调谐到正弦波。
虽然上面只通过例子描述了本发明的较佳实施例，本领域的普通技术人员将 理解，在不背离由附加权利要求限定的本发明范围的情况下可对所述实施例进行修 改。
相关申请的交叉引用
本申请要求申请于2001年2月16日的美国专利申请60/269,341的优先权， 通过引用将其内容合并于此。