在数字技术中，Σ-Δ调制器已经是一项已知的技术，由于转换特 性(输入信号的全通滤波器，量化干扰的高通滤波器)的原因，其结 合了一可编程分频器，以直接或间接调制模拟传输信号。此技术已广 泛应用于DECT(数字欧洲通讯传输)标准或是应用于蓝牙系统中。
所谓间接调制是指利用一PLL(锁相位回路)电路作为调制器。就 PLL电路输出处的一所需频率分辨率的可用参考频率而言，PLL电路具 有高度的使用弹性并可提供较短的稳定时间。调制动作则借由一可编 程分频器而执行，该可编程分频器是配置于PLL电路的反馈路径上， 并由一编程器根据一调制信号而加以致动或是加以编程。较佳实施方 式则是使用一“分数-N型锁相回路电路”。分数-N型锁相回路电路将 频率除以N，其中N不一定需要为一整数值(分数合成技术)。而在分 数合成技术的例子中，可避免因锁相回路中整数分频而产生的干扰所 造成的频谱侧线。
已知的分数-N型锁相回路电路的编程装置则包含有一Σ-Δ调制 器。
美国专利说明书第4,965,531号说明了一种分数-N型锁相回路的 频率合成器。分数分频是由一个二阶或更高阶数的1-比特Σ-Δ编程器 所执行，其致动了一个单频级的双模分频器；或在另外的实施例中， 其致动了一个二频级的多模分频器。此外，该说明书亦提出该Σ-Δ编 程器具有一多比特输出。
美国专利说明书第6,008,703号详细说明了另一种分数-N型锁相 回路的频率合成器。该电路包括一分数分频器，其包含一Σ-Δ调制器 以作为一编程器，以及包括一多模分频器于该锁相回路电路的反馈回 路中。该Σ-Δ调制器产生一分频信号，其中该分频信号的字长度为6 比特。该多模分频器包括一多模4/5/6/7分频频级以及四个串联的2/3 分频频级，其中该多模4/5/6/7分频频级具有2比特输入而各该等2/3 分频频级则具有一单一比特的输入。这样的频率合成器所产生的分频 可将来自电压控制振荡器的输出信号中介于0~63周期(2π)间的数 量并入(脉冲并入原则)。
在专利第DE19929167A1号说明书中则描述了一种使用锁相回路 电路作为两点调制的技术；首先，利用配置在该电路的反馈路径上之 一Σ-Δ分数-N型分频器来执行该调制，并接着提供调制信号(该信号 需事先经过模拟转换)于一电压控制振荡器的输出的一累加点。
美国专利说明书第6,044,124号说明了一种可编程分频器的Σ- Δ编程装置。该Σ-Δ编程装置包含了一具有一Σ-Δ调制器的单元、 一加入干扰功能的调制器，以及一由该加入干扰功能的调制器输出的 信号所控制的切换开关，该Σ-Δ编程装置传输一控制信号至分频的分 数元件。一加法器将分频的分数元件的该控制信号加至一整数分配元 件的控制信号，并利用该加法器所输出的信号来编程该可编程分频 器。
在此类型的锁相回路电路中，可使用一频率限制元件作为其分频 器；特别是，在一纯CMOS制程中，该分频器具有一整合元件的形式。 而须注意的是，关于频率限制的部分，使用非偶数的分频因子(除数) 来编程该分频器是比使用偶数更为严苛的，因此必须尽量避免在致动 一可编程分频器时，产生非偶数的除数。目前已能够产生专为偶数的 除数，然其只限于用于致动该分频器的编程装置是由复杂设计的多比 特∑-Δ调制器所构成的情形中，其包含了一具有复数决定容限的比较 器，该需要高度设计并且具有制造上的困难度。

本发明的目的在于提供一种Σ-Δ编程装置以及一种编程方法，其 利用一种简单的方式而仅产生偶数输出值(除数)以编程可编程分频 器。此外，本案也针对直接与间接调制的简单配置设计加以说明。
根据本发明的Σ-Δ编程装置，具有：一输入，其中一具有N位字 长度的数字信号被提供，信号中最高的L比特的数据字在数据字代表 的二进位的数字中表示在小数点之前的位数，以及剩余的N-L较低的 比特在二进位数字中代表小数点之后的位数；一Σ-Δ调制器，其中提 供N比特的数据字中的N-L+1较低的比特；一加法器，其第一加法器 输入接受N比特的数据字中L-1最高的比特，以及其他加法器输入接 受一借由该Σ-Δ调制器执行的信号；以及一运算倍乘器，其以一数值 2倍数化该加法器的输出。
事实上，Σ-Δ调制器所提供的不只是N-L较低比特(其代表在调 制信号中数据字的小数点后的位置)，也提供了在该数据字小数点前 的最低比特，这表示数据字的整数部分向右偏移了一二进位的位数， 因此而变成原来的0.5倍；由于此一额外位数的偏移，该Σ-Δ调制器 的分辨率需比传统配置的Σ-Δ调制器大一比特。接着，将向右偏移了 一位数(以及借由其最低的比特而缩短)的数据字的整数部分加至加 法器的Σ-Δ调制器的输出而变成原来的2倍；此方式则将数据字转换 回正确的数值范围，并且也确保在运算倍乘器的输出处所传输的除数 永远为一偶数的整数。
在本发明的一较佳实施例中，该Σ-Δ调制器是一专门由单一比特 决定制造器(一仅具有一决定恕限的比较器)所建构的Σ-Δ调制器， 以达成该Σ-Δ编程装置的最小设计与相关配置。
本发明的Σ-Δ编程装置的一较佳应用是用以致动一可编程分频 器，其位于一锁相回路电路的反馈回路中；其确保在所有时间中，均 使用偶数化的除数数值(从Σ-Δ编程装置输出的值)来执行分数分 频。而关于本发明的此目的所需的元件(具有高出一比特分辨率的Σ- Δ调制器，额外的运算倍乘器)则不需额外的配置。
本发明还提供了一种包含一上述的Σ-Δ编程装置以及一借由该 Σ-Δ编程装置起动的可编程分频器的装置。
本发明还提供一种PLL频率合成器，包含一所述的Σ-Δ编程装置 以及一PLL电路，其中PLL电路具有：一电压控制的振荡器具有一输 出，其中调制的输出信号被输出；一相频检测器在一从该输出信号衍 生的一反馈信号以及一参考信号中确定相差，以及将该确定的相差当 作该电压控制的振荡器的起动基础；以及一反馈回路，用以提供反馈 信号，其中包含一借由该Σ-Δ规划装置控制的可编程分频器。
优选地，一数字信号被提供至一数字/模拟转换，其输出被连接至 一具有一相位应于PLL电路的高通量转换的PLL电路点。
本发明另外提供一种编程一可编程装置的方法，该方法使用一Σ- Δ编程装置，具有下列步骤：一具有一N比特的字长度的数字信号被 输入至该Σ-Δ编程装置，最高的L比特的数据字在以数据字代表的二 进位数字信号中代表在小数点之前的位数，以及剩余的N-L比特较低 的在二进位数字中表示小数点之后的位数；在N比特的数据字中N-L+1 比特较低的受Σ-Δ调制；加入N比特数据字中L-1最高的比特至Σ- Δ调制信号中之一数据字；以数值2倍乘从加成获得的数据字；以及 使用该从倍乘倍数所得的数据字编程可编程装置。
优选地，所述的可编程装置是一分频器。
附图说明
本发明是借由较佳实施例并参考下列附图加以说明，其中：
图1说明了本发明之一分数-N型锁相回路电路的方块图，
图2说明了已知技术之一Σ-Δ编程装置的方块图，以及
图3说明了本发明之一Σ-Δ编程装置的方块图。

图1显示一频率合成器，其用以从一输入信号或具有频率Fref的参 考信号产生一具有频率Fout的输出信号。具有频率Fout的该输出信号则 借由一数字调制信号而加以调制。
该频率合成器包含一锁相回路电路10以及与该锁相回路电路10 耦合于适合的点之一电路11，该电路11是以调制来自该锁相回路电路 10的输出信号。
该锁相回路电路10具有一检相器PFD(Phase-Frequency- Detector，相频检测器)12，其被供以具有固定频率Fref的该参考信号 与一反馈分频信号13；举例而言，该参考信号是由一石英振荡器所衍 生。该检相器12比较所获得的两种频率的相位，并产生一控制信号 17，其对应至所获得的两信号的相位差。将该控制信号17供至一回路 滤波器(LF)14，该回路滤波器(LF)14是一低通滤波器，并且可平 滑该控制信号17。该回路滤波器14的输出经过随意的一累加点15(仅 指两点调制的例子)，并被供至一电压控制振荡器(VCO)16。该电压 控制振荡器16的输出先从该锁相回路电路10传输该输出信号，并接 着经由可编程分频器(DIV)18而将其反馈至该频率检测器12以形成 一分频信号13。一般而言，该可编程分频器18具有一多模分频器的形 式。
该锁相回路电路10的作用在于使得平衡状态下的该锁相回路电路 10输出信号的频率Fout完全对应至与该分频器18倍乘所定的参考频率 Fref。
锁相回路频率合成所根据的载波信号以及载波调制的数字调制信 号是利用一已知方式，经由该电路11与该可编程分频器18，而被提供 至该锁相回路电路10；因此，该数字调制信号是经由该累加点19而被 加至该载波信号中，所产生的调制载波信号21则以一串连续频率字的 形式而被供至一Σ-Δ编程器20(ΔΣPROG)中。该Σ-Δ编程器20 产生一可编程分频器18的一除数控制信号23，该除数控制信号23包 含了一串数据字，其中每一个数据字皆代表一个整数。在接收每一个 数据字时，则对该分频器18加以编程，以使其能够倍乘由该整数的倒 数所得的频率Fout。
在该锁相回路电路1D中经由该可编程分频器18所采用的调制可 利用一低通函数来估算该调制信号，这会限制调制频率的频宽值一般 会小于锁相回路频宽值。为了达成该锁相回路电路10的一本质上为频 率独立的转换响应，则可选择性使用两点调节技术；此技术则是提供 一调制载波信号21至一数字-模拟转换器(DAC)22，其将该调制载波 信号21转换成一模拟信号，该模拟信号则是被提供至该锁相回路电路 10中具有高通特性的一点上。
在已知技术中已揭露了一种利用一Σ-Δ编程装置来致动一多模 分频器的技术，例如美国专利说明书第6,044,124号中所提及者；在 编程装置中，Σ-Δ调制器的使用有助于达成该调制载波信号21的导 入相位的良好量化状态允许非常好的量化状态。图2则说明了一已知 的Σ-Δ编程器20’的设计；将一频率字提供至已知的Σ-Δ编程器20’ 的输入侧21，其中该频率字具有N比特的字长度。在该编程器20’中， 将N比特的频率字的有理部分(M比特)提供至一Σ-Δ调制器25’， 其中M比特代表在频率字中小数点之后的位数，亦即具有2-1、2-2、2-3… 等的含义；而在小数点之前的位点即频率字的整数部分，其包含了剩 余的L比特(其中L＝N-M)。自N比特的频率字所分离的此整数部分被 提供至一加法器24，而该加法器24的其他输入则经由该Σ-Δ调制器 25’的输出而被反馈。该Σ-Δ调制器25’具有一M比特的内部分辨率， 并输出一字长度为K比特的输出信号，其中该K比特二进位的字代表 一个整数。
该加法器24自所获得的比特字而计算出一整数D’。由于其加成作 用，从该加法器24所输出的输出信号的字长度将增加至MAX(K，L)+1， 因此，此一加成作用通常皆可产生偶数与非偶数的整数D’；使得由该 加法器24输出的输出信号23’所致动并以一固定重复数加以重新编程 的该编程分频器18可利用一偶数或一非偶数的除数D’来执行分频。
图3显示本发明的一Σ-Δ编程器20的设计，其中与图2相同或 具有对等功能的元件则以同一参考元件符号标示。本发明的Σ-Δ编程 器20同样为一数字的多比特编程器。与先前技术相似的是，所提供的 调制载波信号21同样具有一串N比特频率字的形式；而与先前技术(图 2)不同处在于本发明的Σ-Δ调制器25可处理比频率字的有理数多一 比特的数字。换言之，将N比特的频率字分离为一包含L-1较高比特 的第一部分以及一包含剩余的M+1较低比特的第二部分，并提供包含 M+1较低比特的频率字至具有一M+1比特的内部分辨率的该Σ-Δ调制 器25，而此部份将受到Σ-Δ调制。(L-1)的较高比特部分则被提供 至加法器24，借由此部份的较低比特的作用，将此部分中具有重量的 21提供至具有意义的2°的加法器输入，将具有意义的22提供至具有意 义的21的加法器输入…等。此方式是对应至将频率字的整数部分除以2 以及在处理结果并非为整数(即频率字的整数部分为一非偶数数字) 的情形中，则选择下一个最小的整数。
借由将此方法所获得的比特字加至该Σ-Δ调制器25的输出(字 长度为K)，则可获得一字长度为MAX(K，L-1)+1的整数比特字。为了 在正确值范围中加以说明，亦即反向进行该除以2的除法，则将此比 特字提供至一运算倍乘器26。该运算倍乘器以系数2来加倍，也即将 自加法器24所获得的比特字向左偏移一个二进位的位数；因此，在该 运算倍乘器26的输出处所获得的有效分频控制信号永远具有偶数数值 D，而正如同先前所叙述者，其可于可编程分频器中作为除数之用。
本发明的Σ-Δ编程器20所具有的特别优势在于，其可由传统的 Σ-Δ编程器20’中加以发展，且产生该调制载波信号21的所有周围部 分(频率输入字)以及所使用的Σ-Δ编程器的内部结构则可维持不 变，仅需要将该Σ-Δ调制器25的分辨率扩充一比特，并加入一运算 倍乘器26至传统的Σ-Δ编程器20’即可实施。
实际上，相较于传统Σ-Δ编程器20’，本发明使得该锁相回路电 路10中的噪音恶化了6分贝；其原因在于不变的顺序与参考频率代表 了本发明的Σ-Δ编程器20所产生的噪音在运算倍乘器倍乘2倍后仍 维持不变。此倍乘作用将所有频谱偏移了约6分贝，使得在封闭之该 锁相回路电路10中，自该可编程分频器18的除数D供应点至该电压 控制振荡器16间的滤波作用也增加了6分贝的噪音。然至少部分的增 加的此一噪音可利用该回路滤波器14的锁相回路电路的频带宽而加以 补偿；因此，对于一Σ-Δ分数锁相回路系统(如蓝牙)而言，在其稳 定时间内所增加的结果并不严重。
正如先前所描述，该Σ-Δ编程器20该可编程器18是以分数分频 器的方式而相影响；其所达到的效果为，在频率合成期间，即使编程 所用的数字为一整数，仍可将Fout/Fref的商数设定为一非整数。分数分 频的原理已是一项已知的技术，其是基于动态改变所有时间内的除数 值D(整数，根据本发明也为一偶数)的基础。若以D1表示由频率比 特的(L-1)比特部分所提供至加法器24的数值，而以D2表示借由该 Σ-Δ调制器25所提供至该加法器24的数值，则当被加数D1在一抽 样期间中维持常数且指定该分数分频的整数部分时，被加数D2将利用 所有抽样而以Σ-Δ调制方式加以处理，并以一定值改变；接着则以D2 值的意义来规定分频的分数部分。
本发明的Σ-Δ编程器20也可用以执行直接调制，虽然直接调制 与图1所示的间接调制不同，然其实质上仅省略该锁相回路电路10而 已；亦即在直接调制的例子中，可编码分频器18所提供的供应点并不 是位于反馈回路中，而是直接位于欲调制的参考频率的信号路径中。